KR20210141820A - 박막트랜지스터 어레이 기판 및 표시 장치 - Google Patents

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Abstract

본 발명의 일 실시예는, 기판; 상기 기판 상에 배치되고, 채널영역을 포함하는 반도체층 및 상기 채널영역과 중첩하는 게이트전극을 포함하는 적어도 하나의 박막트랜지스터; 및 상기 채널영역 상에 배치되는 하부전극 및 단일 폐곡선 형상의 개구부를 포함하며 상기 하부전극 상에 배치되는 상부전극을 포함하는 스토리지 커패시터;를 포함하고, 평면 상에서, 상기 상부전극은 상기 하부전극의 에지를 노출시키는 제1오목부 및 제2오목부를 포함하는, 박막트랜지스터 어레이 기판을 개시한다.

Description

박막트랜지스터 어레이 기판 및 표시 장치{Thin Film Transistor Array Substrate and Display Device}
본 발명은 박막트랜지스터 어레이 기판 및 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시 장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시 장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시 장치에는 액정 표시 장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기 발광 표시 장치(Organic Light Emitting Display Device: OLED), 그리고 전기 영동 표시 장치(Electrophoretic Display Device: EPD) 등이 있다.
상기와 같은 표시 장치는 복수의 화소들을 통해 이미지를 구현할 수 있다. 화소는 화소회로 및 표시요소를 포함할 수 있으며, 화소회로는 스캔선 및 데이터선과 연결될 수 있다. 또한, 화소회로는 스토리지 커패시터와 상기 스캔선 또는 상기 데이터선과 연결된 적어도 하나의 박막트랜지스터를 포함할 수 있다.
이러한 화소회로의 박막트랜지스터와 스토리지 커패시터는 한정된 공간 내에서 다양한 구조로 배치될 수 있다.
본 발명의 실시예들은 화소회로의 스토리지 커패시터가 일정한 용량을 유지하면서 구동 박막트랜지스터의 반도체층의 총 길이를 늘릴 수 있는 박막트랜지스터 어레이 기판 및 표시 장치를 제공하고자 한다.
본 발명의 일 실시예는, 기판; 상기 기판 상에 배치되고, 채널영역을 포함하는 반도체층 및 상기 채널영역과 중첩하는 게이트전극을 포함하는 적어도 하나의 박막트랜지스터; 및 상기 채널영역 상에 배치되는 하부전극 및 단일 폐곡선 형상의 개구부를 포함하며 상기 하부전극 상에 배치되는 상부전극을 포함하는 스토리지 커패시터;를 포함하고, 평면 상에서, 상기 상부전극은 상기 하부전극의 에지를 노출시키는 제1오목부 및 제2오목부를 포함하는, 박막트랜지스터 어레이 기판을 개시한다.
일 실시예에 있어서, 상기 제1오목부는 상기 하부전극의 제1에지부를 노출시키고, 상기 제2오목부는 상기 하부전극의 제2에지부를 노출시키며, 상기 제1에지부 및 상기 제2에지부는 일 방향으로 나란히 배치될 수 있다.
일 실시예에 있어서, 상기 제1에지부의 면적 및 상기 제2에지부의 면적의 합은 일정할 수 있다.
일 실시예에 있어서, 상기 제1오목부가 노출시키는 상기 제1에지부의 제1에지길이는 상기 제2오목부가 노출시키는 상기 제2에지부의 제2에지길이와 동일할 수 있다.
일 실시예에 있어서, 제1방향으로 연장된 스캔선;을 더 포함하고, 상기 제1에지부 및 상기 제2에지부는 상기 제1방향으로 나란히 배치될 수 있다.
일 실시예에 있어서, 상기 채널영역은 상기 제1에지부 및 상기 제2에지부 중 적어도 하나와 중첩할 수 있다.
일 실시예에 있어서, 1방향으로 연장된 스캔선;을 더 포함하고, 상기 제1에지부 및 상기 제2에지부는 상기 제1방향과 교차하는 제2방향으로 나란히 배치될 수 있다.
일 실시예에 있어서, 상기 개구부를 통해 상기 하부전극와 연결되는 노드연결선;을 더 포함할 수 있다.
일 실시예에 있어서, 상기 적어도 하나의 박막트랜지스터는 보상 박막트랜지스터를 포함하며, 상기 보상 박막트랜지스터는 상기 노드연결선과 연결될 수 있다.
일 실시예에 있어서, 상기 적어도 하나의 박막트랜지스터는 구동 박막트랜지스터를 포함하며, 상기 구동 박막트랜지스터의 구동 게이트전극은 상기 하부전극과 일체로 구비될 수 있다.
일 실시예에 있어서, 상기 구동 박막트랜지스터의 구동 반도체층은 굴곡된 형상을 포함할 수 있다.
본 발명의 다른 실시예는, 기판; 상기 기판 상에 제1방향으로 연장된 스캔선; 상기 제1방향과 교차하는 제2방향으로 연장된 데이터선; 상기 스캔선 및 상기 데이터선과 전기적으로 연결되는 화소회로; 및 상기 화소회로와 연결되는 표시요소;를 포함하고, 상기 화소회로는, 상기 기판 상에 배치되고, 구동 채널영역을 포함하는 구동 반도체층 및 상기 구동 채널영역 상에 배치되는 구동 게이트전극을 포함하는 구동 박막트랜지스터, 및 상기 구동 게이트전극과 일체로 구비된 하부전극 및 단일 폐곡선 형상의 개구부를 포함하며 상기 하부전극 상에 배치되는 상부전극을 포함하는 스토리지 커패시터를 포함하고, 평면 상에서, 상기 상부전극은 상기 하부전극의 에지를 노출시키는 제1오목부 및 제2오목부를 포함하는, 표시 장치를 개시한다.
일 실시예에 있어서, 상기 제1오목부는 상기 하부전극의 제1에지부를 노출시키고, 상기 제2오목부는 상기 하부전극의 제2에지부를 노출시키며, 상기 제1에지부 및 상기 제2에지부는 상기 제1방향 또는 상기 제2방향으로 나란히 배치될 수 있다.
일 실시예에 있어서, 상기 제1에지부의 면적 및 상기 제2에지부의 면적의 합은 일정할 수 있다.
일 실시예에 있어서, 상기 제1오목부가 노출시키는 상기 제1에지부의 제1에지길이는 상기 제2오목부가 노출시키는 상기 제2에지부의 제2에지길이와 동일할 수 있다.
일 실시예에 있어서, 상기 제1에지부 및 상기 제2에지부는 상기 제1방향으로 나란히 배치되고, 상기 구동 채널영역은 상기 제1에지부 및 상기 제2에지부 중 적어도 하나와 중첩할 수 있다.
일 실시예에 있어서, 상기 제1에지부 및 상기 제2에지부는 상기 제2방향으로 나란히 배치될 수 있다.
일 실시예에 있어서, 상기 화소회로는, 상기 개구부를 통해 상기 구동 게이트전극과 연결되는 노드연결선 및 상기 노드연결선을 통해 상기 구동 박막트랜지스터와 연결되는 보상 박막트랜지스터를 더 포함할 수 있다.
일 실시예에 있어서, 상기 구동 반도체층은 굴곡된 형상을 포함할 수 있다.
일 실시예에 있어서, 상기 하부전극과 연결된 구동전압선;을 더 포함할 수 있다.
상기한 바와 같이, 본 발명의 실시예들은 평면 상에서, 상기 상부전극은 상기 하부전극의 에지를 노출시키는 제1오목부 및 제2오목부를 포함하여 박막트랜지스터의 반도체층의 총 길이를 늘리면서 스토리지 커패시터를 일정한 용량으로 유지시킬 수 있다.
따라서, 본 발명의 일 실시예는 전압 변화량에 따른 구동 박막트랜지스터에 흐르는 전류의 변화량을 감소시킬 수 있고, 표시 장치의 표시요소에서 발광하는 빛의 휘도 편차를 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 사시도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 표시 장치에 포함된 어느 하나의 화소의 등가회로도이다.
도 3은 본 발명의 일 실시예에 따른 화소회로의 평면 배치도이다.
도 4는 본 발명의 일 실시예에 따른 스토리지 커패시터를 개략적으로 나타낸 평면도이다.
도 5 및 도 6는 본 발명의 일 실시예에 따른 표시 장치의 화소를 개략적으로 나타낸 단면도이다.
도 7는 본 발명의 다른 실시예에 따른 스토리지 커패시터를 개략적으로 나타낸 평면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
표시 장치는 화상을 표시하는 장치로서, 게임기, 멀티미디어기기, 초소형 PC와 같이 휴대가 가능한 모바일 기기일 수 있다. 후술할 표시 장치는 액정 표시 장치(Liquid Crystal Display), 전기영동 표시 장치(Electrophoretic Display), 유기 발광 표시 장치(Organic Light Emitting Display), 무기 EL 표시 장치(Inorganic Light Emitting Display), 전계 방출 표시 장치(Field Emission Display), 표면 전도 전자 방출 표시 장치(Surface-conduction Electron-emitter Display), 양자점 표시 장치(Quantum dot display), 플라즈마 표시 장치(Plasma Display), 음극선관 표시 장치(Cathode Ray Display) 등을 포함할 수 있다. 이하에서는, 본 발명의 일 실시예에 따른 표시 장치로서, 유기 발광 표시 장치를 예로 하여 설명하지만, 본 발명의 실시예들은 전술한 바와 같은 다양한 방식의 표시 장치가 사용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치(1)를 개략적으로 나타낸 사시도이다.
도 1을 참조하면, 표시 장치(1)는 기판(100) 상에 표시영역(DA) 및 비표시영역(NDA)을 포함할 수 있다.
표시영역(DA)은 이미지를 구현할 수 있다. 표시영역(DA)에는 복수의 화소(PX)들이 배치될 수 있다. 비표시영역(NDA)에는 화소(PX)가 배치되지 않는다. 비표시영역(NDA)은 표시영역(DA)을 전체적으로 둘러쌀 수 있다. 비표시영역(NDA)은 화소(PX)들에 전기적 신호를 제공하기 위한 드라이버 등이 배치될 수 있다. 비표시영역(NDA)에는 전자소자나 인쇄회로기판 등이 전기적으로 연결될 수 있는 영역인 패드부(미도시)를 포함할 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 표시 장치에 포함된 어느 하나의 화소(PX)의 등가회로도이다.
도 2a를 참조하면, 화소(PX)는 화소회로(PC), 및 화소회로(PC)에 연결된 표시요소, 예를 들어, 유기발광다이오드(OLED)를 포함할 수 있다. 화소회로(PC)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 각 화소(PX)는 유기발광다이오드(OLED)를 통해 예컨대, 적색, 녹색, 또는 청색의 빛을 방출하거나, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다.
스위칭 박막트랜지스터(T2)는 스캔선(SL) 및 데이터선(DL)에 연결되며, 스캔선(SL)으로부터 입력되는 스캔전압 또는 스캔신호(Sn)에 따라 데이터선(DL)으로부터 입력된 데이터전압 또는 데이터신호(Dm)를 구동 박막트랜지스터(T1)로 전달할 수 있다. 스토리지 커패시터(Cst)는 스위칭 박막트랜지스터(T2)와 구동전압선(PL)에 연결되며, 스위칭 박막트랜지스터(T2)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 제1전원전압(ELVDD)의 차이에 해당하는 전압을 저장할 수 있다.
구동 박막트랜지스터(T1)는 구동전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 유기발광다이오드(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광다이오드(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다. 유기발광다이오드(OLED)의 대향전극(예를 들어, 캐소드)는 제2전원전압(ELVSS)을 공급받을 수 있다.
도 2b를 참조하면, 화소회로(PC)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2초기화 박막트랜지스터(T7)를 포함할 수 있다.
도 2b에서는, 각 화소회로(PC) 마다 신호선들(SL, SL-1, SL+1, EL, DL), 초기화전압선(VL), 및 구동전압선(PL)이 구비된 경우를 도시하고 있으나, 또 다른 실시예에서, 신호선들(SL, SL-1, SL+1, EL, DL) 중 적어도 어느 하나, 또는/및 초기화전압선(VL)은 이웃하는 화소회로들에서 공유될 수 있다.
구동 박막트랜지스터(T1)의 구동 드레인전극은 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)와 전기적으로 연결될 수 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광다이오드(OLED)에 구동 전류(IOLED)를 공급할 수 있다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트전극은 스캔선(SL)과 연결되고, 스위칭 소스전극은 데이터선(DL)과 연결될 수 있다. 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극은 구동 박막트랜지스터(T1)의 소스전극과 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(PL)과 연결될 수 있다.
스위칭 박막트랜지스터(T2)는 스캔선(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스전극으로 전달하는 스위칭 동작을 수행할 수 있다.
보상 박막트랜지스터(T3)의 보상 게이트전극은 스캔선(SL)에 연결될 수 있다. 보상 박막트랜지스터(T3)의 보상 소스전극은 구동 박막트랜지스터(T1)의 구동 드레인전극과 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 연결될 수 있다. 보상 박막트랜지스터(T3)의 보상 드레인전극은 스토리지 커패시터(Cst)의 어느 하나의 전극, 제1초기화 박막트랜지스터(T4)의 제1초기화 소스전극 및 구동 박막트랜지스터(T1)의 구동 게이트전극과 함께 연결될 수 있다. 보상 박막트랜지스터(T3)는 스캔선(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온(turn on)되어 구동 박막트랜지스터(T1)의 구동 게이트전극과 구동 드레인전극을 서로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결(diode-connection)시킬 수 있다.
제1초기화 박막트랜지스터(T4)의 제1초기화 게이트전극은 이전스캔선(SL-1)과 연결될 수 있다. 제1초기화 박막트랜지스터(T4)의 제1초기화 드레인전극은 초기화전압선(VL)과 연결될 수 있다. 제1초기화 박막트랜지스터(T4)의 제1초기화 소스전극은 스토리지 커패시터(Cst)의 어느 하나의 전극, 보상 박막트랜지스터(T3)의 보상 드레인전극 및 구동 박막트랜지스터(T1)의 구동 게이트전극과 함께 연결될 수 있다. 제1초기화 박막트랜지스터(T4)는 이전스캔선(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화 전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트전극에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트전극의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트전극은 발광제어선(EL)과 연결될 수 있다. 동작제어 박막트랜지스터(T5)의 동작제어 소스전극은 구동전압선(PL)과 연결될 수 있다. 동작제어 박막트랜지스터(T5)의 동작제어 드레인전극은 구동 박막트랜지스터(T1)의 구동 소스전극 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극과 연결될 수 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트전극은 발광제어선(EL)과 연결될 수 있다. 발광제어 박막트랜지스터(T6)의 발광제어 소스전극은 구동 박막트랜지스터(T1)의 구동 드레인전극 및 보상 박막트랜지스터(T3)의 보상 소스전극과 연결될 수 있다. 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극은 유기발광다이오드(OLED)의 화소전극과 전기적으로 연결될 수 있다. 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광제어선(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어 제1전원전압(ELVDD)이 유기발광다이오드(OLED)에 전달되며, 유기발광다이오드(OLED)에 구동 전류(IOLED)가 흐르게 된다.
제2초기화 박막트랜지스터(T7)의 제2초기화 게이트전극은 이후스캔선(SL+1)에 연결될 수 있다. 제2초기화 박막트랜지스터(T7)의 제2초기화 소스전극은 유기발광다이오드(OLED)의 화소전극과 연결될 수 있다. 제2초기화 박막트랜지스터(T7)의 제2초기화 드레인전극은 초기화전압선(VL)과 연결될 수 있다. 제2초기화 박막트랜지스터(T7)는 이후스캔선(SL+1)을 통해 전달받은 이후 스캔신호(Sn+1)에 따라 턴-온되어 유기발광다이오드(OLED)의 화소전극을 초기화시킬 수 있다.
도 2b에서는, 제1초기화 박막트랜지스터(T4)와 제2초기화 박막트랜지스터(T7)가 각각 이전스캔선(SL-1) 및 이후스캔선(SL+1)에 연결된 경우를 도시하였으나, 또 다른 실시예로서, 제1초기화 박막트랜지스터(T4) 및 제2초기화 박막트랜지스터(T7)는 모두 이전스캔선(SL-1)에 연결되어 이전 스캔신호(Sn-1)에 따라 구동할 수 있다.
스토리지 커패시터(Cst)의 다른 하나의 전극은 구동전압선(PL)과 연결될 수 있다. 스토리지 커패시터(Cst)의 어느 하나의 전극은 구동 박막트랜지스터(T1)의 구동 게이트전극, 보상 박막트랜지스터(T3)의 보상 드레인전극 및, 제1초기화 박막트랜지스터(T4)의 제1초기화 소스전극에 함께 연결될 수 있다.
유기발광다이오드(OLED)의 대향전극(예컨대, 캐소드)은 제2전원전압(ELVSS)을 제공받을 수 있다. 유기발광다이오드(OLED)는 구동 박막트랜지스터(T1)로부터 구동 전류(IOLED)를 전달받아 발광할 수 있다.
화소회로(PC)는 도 2a 및 도 2b를 참조하여 설명한 박막트랜지스터 및 스토리지 커패시터의 개수 및 회로 디자인에 한정되지 않으며, 그 개수 및 회로 디자인은 다양하게 변경 가능하다.
일 실시예에 따른 각 화소(PX)의 구체적 동작은 다음과 같다.
초기화 기간 동안, 이전스캔선(SL-1)을 통해 이전 스캔신호(Sn-1)에 대응하여 제1초기화 박막트랜지스터(T4)가 턴-온될 수 있고, 초기화전압선(VL)으로부터 공급되는 초기화전압(Vint)에 의해 구동 박막트랜지스터(T1)가 초기화될 수 있다.
데이터 프로그래밍 기간 동안, 스캔선(SL)을 통해 스캔신호(Sn)가 공급되면, 스캔신호(Sn)에 대응하여 스위칭 박막트랜지스터(T2) 및 보상 박막트랜지스터(T3)가 턴-온될 수 있다. 이 때, 구동 박막트랜지스터(T1)는 턴-온된 보상 박막트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 될 수 있다.
그러면, 데이터선(DL)으로부터 공급된 데이터신호(Dm)에서 구동 박막트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(Dm+Vth, Vth는 음의 값)이 구동 박막트랜지스터(T1)의 게이트전극에 인가될 수 있다.
스토리지 커패시터(Cst)의 양단에는 제1전원전압(ELVDD)과 보상 전압(Dm+Vth)이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장될 수 있다.
발광 기간 동안, 발광제어선(EL)으로부터 공급되는 발광제어신호(En)에 의해 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)가 턴-온될 수 있다. 구동 박막트랜지스터(T1)의 구동 게이트전극의 전압과 제1전원전압(ELVDD)간의 전압차에 따르는 구동 전류(IOLED)가 발생하고, 발광제어 박막트랜지스터(T6)를 통해 구동 전류(IOLED)가 유기발광다이오드(OLED)에 공급될 수 있다.
도 3은 본 발명의 일 실시예에 따른 화소회로(PC)의 평면 배치도이다.
도 3을 참조하면, 화소회로(PC)는 적어도 하나의 박막트랜지스터를 포함할 수 있다. 예를 들어 화소회로(PC)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 및 제2초기화 박막트랜지스터(T7)를 포함할 수 있다. 적어도 하나의 박막트랜지스터는 반도체층(A)을 따라 배치될 수 있다. 반도체층(A)은 무기절연물질인 버퍼층이 배치된 기판 상에 배치될 수 있다.
반도체층(A)의 일부 영역들은, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 및 제2초기화 박막트랜지스터(T7)의 반도체층들에 해당될 수 있다. 바꾸어 말하면, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 및 제2초기화 박막트랜지스터(T7)의 반도체층들은 서로 연결되며 다양한 형상으로 굴곡질 수 있다.
반도체층(A)은 채널영역 및 채널영역 양측의 소스영역 및 드레인영역을 포함할 수 있다. 소스영역 및 드레인영역은 해당하는 박막트랜지스터의 소스전극 및 드레인전극으로 이해될 수 있다. 이하에서는 설명의 편의를 위하여 소스전극 및 드레인전극을 각각 소스영역 및 드레인영역으로 설명하기로 한다.
구동 박막트랜지스터(T1)는 구동 채널영역(A1)에 중첩하는 구동 게이트전극(G1) 및 구동 채널영역(A1) 양측의 구동 소스영역(S1) 및 구동 드레인영역(D1)을 포함할 수 있다. 구동 게이트전극(G1)과 중첩하는 구동 채널영역(A1)은 오메가 형상과 같은 형상을 구비함으로써, 좁은 공간 내에 긴 채널길이를 유지할 수 있다. 구동 채널영역(A1)의 길이가 긴 경우, 게이트 전압의 구동 범위(driving range)가 넓어지게 되어 유기발광다이오드(OLED)에서 방출되는 빛의 계조를 보다 정교하게 제어할 수 있으며, 표시 품질을 향상시킬 수 있다.
스위칭 박막트랜지스터(T2)는 스위칭 채널영역(A2)에 중첩하는 스위칭 게이트전극(G2) 및 스위칭 채널영역(A2) 양측의 스위칭 소스영역(S2) 및 스위칭 드레인영역(D2)을 포함할 수 있다. 스위칭 드레인영역(D2)은 구동 소스영역(S1)과 연결될 수 있다.
보상 박막트랜지스터(T3)는 보상 채널영역(A3)에 중첩하는 보상 게이트전극(G3) 및 보상 채널영역(A3) 양측의 보상 소스영역(S3) 및 보상 드레인영역(D3)을 포함할 수 있다. 일부 실시예에서, 보상 박막트랜지스터(T3)는 듀얼 박막트랜지스터일 수 있으며, 2개의 보상 채널영역(A3)에 중첩하는 보상 게이트전극(G3)들을 포함할 수 있다. 보상 박막트랜지스터(T3)는 후술할 노드연결선(NC)을 통해 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 연결될 수 있다.
제1초기화 박막트랜지스터(T4)는 제1초기화 채널영역(A4)에 중첩하는 제1초기화 게이트전극(G4) 및 제1초기화 채널영역(A4) 양측의 제1초기화 소스영역(S4) 및 제1초기화 드레인영역(D4)을 포함할 수 있다. 일부 실시예에서, 제1초기화 박막트랜지스터(T4)는 듀얼 박막트랜지스터일 수 있으며, 2개의 제1초기화 채널영역(A4)에 중첩하는 제1초기화 게이트전극(G4)들을 포함할 수 있다. 제1초기화 소스영역(S4)은 보상 드레인영역(D3)과 연결될 수 있다.
동작제어 박막트랜지스터(T5)는 동작제어 채널영역(A5)에 중첩하는 동작제어 게이트전극(G5) 및 동작제어 채널영역(A5)의 양측에 위치하는 동작제어 소스영역(S5) 및 동작제어 드레인영역(D5)을 포함할 수 있다. 동작제어 드레인영역(D5)은 구동 소스영역(S1)과 연결될 수 있다. 동작제어 드레인영역(D5)은 스위칭 드레인영역(D2)과 연결될 수 있다.
발광제어 박막트랜지스터(T6)는 발광제어 채널영역(A6)에 중첩하는 발광제어 게이트전극(G6) 및 발광제어 채널영역(A6)의 양측에 위치하는 발광제어 소스영역(S6) 및 발광제어 드레인영역(D6)을 포함할 수 있다. 발광제어 소스영역(S6)은 구동 드레인영역(D1)과 연결될 수 있다. 발광제어 소스영역(S6)은 보상 소스영역(S3)과 연결될 수 있다.
제2초기화 박막트랜지스터(T7)는 제2초기화 채널영역(A7)에 중첩하는 제2초기화 게이트전극(G7) 및 제2초기화 게이트전극(G7)의 양측에 위치하는 제2초기화 소스영역(S7) 및 제2초기화 드레인영역(D7)으로 포함할 수 있다. 제2초기화 드레인영역(D7)은 제1초기화 드레인영역(D4)과 연결될 수 있다. 제2초기화 소스영역(S7)은 발광제어 드레인영역(D6)과 연결될 수 있다.
전술한 박막트랜지스터들은 신호선(SL, SL-1, EL, DL), 초기화전압선(VL), 및 구동전압선(PL)과 연결될 수 있다.
반도체층(A) 상에는 적어도 하나의 절연층을 사이에 두고 스캔선(SL), 이전스캔선(SL-1), 발광제어선(EL), 및 구동 게이트전극(G1)이 배치될 수 있다.
스캔선(SL)은 제1방향(예를 들어, x 방향 또는 -x 방향)을 따라 연장될 수 있다. 스캔선(SL)의 일 영역들은 스위칭 게이트전극(G2) 및 보상 게이트전극(G3)에 해당할 수 있다. 예를 들어, 스캔선(SL) 중 스위칭 채널영역(A2)과 중첩하는 영역이 스위칭 게이트전극(G2)일 수 있다. 또한, 스캔선(SL) 중 보상 채널영역(A3)과 중첩하는 영역이 보상 게이트전극(G3)일 수 있다.
이전스캔선(SL-1)은 제1방향(예를 들어, x 방향 또는 -x 방향)을 따라 연장되되, 이전스캔선(SL-1)의 일 영역들은 제1초기화 게이트전극(G4) 및 제2초기화 게이트전극(G7)에 해당할 수 있다. 예를 들어, 이전스캔선(SL-1) 중 제1초기화 채널영역(A4)과 중첩하는 영역이 제1초기화 게이트전극(G4)일 수 있다. 또한, 이전스캔선(SL-1) 중 제2초기화 채널영역(A7)과 중첩하는 영역이 제2초기화 게이트전극(G7)일 수 있다.
발광제어선(EL)은 제1방향(예를 들어, x 방향 또는 -x 방향)을 따라 연장될 수 있다. 발광제어선(EL)의 일 영역들은 동작제어 게이트전극(G5) 및 발광제어 게이트전극(G6)에 해당할 수 있다. 예를 들어, 발광제어선(EL) 중 동작제어 채널영역(A5)과 중첩하는 영역은 동작제어 게이트전극(G5)일 수 있다. 또한, 발광제어선(EL) 중 발광제어 채널영역(A6)과 중첩하는 영역은 발광제어 게이트전극(G6)일 수 있다.
일 실시예에서, 스캔선(SL), 이전스캔선(SL-1), 및 발광제어선(EL)은 동일한 물질을 포함할 수 있다.
구동 게이트전극(G1)은 노드연결선(NC)을 통해 보상 박막트랜지스터(T3)와 연결될 수 있다.
초기화전압선(VL) 및 전극전압선(EVL)은 스캔선(SL), 이전스캔선(SL-1), 발광제어선(EL), 및 구동 게이트전극(G1)을 덮는 적어도 하나의 절연층 상에 배치될 수 있다.
전극전압선(EVL)은 제1방향(예를 들어, x 방향 또는 -x 방향)을 따라 연장될 수 있다. 전극전압선(EVL)은 구동 게이트전극(G1)을 커버하며, 구동 게이트전극(G1)과 함께 스토리지 커패시터(Cst)를 구비할 수 있다. 즉, 스토리지 커패시터(Cst)는 하부전극(Cst1) 및 상부전극(Cst2)을 포함할 수 있는데, 하부전극(Cst1)은 구동 게이트전극(G1)일 수 있으며, 상부전극(Cst2)은 전극전압선(EVL)의 일부일 수 있다. 즉, 하부전극(Cst1)은 구동 게이트전극(G1)과 일체로 구비될 수 있다. 이 때, 구동 채널영역(A1)의 길이가 길어지는 경우, 구동 게이트전극(G1)으로서의 하부전극(Cst1)의 면적이 넓어지게 될 수 있다. 그러나, 커패시터(Cst)의 용량을 일정하게 유지시킬 필요가 있으며, 이를 위해 상부전극(Cst2)은 평면 상에서 하부전극(Cst1)의 에지를 노출시키는 제1오목부(CP1) 및 제2오목부(CP2)를 구비할 수 있다. 이에 대해서는 후술하기로 한다.
일 실시예에서, 상부전극(Cst2)은 단일폐곡선 형상의 개구부(OP)를 포함할 수 있다. 여기서, 단일폐곡선(simple closed curve)은 다각형, 원, 타원 등과 같이 직선이나 곡선 위에 한 점을 찍었을 때, 시작점과 끝점이 같은 닫힌 도형을 의미한다. 개구부(OP)는 하부전극(Cst1)의 중앙부분을 노출시킬 수 있다.
전극전압선(EVL)은 구동전압선(PL)과 전기적으로 연결될 수 있다. 이와 관련하여서, 전극전압선(EVL) 및 구동전압선(PL) 사이에는 적어도 하나의 절연층이 배치될 수 있으며, 전극전압선(EVL) 및 구동전압선(PL)은 상기 적어도 하나의 절연층의 컨택홀을 통해 접속될 수 있다. 따라서, 상부전극(Cst2)은 구동전압선(PL)과 동일한 전압 레벨(정전압)을 가질 수 있다. 예를 들어, 전극전압선(EVL)은 +5V의 정전압을 가질 수 있다. 따라서, 구동전압선(PL) 및 전극전압선(EVL)은 메쉬구조로 각 화소회로(PC)에 제1전원전압을 공급할 수 있다.
일 실시예에서, 전극전압선(EVL)은 구동전압선(PL)과 다른 층에 배치되며, 전극전압선(EVL)의 비저항은 구동전압선(PL)의 비저항에 비해 크게 구비될 수 있다.
일 실시예에서, 초기화전압선(VL)은 제1방향(예를 들어, x 방향 또는 -x 방향)으로 배치될 수 있다. 초기화전압선(VL)은 후술할 초기화연결선(CVL)을 통해 제1초기화 박막트랜지스터(T4) 및 제2초기화 박막트랜지스터(T7)와 연결될 수 있다. 초기화전압선(VL)은 정전압(예를 들어, -2V 등)을 가질 수 있다.
전극전압선(EVL) 및 초기화전압선(VL)은 동일층 상에 배치되고, 동일한 물질을 포함할 수 있다.
전극전압선(EVL) 상에는 적어도 하나의 절연층이 배치될 수 있으며, 상기 적어도 하나의 절연층 상에 구동전압선(PL), 초기화연결선(CVL), 및 노드연결선(NC)이 배치될 수 있다.
구동전압선(PL)은 제1방향과 교차하는 제2방향으로 연장될 수 있다. 예를 들어, 제2방향과 제1방향은 예각을 이룰 수 있다. 다른 예로, 제2방향과 제1방향은 둔각을 이루거나, 직각을 이룰 수 있다. 이하에서는 제2방향이 제1방향과 직각을 이루는 경우를 중심으로 상세히 설명하기로 한다. 일 실시예에서, 구동전압선(PL)은 실질적으로 제2방향(예를 들어, y 방향 또는 -y 방향)을 따라 연장될 수 있다. 이 때, 구동전압선(PL)은 굴곡진 형상을 포함할 수 있다. 다른 실시예에서, 구동전압선(PL)은 제2방향(예를 들어, y 방향 또는 -y 방향)을 따라 연장될 수 있다.
구동전압선(PL)은 컨택홀을 통해 전극전압선(EVL)과 전기적으로 연결될 수 있다. 또한, 구동전압선(PL)은 컨택홀을 통해 동작제어 소스영역(S5)에 연결될 수 있다.
초기화연결선(CVL)의 일단은 컨택홀을 통해 제1초기화 박막트랜지스터(T4) 및/또는 제2초기화 박막트랜지스터(T7)에 연결될 수 있고, 타단은 컨택홀을 통해 초기화전압선(VL)과 연결될 수 있다.
노드연결선(NC)의 일단은 제1컨택홀(CNT1)을 통해 구동 게이트전극(G1)에 연결되고, 타단은 제2컨택홀(CNT2)을 통해 보상 드레인영역(D3)에 연결될 수 있다.
일 실시예에서, 구동전압선(PL), 및 노드연결선(NC)은 동일한 물질을 포함할 수 있다.
구동전압선(PL), 초기화연결선(CVL), 및 노드연결선(NC) 상에는 적어도 하나의 절연층이 배치되고, 데이터선(DL) 및 연결전극(CM)은 상기 적어도 하나의 절연층 상에 배치될 수 있다.
데이터선(DL)은 제2방향(예를 들어, y 방향 또는 -y 방향)으로 연장될 수 있다. 데이터선(DL)은 중간연결전극(ICM)을 통해 스위칭 소스영역(S2)에 연결될 수 있다. 데이터선(DL)의 일부는 스위칭 소스전극으로 이해할 수 있다.
도 3에서는 데이터선(DL)이 구동전압선(PL)과 상이한 층에 배치된 것을 도시하고 있지만, 일부 실시예에서, 데이터선(DL)은 구동전압선(PL)과 동일한 층 상에 배치될 수도 있다.
연결전극(CM)은 유기발광다이오드의 화소전극과 발광제어 박막트랜지스터(T6)를 연결시킬 수 있다. 연결전극(CM)은 데이터선(DL)과 동일한 물질을 포함할 수 있다.
도 4는 본 발명의 일 실시예에 따른 스토리지 커패시터(Cst)를 개략적으로 나타낸 평면도이다.
도 4를 참조하면, 화소회로는 기판 상에 구동 채널영역(A1)을 포함하는 반도체층(A) 및 구동 채널영역(A1)과 중첩하는 구동 게이트전극(G1)을 포함하는 구동 박막트랜지스터(T1) 및 구동 채널영역(A1) 상에 배치되는 하부전극(Cst1) 및 단일 폐곡선 형상의 개구부(OP)를 포함하며, 하부전극(Cst1) 상에 배치되는 상부전극(Cst2)을 포함하는 스토리지 커패시터(Cst)를 포함할 수 있다. 또한, 스캔선(SL) 및 발광제어선(EL)은 제1방향(예를 들어, x 방향 또는 -x 방향)으로 연장될 수 있다. 이 때, 구동 채널영역(A1)은 굴곡진 형상을 포함할 수 있다.
상부전극(Cst2)은 평면(예를 들어, xy 평면) 상에서 하부전극(Cst1)의 에지를 노출시키는 제1오목부(CP1) 및 제2오목부(CP2)를 포함할 수 있다. 따라서, 하부전극(Cst1)의 에지 중 적어도 일부는 제1오목부(CP1) 및/또는 제2오목부(CP2)에 의해 상부전극(Cst2)과 중첩되지 않을 수 있다. 본 명세서에서 상부전극(Cst2)의 오목부는 상부전극(Cst2)의 평면(예를 들어, xy 평면) 영역 중 임의의 두 점을 연결한 선분 위의 적어도 한 점이 상부전극(Cst2)에 포함되지 않는 영역이다.
본 실시예에서, 제1오목부(CP1) 및 제2오목부(CP2)는 일 방향으로 나란히 배치될 수 있다. 예를 들어, 제1오목부(CP1) 및 제2오목부(CP2)는 제1방향(예를 들어, x 방향 또는 -x 방향)으로 나란히 배치될 수 있다. 다른 실시예에서, 제1오목부(CP1) 및 제2오목부(CP2)는 제2방향(예를 들어, y 방향 또는 -y 방향)을 따라 나란히 배치될 수 있다.
또는, 일부 실시예에서, 상부전극(Cst2)은 평면 상에서 하부전극(Cst1)의 에지를 노출시키는 제3오목부 및 제4오목부를 더 포함할 수 있다. 이러한 경우, 제1오목부(CP1) 및 제2오목부(CP2)는 제1방향(예를 들어, x 방향 또는 -x 방향)으로 나란히 배치될 수 있으며, 제3오목부 및 제4오목부는 제2방향(예를 들어, y 방향 또는 -y 방향)을 따라 나란히 배치될 수 있다. 그러나, 설명의 편의를 위하여 상부전극(Cst2)에 제1오목부(CP1) 및 제2오목부(CP2)가 일 방향으로 나란히 배치된 경우를 중심으로 상세히 설명하기로 한다.
일 실시예에서, 제1오목부(CP1) 및 제2오목부(CP2)는 개구부(OP)를 기준으로 반대편에 배치될 수 있다. 예를 들어, 평면(예를 들어, xy 평면) 상에서, 제1오목부(CP1)는 하부전극(Cst1)의 중심을 기준으로 -x 방향으로 배치되고, 제2오목부(CP2)는 하부전극(Cst1)의 중심을 기준으로 x 방향으로 배치될 수 있다.
제1오목부(CP1)는 하부전극(Cst1)의 제1에지부(EP1)를 노출시킬 수 있다. 또한, 제2오목부(CP2)는 하부전극(Cst1)의 제2에지부(EP2)를 노출시킬 수 있다. 이 때, 본 명세서에서 하부전극(Cst1)의 에지부는 평면상에서 하부전극(Cst1) 중 하부전극(Cst1)의 에지를 포함하는 영역을 의미한다.
제1에지부(EP1) 및 제2에지부(EP2)는 일 방향으로 나란히 배치될 수 있다. 예를 들어, 제1에지부(EP1) 및 제2에지부(EP2)는 제1방향(예를 들어, x 방향 또는 -x 방향)으로 나란히 배치될 수 있다. 다른 실시예에서, 제1에지부(EP1) 및 제2에지부(EP2)는 제2방향(예를 들어, y 방향 또는 -y 방향)을 따라 나란히 배치될 수 있다.
제1오목부(CP1)가 노출시키는 제1에지부(EP1)의 제1에지길이(Ed1)는 제2오목부(CP2)가 노출시키는 제2에지부(EP2)의 제2에지길이(Ed2)와 동일할 수 있다. 예를 들어, 제2방향(예를 들어, y 방향 또는 -y 방향)으로의 제1에지부(EP1)의 제1에지길이(Ed1)는 제2방향(예를 들어, y 방향 또는 -y 방향)으로의 제2에지부(EP2)의 제2에지길이(Ed2)와 동일할 수 있다.
제1에지부(EP1)의 면적(SA1) 및 제2에지부(EP2)의 면적(SA2)의 합은 일정할 수 있다. 이 때, 제1에지부(EP1)의 면적(SA1)은 제1오목부(CP1)에 의해 노출되는 평면상 제1에지부(EP1)의 크기이며, 제2에지부(EP2)의 면적(SA2)은 제2오목부(CP2)에 의해 노출되는 평면상 제2에지부(EP2)의 크기이다.
일 실시예에서, 제1에지부(EP1) 및 제2에지부(EP2) 중 적어도 하나는 구동 채널영역(A1)과 중첩할 수 있다. 예를 들어, 제1에지부(EP1) 및 제2에지부(EP2)는 제1방향(예를 들어, x 방향 또는 -x 방향)을 따라 나란히 배치될 수 있으며, 제1에지부(EP1) 및 제2에지부(EP2)는 굴곡진 형상을 구비한 구동 채널영역(A1)과 중첩할 수 있다.
본 실시예에서, 상부전극(Cst2)이 하부전극(Cst1)의 에지를 노출시키는 제1오목부(CP1) 및 제2오목부(CP2)를 포함할 수 있으며, 구동 채널영역(A1)은 굴곡진 형상을 포함할 수 있다. 따라서, 좁은 공간 내에서 구동 채널영역(A1)의 길이(L)가 길게 유지될 수 있으며, 전압의 변화량에 따른 구동 박막트랜지스터(T1)에 흐르는 전류의 변화량을 감소시킬 수 있다. 이 때, 상기 전압은 구동 게이트전극(G1) 및 제1전원전압(ELVDD, 도 2b 참조)간의 전압차일 수 있다. 이에 따라, 유기발광다이오드(OLED)에서 방출되는 빛의 계조를 보다 정교하게 제어할 수 있다.
다만, 구동 채널영역(A1)의 길이(L)가 길게 유지됨에 따라, 스토리지 커패시터(Cst)의 면적이 늘어나므로, 스토리지 커패시터(Cst)의 용량이 늘어날 수 있다. 이 때, 스토리지 커패시터(Cst)의 면적은 하부전극(Cst1) 및 상부전극(Cst2)이 중첩되는 면적으로 정의할 수 있다. 본 발명의 실시예는 상부전극(Cst2)이 하부전극(Cst1)의 에지를 노출시키는 제1오목부(CP1) 및 제2오목부(CP2)를 포함하고 있어, 스토리지 커패시터(Cst)의 면적을 일정하게 유지시킬 수 있으며, 스토리지 커패시터(Cst)의 용량을 일정하게 유지시킬 수 있다.
또한, 본 발명의 실시예는, 제1에지부(EP1)의 제1에지길이(Ed1)는 제2에지부(EP2)의 제2에지길이(Ed2)와 동일할 수 있으며, 제1에지부(EP1)의 면적(SA1) 및 제2에지부(EP2)의 면적(SA2)의 합은 일정할 수 있다. 따라서, 표시 장치의 제조 공정 중에 발생할 수 있는 제1방향(예를 들어, x 방향 또는 -x 방향)으로의 오버레이(overlay) 편차가 발생하더라도, 스토리지 커패시터(Cst)의 용량 변화를 최소화할 수 있다. 이에 따라, 풀(Full) 블랙 계조를 위한 데이터전압을 증가시킬 필요가 없어질 수 있다.
도 5 및 도 6는 본 발명의 일 실시예에 따른 표시 장치의 화소(PX)를 개략적으로 나타낸 단면도이다. 도 5는 도 4의 V-V'선에 대응될 수 있다. 도 6은 도 3의 VI-VI'선에 대응될 수 있다. 도 5 및 도 6에 있어서, 도 3과 동일한 참조부호는 동일부재를 의미하는 바 중복된 설명은 생략하기로 한다.
도 5 및 도 6를 참조하면, 화소(PX)는 기판(100) 상에 배치되는 적어도 하나의 박막트랜지스터, 스토리지 커패시터(Cst), 및 표시요소로서 유기발광다이오드(OLED)를 포함할 수 있다. 박막트랜지스터는 채널영역을 포함하는 반도체층 및 채널영역과 중첩하는 게이트전극을 포함할 수 있고, 스토리지 커패시터(Cst)는 채널영역 상에 배치되는 하부전극(Cst1) 및 단일 폐곡선 형상의 개구부(OP)를 포함하며, 하부전극(Cst1) 상에 배치되는 상부전극(Cst2)을 포함할 수 있다. 이 때, 평면 상에서 상부전극(Cst2)은 하부전극(Cst1)의 에지를 노출시키는 제1오목부(CP1) 및 제2오목부(CP2)를 포함할 수 있다.
이하 박막트랜지스터, 스토리지 커패시터(Cst), 및 유기발광다이오드(OLED)가 적층되는 구조에 대해 상세히 설명하기로 한다. 기판(100) 상에는 화소회로층(110), 표시요소층(120), 및 박막봉지층(300)이 적층될 수 있다. 화소회로층(110)은 유기발광다이오드(OLED)에 연결된 화소회로와 절연층들을 포함할 수 있다. 화소회로층(110)은 복수의 박막트랜지스터들 및 복수의 스토리지 커패시터들, 그리고 이들 사이에 개재된 절연층들을 포함할 수 있다. 표시요소층(120)은 표시요소들 예를 들어, 유기발광다이오드(OLED)를 포함할 수 있다. 한편, 기판(100) 및 화소회로층(110)을 박막트랜지스터 어레이 기판으로 정의할 수 있다.
기판(100)은 글라스이거나 폴리에테르술폰(polyethersulfone), 폴리아릴레이트(polyarylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리이미드(polyimide), 폴리카보네이트, 셀룰로오스 트리 아세테이트(TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate) 등과 같은 고분자 수지를 포함할 수 있다.
화소회로층(110) 및 기판(100) 상에는 배리어층(미도시)을 더 포함할 수 있다. 배리어층은 외부 이물질의 침투를 방지하는 층으로, 실리콘질화물(SiNX), 실리콘산화물(SiOX)과 같은 무기물을 포함하는 단일 층 또는 다층일 수 있다.
버퍼층(111)은 실리콘질화물, 실리콘산질화물 및 실리콘산화물과 같은 무기 절연물을 포함할 수 있으며, 전술한 무기 절연물을 포함하는 단층 또는 다층일 수 있다.
버퍼층(111) 상에는 반도체층(A)이 배치될 수 있다. 도 5에서는 구동 박막트랜지스터(T1)의 구동 채널영역(A1), 구동 소스영역(S1), 및 구동 드레인영역(D1)을 도시하였으며, 도 6에서는 구동 채널영역(A1), 보상 채널영역(A3), 보상 소스영역(S3), 및 보상 드레인영역(D3)을 도시하였다.
제1게이트절연층(113)은 반도체층(A)을 덮으며 배치될 수 있다. 제1게이트절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등과 같은 무기 절연물을 포함할 수 있다.
게이트전극은 채널영역과 중첩하며, 제1게이트절연층(113) 상에 배치될 수 있다. 예를 들어, 구동 게이트전극(G1)은 구동 채널영역(A1)과 중첩할 수 있으며, 보상 게이트전극(G3)은 보상 채널영역(A3)과 중첩할 수 있다.
제2게이트절연층(114)은 게이트전극을 덮도록 구비될 수 있다. 제2게이트절연층(114)은 제1게이트절연층(113)과 유사하게 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등과 같은 무기 절연물을 포함할 수 있다.
제2게이트절연층(114) 상부에는 스토리지 커패시터(Cst)의 상부전극(Cst2)이 배치될 수 있다. 상부전극(Cst2)은 그 아래의 구동 게이트전극(G1)과 중첩할 수 있다. 이 때, 제2게이트절연층(114)을 사이에 두고 중첩하는 구동 게이트전극(G1) 및 상부전극(Cst2)은 스토리지 커패시터(Cst)를 형성할 수 있다. 즉, 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 하부전극(Cst1)으로 기능할 수 있다.
상부전극(Cst2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 전술한 물질의 단일층 또는 다층일 수 있다.
층간절연층(115)은 상부전극(Cst2)을 덮을 수 있다. 층간절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다. 층간절연층(115)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
구동전압선(PL) 및 노드연결선(NC)은 층간절연층(115) 상에 배치될 수 있다. 노드연결선(NC)은 컨택홀을 통해 구동 게이트전극(G1)과 보상 박막트랜지스터(T3)의 보상 드레인영역(D3)을 연결할 수 있다. 노드연결선(NC)에 의해 아일랜드 타입의 구동 게이트전극(G1)은 보상 박막트랜지스터(T3)와 전기적으로 연결될 수 있다. 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 하부전극(Cst1)의 역할을 하는 바, 노드연결선(NC)은 하부전극(Cst1)과 연결된다고 할 수 있다.
노드연결선(NC)의 일단은 하부전극(Cst1)과 제1컨택홀(CNT1)을 통해 연결될 수 있다. 제1컨택홀(CNT1)은 상부전극(Cst2)의 개구부(OP) 내에 배치되어 노드연결선(NC)의 일단과 하부전극(Cst1)을 연결할 수 있다. 개구부(OP)의 크기는 제1컨택홀(CNT1)의 크기보다 크게 구비되어 제1컨택홀(CNT1)은 상부전극(Cst2)과 이격될 수 있다.
노드연결선(NC)의 타단은 보상 박막트랜지스터(T3)와 제2컨택홀(CNT2)을 통해 연결될 수 있다. 제2컨택홀(CNT2)은 층간절연층(115), 제2게이트절연층(114), 및 제1게이트절연층(113)을 관통하도록 형성될 수 있다. 노드연결선(NC)의 타단은 보상 박막트랜지스터(T3)의 보상 드레인영역(D3)과 연결될 수 있다.
구동전압선(PL) 및 노드연결선(NC) 중 적어도 하나는 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 실시예로, 구동전압선(PL) 및 노드연결선(NC) 중 적어도 하나는 Ti/Al/Ti의 다층 구조를 가질 수 있다.
제1평탄화층(117)은 구동전압선(PL) 및 노드연결선(NC)을 덮을 수 있다. 제1평탄화층(117)은 유기절연층을 포함할 수 있다. 제1평탄화층(117)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자, 및 이들의 블렌드와 같은 유기 절연물을 포함할 수 있다.
연결전극(CM)은 제1평탄화층(117) 상에 배치될 수 있다. 연결전극(CM)은 유기발광다이오드(OLED)와 연결될 수 있다. 연결전극(CM)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 실시예로, 연결전극(CM)은 Ti/Al/Ti의 다층 구조를 가질 수 있다.
제2평탄화층(119)은 연결전극(CM)을 덮으며 배치될 수 있다. 제2평탄화층(119)은 유기절연층을 포함할 수 있다. 제2평탄화층(119)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자, 및 이들의 블렌드와 같은 유기 절연물을 포함할 수 있다.
유기발광다이오드(OLED)는 제2평탄화층(119) 상에 배치될 수 있다. 유기발광다이오드(OLED)는 화소전극(210), 발광층(220), 및 대향전극(230)을 포함할 수 있다. 유기발광다이오드(OLED)는 적색, 녹색 또는 청색 빛을 방출하거나, 적색, 녹색, 청색, 또는 백색의 빛을 방출할 수 있다.
화소전극(210)은 제2평탄화층(119) 상에 배치될 수 있다. 화소전극(210)은 제2평탄화층(119)의 컨택홀을 통해 연결전극(CM)과 연결될 수 있다. 화소전극(210)은 인듐틴산화물(ITO; indium tin oxide), 인듐징크산화물(IZO; indium zinc oxide), 징크산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄징크산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 다른 실시예로, 화소전극(210)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 다른 실시예로, 화소전극(210)은 전술한 반사막의 위/아래에 ITO, IZO, ZnO 또는 In2O3로 형성된 막을 더 포함할 수 있다.
화소전극(210) 상에는 화소전극(210)의 중앙부를 노출하는 개구(121OP)를 갖는 화소정의막(121)이 배치된다. 화소정의막(121)은 유기절연물 및/또는 무기절연물을 포함할 수 있다. 개구(121OP)는 유기발광다이오드(OLED)에서 방출되는 빛의 발광영역(이하, 발광영역이라 함, EA)을 정의할 수 있다. 예컨대, 개구의 폭이 발광영역(EA)의 폭에 해당할 수 있다.
화소정의막(121)의 개구(121OP)에는 발광층(220)이 배치될 수 있다. 발광층(220)은 소정의 색상의 빛을 방출하는 고분자 또는 저분자 유기물을 포함할 수 있다.
도시되지는 않았으나, 발광층(220)의 아래와 위에는 각각 제1기능층 및 제2기능층이 배치될 수 있다. 제1기능층은 예컨대, 홀 수송층(HTL: Hole Transport Layer)을 포함하거나, 홀 수송층 및 홀 주입층(HIL: Hole Injection Layer)을 포함할 수 있다. 제2기능층은 발광층(220) 위에 배치되는 구성요소로서, 선택적(optional)이다. 제2기능층은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다. 제1기능층 및/또는 제2기능층은 후술할 대향전극(230)과 마찬가지로 기판(100)을 전체적으로 커버하도록 형성되는 공통층일 수 있다.
대향전극(230)은 일함수가 낮은 도전성 물질로 이루어질 수 있다. 예컨대, 대향전극(230)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(230)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다.
표시요소층(120)은 박막봉지층(300)과 같은 봉지부재로 덮힐 수 있다. 박막봉지층(300)은 표시요소층(120)을 덮는 적어도 하나의 무기봉지층과 적어도 하나의 유기봉지층을 포함할 수 있다. 예를 들어, 박막봉지층(300)은 제1무기봉지층(310), 유기봉지층(320), 및 제2무기봉지층(330)을 포함할 수 있다. 제1무기봉지층(310) 및 제2무기봉지층(330) 중 적어도 하나는 알루미늄산화물, 티타늄산화물, 탄탈륨산화물, 하프늄산화물, 징크산화물, 실리콘산화물, 실리콘질화물, 실리콘산질화물 중 하나 이상의 무기물을 포함할 수 있다. 유기봉지층(320)은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 일 실시예로, 유기봉지층은 아크릴레이트(acrylate)를 포함할 수 있다.
다른 실시예에서, 표시 장치의 표시요소층(120) 상에는 상부기판을 포함할 수 있다. 기판(100) 및 상부기판 사이에는 밀봉부재가 배치될 수 있다. 상부기판은 투명한 부재일 수 있다. 기판(100) 및 상부기판은 밀봉부재로 결합되어 기판(100)과 상부기판 사이의 내부공간이 밀봉되는 구조일 수 있다. 이 때, 내부공간에는 흡습제나 충진재 등이 위치할 수 있다. 밀봉부재는 실런트일 수 있으며, 다른 실시예에서, 밀봉부재는 레이저에 의해서 경화되는 물질로 구성될 수 있다. 예를 들어, 밀봉부재는 프릿(frit)일 수 있다. 구체적으로 밀봉부재는 유기 실런트인 우레탄계 수지, 에폭시계 수지, 아크릴계 수지, 또는 무기 실런트인 실리콘 등으로 이루어질 수 있다. 우레탄계 수지로서는, 예를 들어, 우레탄 아크릴레이트 등을 사용할 수 있다. 아크릴계 수지로는, 예를 들어, 부틸아크릴레이트, 에틸헬실아크레이트 등을 사용할 수 있다. 한편, 밀봉부재는 열에 의해서 경화되는 물질로 구성될 수 있다.
박막봉지층(300) 상에는 도시하지는 않았으나, 터치전극층이 배치될 수 있으며, 터치전극층 상에는 광학기능층이 배치될 수 있다. 터치전극층은 외부의 입력, 예컨대 터치 이벤트에 따른 좌표정보를 획득할 수 있다. 광학기능층은 외부로부터 표시 장치를 향해 입사하는 빛(외부광)의 반사율을 감소시킬 수 있고, 및/또는 표시 장치에서 방출되는 빛의 색 순도를 향상시킬 수 있다. 일 실시예로, 광학기능층은 위상지연자(retarder) 및/또는 편광자(polarizer)를 포함할 수 있다. 위상지연자는 필름타입 또는 액정 코팅타입일 수 있고, λ/2 위상지연자 및/또는 λ/4 위상지연자를 포함할 수 있다. 편광자 역시 필름타입 또는 액정 코팅타입일 수 있다. 필름타입은 연신형 합성수지 필름을 포함하고, 액정 코팅타입은 소정의 배열로 배열된 액정들을 포함할 수 있다. 위상지연자 및 편광자는 보호필름을 더 포함할 수 있다.
다른 실시예로, 광학기능층은 블랙매트릭스와 컬러필터들을 포함할 수 있다. 컬러필터들은 표시 장치의 화소들 각각에서 방출되는 빛의 색상을 고려하여 배열될 수 있다. 컬러필터들 각각은 적색, 녹색, 또는 청색의 안료나 염료를 포함할 수 있다. 또는, 컬러필터들 각각은 전술한 안료나 염료 외에 양자점을 더 포함할 수 있다. 또는, 컬러필터들 중 일부는 전술한 안료나 염료를 포함하지 않을 수 있으며, 산화티타늄과 같은 산란입자들을 포함할 수 있다.
다른 실시예로, 광학기능층은 상쇄간섭 구조물을 포함할 수 있다. 상쇄간섭 구조물은 서로 다른 층 상에 배치된 제1반사층과 제2반사층을 포함할 있다. 제1반사층 및 제2반사층에서 각각 반사된 제1반사광과 제2반사광은 상쇄 간섭될 수 있고, 그에 따라 외부광 반사율이 감소될 수 있다.
상기 터치전극층 및 광학기능층 사이에는 접착 부재가 배치될 수 있다. 상기 접착 부재는 당 기술분야에 알려진 일반적인 것을 제한 없이 채용할 수 있다. 상기 접착 부재는 감압성 접착제(pressure sensitive adhesive, PSA)일 수 있다.
도 7는 본 발명의 다른 실시예에 따른 스토리지 커패시터(Cst)를 개략적으로 나타낸 평면도이다. 도 7에 있어서, 도 4와 동일한 참조부호는 동일부재를 의미하는 바, 중복된 설명은 생략하기로 한다.
도 7를 참조하면, 화소회로는 기판 상에 구동 채널영역(A1)을 포함하는 반도체층(A) 및 구동 채널영역(A1)과 중첩하는 구동 게이트전극(G1)을 포함하는 구동 박막트랜지스터(T1) 및 구동 채널영역(A1) 상에 배치되는 하부전극(Cst1) 및 단일 폐곡선 형상의 개구부(OP)를 포함하며, 하부전극(Cst1) 상에 배치되는 상부전극(Cst2)을 포함하는 스토리지 커패시터(Cst)를 포함할 수 있다. 또한, 스캔선(SL) 및 발광제어선(EL)은 제1방향(예를 들어, x 방향 또는 -x 방향)으로 연장될 수 있다. 이 때, 구동 채널영역(A1)은 굴곡진 형상을 포함할 수 있다.
본 실시예에서, 상부전극(Cst2)은 평면(예를 들어, xy 평면) 상에서 하부전극(Cst1)의 에지를 노출시키는 제1오목부(CP1-1) 및 제2오목부(CP2-1)를 포함할 수 있다.
본 실시예에서, 제1오목부(CP1-1) 및 제2오목부(CP2-1)는 일 방향으로 나란히 배치될 수 있다. 예를 들어, 제1오목부(CP1-1) 및 제2오목부(CP2-1)는 제2방향(예를 들어, y 방향 또는 -y 방향)으로 나란히 배치될 수 있다.
일 실시예에서, 제1오목부(CP1-1) 및 제2오목부(CP2-1)는 개구부(OP)를 기준으로 반대편에 배치될 수 있다. 예를 들어, 평면(예를 들어, xy 평면) 상에서, 제1오목부(CP1-1)는 하부전극(Cst1)의 중심을 기준으로 -y 방향으로 배치되고, 제2오목부(CP2-1)는 하부전극(Cst1)의 중심을 기준으로 y 방향으로 배치될 수 있다.
제1오목부(CP1-1)는 하부전극(Cst1)의 제1에지부(EP1-1)를 노출시킬 수 있다. 또한, 제2오목부(CP2-1)는 하부전극(Cst1)의 제2에지부(EP2-1)를 노출시킬 수 있다.
제1에지부(EP1-1) 및 제2에지부(EP2-1)는 일 방향으로 나란히 배치될 수 있다. 예를 들어, 제1에지부(EP1-1) 및 제2에지부(EP2-1)는 제2방향(예를 들어, y 방향 또는 -y 방향)으로 나란히 배치될 수 있다.
제1오목부(CP1-1)가 노출시키는 제1에지부(EP1-1)의 제1에지길이(Ed1-1)는 제2오목부(CP2-1)가 노출시키는 제2에지부(EP2-1)의 제2에지길이(Ed2-1)와 동일할 수 있다. 예를 들어, 제1방향(예를 들어, x 방향 또는 -x 방향)으로의 제1에지부(EP1-1)의 제1에지길이(Ed1-1)는 제1방향(예를 들어, x 방향 또는 -x 방향)으로의 제2에지부(EP2-1)의 제2에지길이(Ed2-1)와 동일할 수 있다. 또한, 제1에지부(EP1-1)의 면적(SA1-1) 및 제2에지부(EP2-1)의 면적(SA2-1)의 합은 일정할 수 있다.
본 발명의 실시예는, 제1에지부(EP1-1)의 제1에지길이(Ed1-1)는 제2에지부(EP2-1)의 제2에지길이(Ed2-1)와 동일할 수 있으며, 제1에지부(EP1-1)의 면적(SA1-1) 및 제2에지부(EP2-1)의 면적(SA2-1)의 합은 일정할 수 있다. 따라서, 표시 장치의 제조 공정 중에 발생할 수 있는 제2방향(예를 들어, y 방향 또는 -y 방향)으로의 오버레이(overlay) 편차가 발생하더라도, 스토리지 커패시터(Cst)의 용량 변화를 최소화할 수 있다. 이에 따라, 풀 블랙 계조를 위한 데이터전압을 증가시킬 필요가 없어질 수 있다.
한편, 지금까지 스토리지 커패시터(Cst)가 일정한 용량을 유지하면서 구동 박막트랜지스터(T1)의 반도체층의 총 길이를 늘릴 수 있는 표시 장치(1)에 대해서 설명하였으나, 본 발명의 실시예는 화소회로(PC)의 스토리지 커패시터(Cst)가 일정한 용량을 유지하면서 구동 박막트랜지스터(T1)의 반도체층의 총 길이를 늘릴 수 있는 박막트랜지스터 어레이 기판에 대해서도 적용할 수 있다.
이와 같은 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
G1: 구동 게이트전극
D1: 구동 드레인영역
T1: 구동 박막트랜지스터
S1: 구동 소스영역
A1: 구동 채널영역
T3: 보상 박막트랜지스터
Cst1, Cst2: 하부전극, 상부전극
Ed1, Ed1-1: 제1에지길이
EP1, EP1-1: 제1에지부
CP1, CP1-1: 제1오목부
Ed2, Ed2-1: 제2에지길이
EP2, EP2-1: 제2에지부
CP2, CP2-1: 제2오목부
1: 표시 장치
100: 기판

Claims (20)

  1. 기판;
    상기 기판 상에 배치되고, 채널영역을 포함하는 반도체층 및 상기 채널영역과 중첩하는 게이트전극을 포함하는 적어도 하나의 박막트랜지스터; 및
    상기 채널영역 상에 배치되는 하부전극 및 단일 폐곡선 형상의 개구부를 포함하며 상기 하부전극 상에 배치되는 상부전극을 포함하는 스토리지 커패시터;를 포함하고,
    평면 상에서, 상기 상부전극은 상기 하부전극의 에지를 노출시키는 제1오목부 및 제2오목부를 포함하는, 박막트랜지스터 어레이 기판.
  2. 제1항에 있어서,
    상기 제1오목부는 상기 하부전극의 제1에지부를 노출시키고,
    상기 제2오목부는 상기 하부전극의 제2에지부를 노출시키며,
    상기 제1에지부 및 상기 제2에지부는 일 방향으로 나란히 배치된, 박막트랜지스터 어레이 기판.
  3. 제2항에 있어서,
    상기 제1에지부의 면적 및 상기 제2에지부의 면적의 합은 일정한, 박막트랜지스터 어레이 기판.
  4. 제2항에 있어서,
    상기 제1오목부가 노출시키는 상기 제1에지부의 제1에지길이는 상기 제2오목부가 노출시키는 상기 제2에지부의 제2에지길이와 동일한, 박막트랜지스터 어레이 기판.
  5. 제2항에 있어서,
    제1방향으로 연장된 스캔선;을 더 포함하고,
    상기 제1에지부 및 상기 제2에지부는 상기 제1방향으로 나란히 배치된, 박막트랜지스터 어레이 기판.
  6. 제5항에 있어서,
    상기 채널영역은 상기 제1에지부 및 상기 제2에지부 중 적어도 하나와 중첩하는, 박막트랜지스터 어레이 기판.
  7. 제2항에 있어서,
    제1방향으로 연장된 스캔선;을 더 포함하고,
    상기 제1에지부 및 상기 제2에지부는 상기 제1방향과 교차하는 제2방향으로 나란히 배치된, 박막트랜지스터 어레이 기판.
  8. 제1항에 있어서,
    상기 개구부를 통해 상기 하부전극와 연결되는 노드연결선;을 더 포함하는, 박막트랜지스터 어레이 기판.
  9. 제8항에 있어서,
    상기 적어도 하나의 박막트랜지스터는 보상 박막트랜지스터를 포함하며,
    상기 보상 박막트랜지스터는 상기 노드연결선과 연결되는, 박막트랜지스터 어레이 기판.
  10. 제1항에 있어서,
    상기 적어도 하나의 박막트랜지스터는 구동 박막트랜지스터를 포함하며,
    상기 구동 박막트랜지스터의 구동 게이트전극은 상기 하부전극과 일체로 구비된, 박막트랜지스터 어레이 기판.
  11. 제10항에 있어서,
    상기 구동 박막트랜지스터의 구동 반도체층은 굴곡된 형상을 포함하는, 박막트랜지스터 어레이 기판.
  12. 기판;
    상기 기판 상에 제1방향으로 연장된 스캔선;
    상기 제1방향과 교차하는 제2방향으로 연장된 데이터선;
    상기 스캔선 및 상기 데이터선과 전기적으로 연결되는 화소회로; 및
    상기 화소회로와 연결되는 표시요소;를 포함하고,
    상기 화소회로는,
    상기 기판 상에 배치되고, 구동 채널영역을 포함하는 구동 반도체층 및 상기 구동 채널영역 상에 배치되는 구동 게이트전극을 포함하는 구동 박막트랜지스터, 및
    상기 구동 게이트전극과 일체로 구비된 하부전극 및 단일 폐곡선 형상의 개구부를 포함하며 상기 하부전극 상에 배치되는 상부전극을 포함하는 스토리지 커패시터를 포함하고,
    평면 상에서, 상기 상부전극은 상기 하부전극의 에지를 노출시키는 제1오목부 및 제2오목부를 포함하는, 표시 장치.
  13. 제12항에 있어서,
    상기 제1오목부는 상기 하부전극의 제1에지부를 노출시키고,
    상기 제2오목부는 상기 하부전극의 제2에지부를 노출시키며,
    상기 제1에지부 및 상기 제2에지부는 상기 제1방향 또는 상기 제2방향으로 나란히 배치된, 표시 장치.
  14. 제13항에 있어서,
    상기 제1에지부의 면적 및 상기 제2에지부의 면적의 합은 일정한, 표시 장치.
  15. 제13항에 있어서,
    상기 제1오목부가 노출시키는 상기 제1에지부의 제1에지길이는 상기 제2오목부가 노출시키는 상기 제2에지부의 제2에지길이와 동일한, 표시 장치.
  16. 제13항에 있어서,
    상기 제1에지부 및 상기 제2에지부는 상기 제1방향으로 나란히 배치되고,
    상기 구동 채널영역은 상기 제1에지부 및 상기 제2에지부 중 적어도 하나와 중첩하는, 표시 장치.
  17. 제13항에 있어서,
    상기 제1에지부 및 상기 제2에지부는 상기 제2방향으로 나란히 배치된, 표시 장치.
  18. 제12항에 있어서,
    상기 화소회로는,
    상기 개구부를 통해 상기 구동 게이트전극과 연결되는 노드연결선 및
    상기 노드연결선을 통해 상기 구동 박막트랜지스터와 연결되는 보상 박막트랜지스터를 더 포함하는, 표시 장치.
  19. 제12항에 있어서,
    상기 구동 반도체층은 굴곡된 형상을 포함하는, 표시 장치.
  20. 제12항에 있어서,
    상기 하부전극과 연결된 구동전압선;을 더 포함하는, 표시 장치.
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