CN113141192A - 射频芯片结构和增加射频芯片隔离度的方法 - Google Patents
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Abstract
本发明提供一种射频芯片结构和增加射频芯片隔离度的方法，射频芯片结构包括：集成在一个芯片中的多个射频模块，所述芯片外围和相邻所述射频模块之间设置有隔离环，所述隔离环位于相邻所述射频模块之间的中间部分接地。本发明实现高度集成的射频模组设计，既提高芯片的启动和响应时间，又降低整体成本。
Description
技术领域
本发明涉及射频前端领域，尤其涉及一种射频芯片结构和增加射频芯片隔离度的方法。
背景技术
在现有的芯片制造和设计中，典型的用于增加芯片模块之间隔离度的方法包括：1.STI(Shallow Trench Isolation)，STI是增加晶体管之间隔离度标准方法，常见于集成电路设计中；2.高阻硅(High-Resistivity Silicon)，在射频领域，选择高阻硅衬底而不是标准CMOS的P+衬底是增加射频隔离的另一种常用方法，高阻硅的电阻率达到1000Ω*cm,相对于P+衬底的10Ω*cm电阻率，高阻值大大提高集成在同一块芯片中不同模块之间的隔离度，从而减少彼此之间的干扰和耦合；3.其他的典型设计方法还包含在两个模块之间插入接地线，帮助减少模块之间的耦合。在传统的通讯频段，如GSM850,PCS1900和LTE B7的2690MHz,因为通过芯片衬底的耦合并不是决定性的，以上方法能够很好的帮助射频芯片设计满足彼此的隔离度要求。
随着3GPP在5G通讯中推出更高的频段，比如新增的在3300到4200MHz的N77频段,甚至更高的4400到5000MHz的N79频段,以上传统提高隔离度方法在高频的有效性在显著性减弱。同时，Multi-Input-Multi-Output(MIMO)和E-UTRA New-Radio Dual Connection(ENDC)技术大幅度增加5G无线通讯的吞吐量，随之而来的对每个通讯的channel隔离度要求越来越高。复杂的射频模块被高度集成导致类似MIMO和ENDC这种同时开启的无线连接对彼此的隔离度要求越来越高。为了达到如此严格的隔离度，低噪声放大器与开关之间或多颗低噪声放大器之间需被分离在不同的芯片上，这样不仅增加各自控制模块面积和整体的成本，也会加长芯片的启动和响应时间，存在一定缺陷，也增加了芯片成本。
发明内容
本发明的主要目的在于提供一种射频芯片结构和增加射频芯片隔离度的方法，解决高度集成的射频芯片和模块的隔离度问题，降低芯片的启动和响应时间。
为了实现上述目的，根据本发明的第一方面，提供一种射频芯片结构，包括：
集成在一个芯片中的多个射频模块，所述芯片外围和相邻所述射频模块之间设置有隔离环，所述隔离环位于相邻所述射频模块之间的中间部分接地。
可选的，所述射频模块包括低噪声放大器、射频开关、滤波器、功率放大器、巴伦、耦合器、混频器或功率合成器。
可选的，所述中间部分通过衬底的背面接地。
可选的，所述隔离环包括金属层、氧化层、钝化层。
可选的，所述隔离环与芯片内部电路之间间距大于等于芯片制造时最小距离。
根据本发明的第二方面，提供一种增加射频芯片隔离度的方法，包括以下步骤：
S100、在衬底上形成隔离环，所述隔离环包括外围部分及至少一个连接所述外围部分对侧的中间部分；
S200、将所述中间部分接地。
可选的，在步骤S200中，从所述衬底的背面将所述中间部分接地。
可选的，还包括：在所述隔离环中形成多个射频模块，相邻射频模块由所述中间部分隔离。
通过上述技术方案，本发明具有如下有益效果：
本发明利用现有芯片制造工艺中的隔离环为基础，并进行了优化改良，实现对同一芯片中不同模块进行分隔，从而在不增加芯片面积或是数量的基础上，提高集成度和隔离度。进而能够提高芯片的启动和响应时间，降低整体成本。
附图说明
图1为本发明实施例中增加射频芯片隔离度的方法的流程图；
图2为本发明实施例中射频芯片结构在5G非独立网的ENDC应用中的示意图；
图3为本发明实施例中射频芯片结构在5G N77频段或N79频段的MIMO通讯应用中的示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。
在本发明使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本公开。在本公开和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。
本发明实施例提供一种射频芯片结构，包括：
集成在一个芯片中的多个射频模块，所述芯片外围和相邻所述射频模块之间设置有隔离环，所述隔离环位于相邻所述射频模块之间的中间部分接地。
由此，利用现有芯片制造工艺中的隔离环为基础，并进行了优化改良，实现对同一芯片中不同模块进行分隔，从而在不增加芯片面积或是数量的基础上，提高集成度和隔离度。进而能够提高芯片的启动和响应时间，降低整体成本。
以下列举所述射频芯片结构和增加射频芯片隔离度的方法的较优实施例，以清楚的说明本发明的内容，应当明确的是，本发明的内容并不限制于以下实施例，其他通过本领域普通技术人员的常规技术手段的改进亦在本发明的思想范围之内。
请参考图1所示，本发明实施例提供一种增加射频芯片隔离度的方法，包括以下步骤：
S100、在衬底上形成隔离环，所述隔离环包括外围部分及至少一个连接所述外围部分对侧的中间部分；
S200、将所述中间部分接地。
具体的，所述衬底例如可以是可以是刚性材料，例如硅衬底、锗硅衬底、SOI衬底等。根据实际需求的不同，还可以形成有N阱和P阱。在本发明实施例中，例如采用SOI衬底，SOI在性能上具有以下优点：①减小了寄生电容，提高了运行速度，与体硅材料相比，SOI器件的运行速度提高了20-35％；②具有更低的功耗，由于减少了寄生电容，降低了漏电，SOI器件功耗可减小35-70％；③消除了闩锁效应；④抑制了衬底的脉冲电流干扰，减少了软错误的发生；⑤与现有硅工艺兼容，可减少13-20％的工序。
在步骤S100中，所述隔离环与现有工艺的做法类似，例如为包括金属层、氧化层、钝化层等的多层结构，主要差别在于，本申请中隔离环不是单一的外围一圈(即外围部分)的状态，以矩形的隔离环为例，具有至少一个连接所述外围部分对侧的中间部分。由此，本发明实施例中的隔离环可以呈“日”、“目”等类似的形状。
在步骤S200中，从所述衬底的背面将所述中间部分接地。例如，可以是从所述中间部分实现接地。
上述步骤中，本发明的主要制备过程已经完成。根据实际需要，在所述隔离环中形成多个射频模块，相邻射频模块由所述中间部分隔离。其中，射频模块和隔离环的制备顺序可以根据实际工艺执行，例如可以同时进行射频模块和隔离环的离子注入过程、金属层的形成过程等。
根据上述工艺，本发明实施例提供一种射频芯片结构，包括：
集成在一个芯片中的多个射频模块，所述芯片外围和相邻所述射频模块之间设置有隔离环，所述隔离环位于相邻所述射频模块之间的中间部分接地。
在本发明一个实施例中，所述射频模块包括低噪声放大器、射频开关、滤波器、功率放大器、巴伦、耦合器、混频器或功率合成器。
请参考图2所示，在5G非独立网的ENDC应用中，4G B3和5GN77频段同时开启接收，为了避免彼此干扰，N77频段的带通滤波器103的B3频段的信号压制需求达到55dB，为了高度集成和成本控制，射频开关(RF switch)102和低噪声放大器(LNA)101被集成在同一块芯片上，所述射频开关102还连接有天线1046。所述射频开关102和所述低噪声放大器101之间耦合的同时，要求大于55dB隔离度，以确保N77频段的整条接收链路上对B3的55dB隔离度。这个要求需要对同时集成低噪声放大器101和射频开关102的CMOS SOI芯片隔离度提出非常有挑战性。
于是，在本发明实施例中，所述芯片外围和相邻的射频模块之间设置有隔离环1，由图2可见，所述隔离环1围绕在集成有所述低噪声放大器101和射频开关102的芯片外围，同时，隔离环1具有中间部分11，所述中间部分位于所述低噪声放大器101和射频开关102之间，将二者进行了隔离。
此外，所述隔离环1位于所述低噪声放大器101和射频开关102之间的中间部分11接地，即利用隔离环1和晶圆衬底之间形成的欧姆连接，把整个芯片衬底接地，从而在所述低噪声放大器101和射频开关102之间形成完整的接地隔离。
通过上述设计，本发明实施例能够在不增加芯片面积和成本的前提下，提高所述低噪声放大器101和射频开关102隔离度，达到集成所述低噪声放大器101和射频开关102在同一块芯片上的目的。
所述隔离环与芯片内部电路之间间距大于等于芯片制造时最小距离要求。例如，可以是仅需满足最小的制造需求即可。
请参考图3所示，在5G N77频段或是N79频段在MIMO通讯中，接收通道同时开启，低噪声放大器201之间的隔离要求要大于25dB，以确保接受通道的彼此独立；由于所述低噪声放大器201自身的20dB增益，集成两颗或是多颗所述低噪声放大器201在同一块芯片时,低噪声放大器201彼此的输入隔离度要到45dB。现有SOI的方法上，在新的高频段和应用中，在不增加彼此之间的物理距离时，不能取得大于45dB的隔离度。
于是，在本发明一个实施例中，针对多路接收同时开启(MIMO)的场景应用中，在传统单颗高阻硅衬底CMOS SOI集成两颗或是多颗低噪声放大器201。具体的，所述芯片外围和相邻的低噪声放大器201之间设置有隔离环1，由图3可见，所述隔离环1围绕在集成有所述低噪声放大器201的芯片外围，同时，隔离环1具有中间部分11，所述中间部分位于相邻所述低噪声放大器201之间，将相邻所述低噪声放大器201进行了隔离。
此外，所述隔离环1位于相邻所述低噪声放大器201之间的中间部分11接地，即利用隔离环1和晶圆衬底之间形成的欧姆连接，把整个芯片衬底接地，从而在相邻所述低噪声放大器201之间形成完整的接地隔离。
通过上述设计，本发明实施例能够在不增加芯片面积和成本的前提下，提高相邻所述低噪声放大器201隔离度，达到集成多颗所述低噪声放大器201在同一块芯片上的目的。
综上所述，本发明利用现有芯片制造工艺中的隔离环为基础，并进行了优化改良，实现对同一芯片中不同模块进行分隔，从而在不增加芯片面积或是数量的基础上，提高集成度和隔离度。进而能够提高芯片的启动和响应时间，降低整体成本。
以上所述仅为本发明的较佳实施例，并非对本发明任何形式上和实质上的限制，应当指出，对于本技术领域的普通技术人员，在不脱离本发明方法的前提下，还将可以做出若干改进和补充，这些改进和补充也应视为本发明的保护范围。凡熟悉本专业的技术人员，在不脱离本发明的精神和范围的情况下，当可利用以上所揭示的技术内容而做出的些许更动、修饰与演变的等同变化，均为本发明的等效实施例；同时，凡依据本发明的实质技术对上述实施例所作的任何等同变化的更动、修饰与演变，均仍属于本发明的技术方案的范围内。
Claims (8)
1.一种射频芯片结构，包括：
集成在一个芯片中的多个射频模块，所述芯片外围和相邻所述射频模块之间设置有隔离环，所述隔离环位于相邻所述射频模块之间的中间部分接地。
2.根据权利要求1所述的射频芯片结构，其特征在于，所述射频模块包括低噪声放大器、射频开关、滤波器、功率放大器、巴伦、耦合器、混频器或功率合成器。
3.根据权利要求1所述的射频芯片结构，其特征在于，所述中间部分通过衬底的背面接地。
4.根据权利要求1所述的射频芯片结构，其特征在于，所述隔离环包括金属层、氧化层、钝化层。
5.根据权利要求1所述的射频芯片结构，其特征在于，所述隔离环与芯片内部电路之间间距大于等于芯片制造时最小距离。
6.一种增加射频芯片隔离度的方法，其特征在于，包括以下步骤：
S100、在衬底上形成隔离环，所述隔离环包括外围部分及至少一个连接所述外围部分对侧的中间部分；
S200、将所述中间部分接地。
7.根据权利要求6所述的增加射频芯片隔离度的方法，其特征在于，在步骤S200中，从所述衬底的背面将所述中间部分接地。
8.根据权利要求6所述的增加射频芯片隔离度的方法，其特征在于，还包括：在所述隔离环中形成多个射频模块，相邻射频模块由所述中间部分隔离。
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|---|---|
| CN (1) | CN113141192B (zh) |
Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060113571A1 (en) * | 2004-11-29 | 2006-06-01 | Taiwan Semiconductor Manufacturing Co. | Semiconductor structure for isolating integrated circuits of various operation voltages |
| TW201218086A (en) * | 2010-10-27 | 2012-05-01 | Epc Solutions Taiwan Inc | preventing the radio frequency identification chip from falling off due to external force as well as avoiding isolation or interference caused by the metal shielding effect |
| CN104167432A (zh) * | 2013-05-20 | 2014-11-26 | 上海华虹宏力半导体制造有限公司 | 射频ldmos器件的边缘隔离结构及制造方法 |
| CN105336727A (zh) * | 2015-10-13 | 2016-02-17 | 北京信息科技大学 | 一种苯环型基板通孔传输结构及基板通孔垂直传输结构 |
| CN105609486A (zh) * | 2015-12-25 | 2016-05-25 | 电子科技大学 | 毫米波/太赫兹多金属层半导体器件的接地屏蔽结构 |
| CN105812083A (zh) * | 2016-04-13 | 2016-07-27 | 电子科技大学 | 一种同时同频全双工系统中的射频快速自干扰抵消方法 |
| CN205452285U (zh) * | 2015-12-22 | 2016-08-10 | 江苏星宇芯联电子科技有限公司 | 一种基于nt_n层的版图隔离环 |
| CN106209122A (zh) * | 2016-07-18 | 2016-12-07 | 孙海华 | 发射机的射频一体化结构 |
| CN107258013A (zh) * | 2015-02-27 | 2017-10-17 | 高通股份有限公司 | 扇出型晶片级封装件(fowlp)中的射频(rf)屏蔽 |
| CN107846236A (zh) * | 2017-11-07 | 2018-03-27 | 成都信息工程大学 | 消除全双工自干扰抑制过程中射频泄露信号影响的方法 |
| WO2020133530A1 (zh) * | 2018-12-29 | 2020-07-02 | 华为技术有限公司 | 信号隔离装置和信号隔离方法 |
| CN111446202A (zh) * | 2020-04-03 | 2020-07-24 | 长江存储科技有限责任公司 | 一种半导体器件隔离环的制造方法及半导体器件 |
| CN112615630A (zh) * | 2020-12-08 | 2021-04-06 | 惠州Tcl移动通信有限公司 | 一种提高射频隔离度的电路、方法及移动终端 |
-
2021
- 2021-04-27 CN CN202110459658.9A patent/CN113141192B/zh active Active
Patent Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060113571A1 (en) * | 2004-11-29 | 2006-06-01 | Taiwan Semiconductor Manufacturing Co. | Semiconductor structure for isolating integrated circuits of various operation voltages |
| TW201218086A (en) * | 2010-10-27 | 2012-05-01 | Epc Solutions Taiwan Inc | preventing the radio frequency identification chip from falling off due to external force as well as avoiding isolation or interference caused by the metal shielding effect |
| CN104167432A (zh) * | 2013-05-20 | 2014-11-26 | 上海华虹宏力半导体制造有限公司 | 射频ldmos器件的边缘隔离结构及制造方法 |
| CN107258013A (zh) * | 2015-02-27 | 2017-10-17 | 高通股份有限公司 | 扇出型晶片级封装件(fowlp)中的射频(rf)屏蔽 |
| CN105336727A (zh) * | 2015-10-13 | 2016-02-17 | 北京信息科技大学 | 一种苯环型基板通孔传输结构及基板通孔垂直传输结构 |
| CN205452285U (zh) * | 2015-12-22 | 2016-08-10 | 江苏星宇芯联电子科技有限公司 | 一种基于nt_n层的版图隔离环 |
| CN105609486A (zh) * | 2015-12-25 | 2016-05-25 | 电子科技大学 | 毫米波/太赫兹多金属层半导体器件的接地屏蔽结构 |
| CN105812083A (zh) * | 2016-04-13 | 2016-07-27 | 电子科技大学 | 一种同时同频全双工系统中的射频快速自干扰抵消方法 |
| CN106209122A (zh) * | 2016-07-18 | 2016-12-07 | 孙海华 | 发射机的射频一体化结构 |
| CN107846236A (zh) * | 2017-11-07 | 2018-03-27 | 成都信息工程大学 | 消除全双工自干扰抑制过程中射频泄露信号影响的方法 |
| WO2020133530A1 (zh) * | 2018-12-29 | 2020-07-02 | 华为技术有限公司 | 信号隔离装置和信号隔离方法 |
| CN111446202A (zh) * | 2020-04-03 | 2020-07-24 | 长江存储科技有限责任公司 | 一种半导体器件隔离环的制造方法及半导体器件 |
| CN112615630A (zh) * | 2020-12-08 | 2021-04-06 | 惠州Tcl移动通信有限公司 | 一种提高射频隔离度的电路、方法及移动终端 |
Non-Patent Citations (3)
| Title |
|---|
| J. W. PARK: "Isolation improvement of two-port multiple-input-multiple-output antenna using slits and split ring resonators on the ground plane", 2011 INTERNATIONAL WORKSHOP ON ANTENNA TECHNOLOGY (IWAT) * |
| 戚龙松等: "一种硅埋置型微波多芯片组件封装的电性能", 《功能材料与器件学报》 * |
| 戚龙松等: "一种硅埋置型微波多芯片组件封装的电性能", 《功能材料与器件学报》, no. 02, 25 April 2009 (2009-04-25) * |
Also Published As
| Publication number | Publication date |
|---|---|
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