CN113130328A - 具有变窄部分的半导体互连结构，以及相关联系统及方法 - Google Patents

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Abstract

本申请案涉及具有变窄部分的半导体互连结构，以及相关联系统及方法。在一个实施例中，半导体封装包含半导体裸片及耦合到所述半导体裸片的柱状结构。所述柱状结构可包含远离所述半导体裸片的端部部分，所述端部部分具有第一横截面面积。所述柱状结构可进一步包含变窄部分，所述变窄部分在所述端部部分与所述半导体裸片之间，所述变窄部分具有小于所述端部部分的所述第一横截面面积的第二横截面面积。接合材料可耦合到所述柱状结构的所述端部部分。

Description

具有变窄部分的半导体互连结构，以及相关联系统及方法
相关申请案之交叉参考
本申请案主张于2019年12月31日提出申请的美国临时申请案第62/955,889号的权益，该美国临时申请案以全文引用的方式并入本文中。
技术领域
目前的技术通常涉及半导体装置，且更特定来说涉及具有经配置以减轻热机械应力的互连结构的半导体装置。
背景技术
封装半导体裸片，包含存储器芯片、微处理器芯片及成像器芯片，通常包含安装在衬底上并囊封在保护覆盖物中的半导体裸片。半导体裸片可包含功能特征，例如存储器单元、处理器电路及成像器装置，以及电连接到功能特征的接合垫。接合垫可电连接到保护覆盖物外部的端子，以允许半导体裸片连接到更高级别的电路系统。
在一些半导体封装中，半导体裸片的接合垫可经由各种接合方法(例如，热压缩接合(TCB)、回流或扩散接合)电耦合到有机衬底或另一半导体裸片。在接合操作中，导电柱在接合垫上形成，且经由安置于导电柱与衬底之间的接合材料耦合到衬底。为了将接合材料附接到衬底上，对半导体封装进行加热以加热接合材料并使其回流。然而，加热半导体封装及/或随后冷却半导体封装可在半导体裸片与衬底之间引起大量机械应力，此归因于这些组件的热膨胀系数失配。通常，应力可引起在接合垫中的一或多者附近的半导体裸片开裂，接合垫可使半导体封装无法操作。
发明内容
本公开的一个实施例提供一种半导体封装，其包括：半导体裸片；柱状结构，其耦合到所述半导体裸片，其中所述柱状结构包含—端部部分，其远离所述半导体裸片，所述端部部分具有第一横截面面积，及变窄部分，其位于所述端部部分与所述半导体裸片之间，所述变窄部分具有小于所述端部部分的所述第一横截面面积的第二横截面面积；及接合材料，其耦合到所述柱状结构的所述端部部分。
本公开的另一实施例提供一种制造半导体封装的制造方法，所述方法包括：在半导体裸片上形成柱状结构，其中所述柱状结构中包含—端部部分，其远离所述半导体裸片，所述端部部分具有第一横截面面积，及变窄部分，其位于所述端部部分与所述半导体裸片之间，所述变窄部分具有小于所述端部部分的所述第一横截面面积的第二横截面面积；及将接合材料定位在所述柱状结构的所述端部部分上。
附图说明
参考以下图式可较佳地理解本技术的许多方面。图式中的组件未必按比例缩放。相反，重点在于清楚地说明本技术的原理。
图1A为根据本技术的实施例配置的半导体封装的侧横截面图。
图1B为TCB/回流操作之后图1A的半导体封装的侧横截面视图。
图2为经受热机械应力的图1A的互连结构的侧横截面视图。
图3A为根据本技术的实施例配置的具有变窄部分的互连结构的侧横截面图。
图3B为图3A的互连结构的透视图。
图4为根据本技术的实施例配置的具有变窄部分的另一互连结构的侧横截面图。
图5为根据本技术的实施例配置的具有多个变窄部分的互连结构的侧横截面图。
图6A为热图，其展示耦合至图2的互连结构的半导体裸片的电路系统区域中的模拟CPI应力分布。
图6B为热图，其展示耦合到图3A的互连结构的半导体裸片的电路系统区域中的模拟CPI应力分布。
图6C为直方图，其展示在不存在底部填充材料的情况下不同互连结构的模拟最大CPI应力。
图6D为直方图，其展示在存在底部填充材料的情况下不同互连结构的模拟最大CPI应力。
图7A为热图，其展示图2的互连结构中的模拟应力分布。
图7B为热图，其展示图3A的互连结构中的模拟应力分布。
图7C为热图，其展示图4的互连结构中的模拟应力分布。
图7D为直方图，其展示图7A至图7C的，模拟应力分布中的最大应力。
图8为根据本技术的实施例说明制造半导体封装的方法的框图。
图9为包含根据本技术的实施例配置的半导体装置或封装的系统的示意图。
具体实施方式
下文描述半导体装置的若干实施例以及相关联系统及方法的具体细节。所属领域的技术人员将认识到，本文中所描述方法的合适阶段可以晶片级或裸片级执行。因此，取决于使用的上下文，术语“衬底”可指晶片级衬底或单个化裸片级衬底。此外，除非上下文另有指示，否则可使用常规半导体制造技术形成本文中所公开的结构。可例如使用化学气相沉积、物理气相沉积、原子层沉积、电镀、化学镀、旋涂及/或其它合适的技术来沉积材料。类似地，可例如使用等离子蚀刻、湿法蚀刻、化学机械平面化或其它合适的技术来移除材料。所属领域的技术人员也将理解，所述技术可具有额外实施例，且所述技术可在没有下文参考图1A到9所描述的实施例的数个细节的情况下实践。
在下文所描述的数个实施例中，根据本技术配置的半导体封装可包含半导体裸片及耦合到半导体裸片的互连结构。互连结构可包含具有一或多个变窄部分的柱状结构，所述变窄部分经配置以降低柱状结构的刚度及/或增加灵活性。因此，当封装经受应力(例如，热机械应力)时，柱状结构可弯曲及/或变形，以消散至少一些应力，因此减少施加到与半导体裸片的接口的应力量，所述半导体裸片在机械上弱于柱状结构。本技术的互连结构预期减少在制造半导体封装期间(例如，在TCB接合步骤及/或回流步骤之后，由于在封装可靠性测试期间的热循环及/或热冲击等)的合格率损失，且增加半导体封装在操作过期间的可靠性(例如，在最终客户使用期间的功率循环期间)。
尽管本文中的某些实施例是关于半导体裸片与封装衬底之间的互连结构进行描述，但本技术也适用于半导体封装的其它组件之间(例如，两个半导体裸片之间)的互连结构。
本文中公开众多具体细节，以便对本技术的实施例进行全面且有利的描述。然而，所属领域的技术人员将理解，所述技术可具有额外实施例，且所述技术可在没有下文参考图1A到9所描述的实施例的数个细节的情况下实践。例如，已省略所属领域众所周知的半导体装置及/或封装的一些细节，以便不模糊本技术。一般说来，应理解，除本文中所公开的那些具体实施例外，各种其它装置及系统可在本技术的范围内。
如本文中所使用，术语“垂直”、“侧向”、“上部”、“下部”、“上面”及“底面”可指代半导体装置中的特征鉴于图中所展示的定向的相对方向或位置。例如，“上部”或“最上部”可指代特征经定位比另一特征更靠近页的顶部。然而，这些术语应被广义地解释为包含具有其它定向的半导体装置，例如倒置或倾斜定向，其中顶部/底部、上方/下方、上面/下面，上/下及左/右可取决于定向互换。
图1A为根据本技术的实施例的半导体封装100(“封装”100)的侧横截面图。封装100可包含由封装衬底104载运的半导体裸片102。在所说明实施例中，半导体裸片102包含具有第一侧或表面108a及与第一侧108a相对的第二侧或表面108b的半导体衬底106(例如，硅衬底、砷化镓衬底、有机层压衬底等)。
半导体衬底106的第一侧108a可为有源侧或区域，包含形成于第一侧108a中及/或其上的一或多个电路元件110(例如电线、迹线、互连件、晶体管等)(经示意性展示)。例如，电路元件110可包含存储器电路(例如，动态随机存储器(DRAM)或其它类型的存储器电路)、控制器电路(例如，DRAM控制器电路)、逻辑电路及/或其它电路。在其它实施例中，半导体衬底106可为不包含集成电路组件且例如由以下材料形成的“坯料”衬底：晶体、半晶体及/或陶瓷衬底材料，例如硅、多晶硅、氧化铝(Al2O3)、蓝宝石及/或其它合适的材料。
在所说明实施例中，半导体裸片102进一步包含形成在半导体衬底106的第一面108a的至少一部分上方的绝缘材料112。绝缘材料112可包含一或多层合适的介电材料(例如，钝化材料、聚酰亚胺材料及/或用于覆盖半导体装置的表面的其它材料)。例如，绝缘材料112可包括氧化硅、氮化硅、多硅氮化物、聚硅氧化物、原硅酸四乙酯(TEOS)等。在一些实施例中，绝缘材料112可至少部分地包括相对于氧化硅具有小介电常数的介电材料(“低κ介电材料”)。此低κ介电材料可包含掺氟二氧化硅、掺碳二氧化硅、多孔二氧化硅、有机聚合物电介质、硅基聚合物电介质等。值得注意的是，低κ介电材料可增加封装100的性能，但例如与常规(例如，较高κ)介电材料相比，可为机械脆弱。因此，如本文中进一步所描述，与封装100的其它部分/组件相比，绝缘材料112可相对容易发生机械故障(例如，由于热机械应力导致的开裂、分层等)。
封装衬底104可包含再分配层、中介层、印刷电路板、介电间隔件、另一半导体裸片(例如，逻辑裸片)或另一合适的衬底。封装衬底104可进一步包含电耦合到封装衬底104且经配置以将封装100电耦合到外部装置或电路系统(未展示)的电连接器114(例如，焊料球、导电凸点、导电柱、导电环氧树脂及/或其它合适的导电元件)。
半导体裸片102可经由多个互连结构120(例如，凸点、微凸点、柱、立柱、螺柱等)电耦合到封装衬底104。例如，在一些实施例中，半导体裸片102包含电耦合到半导体裸片102的电路元件110的多个接合垫(未展示)。接合垫可通过绝缘材料112中的开口至少部分地暴露，使得互连结构120中的至少一些电耦合到对应接合垫(例如，直接或间接经由凸点下材料(UBM))。互连结构120也可电耦合到形成在封装衬底104上的接合垫(未展示)，因此将半导体裸片102上的电路元件110电耦合到封装衬底104。任选地，互连结构120中的至少一些可为“虚设”结构，所述结构未电耦合到半导体裸片102及/或封装衬底104上的电有源接合垫。虽然图1A中说明六个互连结构120，但封装100可包含更少或更多互连结构120。例如，封装100可包含数十、数百、数千或更多互连结构120，所述结构排列在半导体裸片102与封装衬底104之间。
在所说明实施例中，互连结构120中的每一个包含柱状结构122(也被称为“柱”)及接合材料124(例如，基于SnAg的焊料)。柱状结构122可耦合到半导体裸片102，且接合材料124可耦合到封装衬底104。每一柱状结构122可由任何适当的导电材料(例如铜、镍、金、硅、钨、导电环氧树脂，其组合等)形成，且可使用电镀、化学镀，或其它合适的工艺形成。在一些实施例中，互连结构120还可包含形成在柱状结构122的端部部分上方的势垒材料(例如，镍、镍基金属间化合物及/或金)。势垒材料可促进接合及/或防止或至少抑制铜或用于形成柱状结构122的其它金属的电迁移。
在所说明实施例中，半导体衬底106的第一侧108a面向封装衬底104(例如，呈直接芯片附接(DCA)配置)。在其它实施例中，半导体裸片102可以不同方式布置。例如，半导体衬底106的第二侧108b可面向封装衬底104，且半导体裸片102可包含一或多个通过硅通孔(TSV)延伸穿过半导体衬底106，以将电路元件110电耦合到互连结构120。此外，虽然图1A中仅展示单个半导体裸片102，但在其它实施例中，封装100可包含多个半导体裸片，例如，堆叠在半导体裸片102上及/或上方的一或多个额外半导体裸片。
封装100可包含通常存在于半导体装置中且为所属领域的技术人员已知的其它组件。例如，封装100可进一步包含形成在封装衬底104上方及/或至少部分地在半导体裸片102周围的底部填充材料或模制材料。在一些实施例中，封装100包含其它组件，例如外部散热器、外壳(例如，导热外壳)、电磁干扰(EMI)屏蔽组件等。
在一些实施例中，封装100在制造及/或使用期间受到热机械应力(例如，芯片封装相互作用(CPI)应力)。热机械应力可例如由以下各项引起：组装工艺(例如，DCA方法，例如TCB/质量回流)、在组件/板级可靠性测试期间的热循环及/或热冲击，及/或最终客户使用期间的电源循环。
例如，一起参考图1A及1B，分别在TCB/回流操作的开始及结束说明封装100。在图1A中，封装100的加热已导致互连结构120中的接合材料124回流且将柱状结构122电连接至封装衬底104。在一些实施例中，封装100可加热至200℃或更高(例如，加热至217℃或更高)，以使接合材料124回流。在TCB操作期间，可施加压缩力，以将互连结构120固定到封装衬底104。在图1B中，封装100经说明在TCB操作完成时，在已施加压缩力之后且在冷却封装100(例如，到约25℃)之后。通过此时冷却封装100，可凝固接合材料124，将半导体裸片102固定到封装衬底104。
在一些实施例中，半导体裸片102具有不同于封装衬底104的热膨胀系数(CTE)的CTE，且这些组件之间的CTE失配可能导致其在封装100的冷却及/或加热器件相对于彼此变形(例如，翘曲、弯曲)。例如，半导体裸片102的CTE(例如，约3ppm/℃)可低于封装衬底104的CTE(例如，约14ppm/℃)。因此，如在图1B中所展示，封装衬底104在冷却之后可具有翘曲非平面形状。在其它实施例中，半导体裸片102，或半导体裸片102及封装衬底104两者，在冷却之后可具有非平面、翘曲形状。半导体裸片102及封装衬底104的相对变形可引入机械(例如，热机械)应力到封装100(例如，CPI应力)，所述应力对互连结构120侧向加应力且使其弯曲。此可导致在互连结构120与半导体裸片102之间的界面处形成及传播裂纹，此可导致封装100内的机械及/或电故障。
图2为相对于图1A以颠倒定向展示的图1A的互连结构120的侧横截面视图。如先前关于图1A所描述，互连结构120包含柱状结构122及接合材料124(图2的垂直定向相对于图1A颠倒)。在所说明实施例中，柱状结构122具有均匀横截面面积的细长形状。例如，柱状结构122通常可为圆柱形，具有圆形或椭圆形横截面形状。柱状结构122可沿着其高度具有均匀直径或宽度。柱状结构122可耦合到半导体裸片102(例如，耦合到半导体裸片102的表面处的绝缘材料及/或接合垫)。接合材料124可耦合到封装衬底(未展示)。任选地，互连结构120可由底部填充材料(未展示)环绕。
图2还说明TCB操作期间热机械应力的实例。热机械应力导致在互连结构120的第一侧部分204a施加张力202a，且在互连结构120的相对的第二侧部分204b上施加压缩力202b。至少一些张力202a可通过接合材料124传输到柱状结构122。在一些实施例中，柱状结构122由具有相对高弹性模数的材料(例如，铜)制成，使得柱状结构122相对坚硬，且将大部分所施加力传输到半导体裸片102。在其中柱状结构122耦合到具有相对低弹性模数的材料(例如，半导体裸片102表面上的绝缘材料)的实施例中，由柱状结构122所施加的力可导致材料的机械故障。例如，一或多个裂纹可形成在柱状结构122与材料之间的界面处或其附近。裂纹可源自第一侧部分204a处或其附近，且沿着由箭头206指示的方向穿过材料朝向第二侧部分204b传播。材料的开裂可导致半导体裸片102的机械及/或电故障，从而使封装完全或部分无法操作。例如，互连结构120可全部或部分从半导体裸片102剥离。
在一些实施例中，本技术提供经配置以减轻热机械应力的影响(例如，由于CTE失配所致)且减少机械故障的可能性的互连结构。例如，本文中所描述的互连结构可经设计为致使热机械应力集中在相对机械强度的柱状结构中及/或被其吸收，而不是传输到半导体裸片的相对机械薄弱的组件(例如，绝缘材料)。在一些实施例中，柱状结构包含一或多个经设计以降低柱状结构的刚度及/或增加灵活性的变窄部分，使得所施加力至少部分地因柱状结构的变形(例如，弹性及/或塑性变形)而消散。因此，本文中所描述的各种实施例经预期增加封装合格率、稳健性及可靠性。
图3A及3B分别为根据本技术的实施例配置的具有变窄部分326的互连结构320的侧横截面及透视视图。互连结构320包含耦合到半导体裸片102(例如，耦合到半导体裸片102的表面处的绝缘材料及/或接合垫)的柱状结构322及耦合到封装衬底(未展示)的接合材料124。柱状结构322可由导电金属制成，例如铜、镍、钴等。互连结构320可由底部填充材料(未展示)环绕。
柱状结构322可具有细长形状，具有第一端部部分324、变窄部分326及第二端部部分328。第一端部部分324可经定位远离半导体裸片102，其中接合材料124经安置在第一端部部分324上。第二端部部分328可为与第一端部部分324相对，且可耦合到半导体裸片102(例如，耦合到半导体裸片102的表面处的绝缘材料及/或接合垫)。变窄部分326可经安置在第一端部部分324与第二端部部分328之间。
变窄部分326可经设计以减轻施加于互连结构320的应力，以便避免柱状结构322与半导体裸片102之间的界面处或其附近的故障(例如，断裂、开裂)。例如，在一些实施例中，变窄部分326具有比第一端部部分324及/或第二端部部分328小的横截面尺寸(例如，横截面面积、宽度、直径等)。例如，第一端部部分324可具有第一横截面面积，第二端部部分328可具有第二横截面面积，且变窄部分326可具有小于第一及/或第二横截面面积的第三横截面面积。变窄部分326的横截面面积可不超过第一端部部分324及/或第二端部部分328的横截面面积的10％、20％、30％、40％、50％、60％、70％、80％或90％。第一端部部分324及第二端部部分328可具有相同的横截面面积。在其它实施例中，第一端部部分324的横截面面积可不同于(例如，大于或小于)第二端部部分328的横截面面积。例如，第一端部部分324的横截面面积可不超过第二端部部分328的横截面面积的10％、20％、30％、40％、50％、60％、70％、80％或90％，或反之亦然。
参考图3B，柱状结构322可具有大体圆柱形形状，使得第一端部部分324、变窄部分326及第二端部部分328各自具有圆形横截面形状。因此，第一端部部分324可具有第一直径d1，第二端部部分328可具有第二直径d2，且变窄部分326可具有小于d1及/或d2的第三直径d3。例如，d3可不超过d1及/或d2的10％、20％、30％、40％、50％、60％、70％、80％或90％。第一端部部分324及第二端部部分328可具有相同直径。在其它实施例中，第一端部部分324的直径可不同于(例如，大于或小于)第二端部部分328的直径。例如，d1可不超过d2的10％、20％、30％、40％、50％、60％、70％、80％或90％，或反之亦然。
在一些实施例中，变窄部分326降低刚度及/或增加柱状结构322的灵活性。因此，当将应力施加到柱状结构322(例如，如先前关于图2所描述)时，柱状结构322经预期在变窄部分326处或其附近变形(例如，弹性及/或塑性变形)。柱状结构322的变形可使施加到柱状结构322的力的至少一部分消散，从而减少传输到半导体裸片102(例如，到半导体裸片102的表面上的绝缘材料)的力。此外，环绕变窄部分326的底部填充材料(其可通常具有比柱状结构322的材料低的弹性模数)，也可提供吸收力的缓冲效果。因此，柱状结构322及半导体裸片102之间的界面处或其附近的故障(例如，开裂、断裂)的可能性可降低。
本技术囊括柱状结构322的许多不同的配置。在其它实施例中，第一端部部分324、变窄部分326及/或第二端部部分328可具有其它几何结构。例如，第一端部部分324、变窄部分326及/或第二端部部分328可各自单独具有圆形、椭圆形、方形、矩形、多边形、直线或曲线形状，或其组合。第一端部部分324、变窄部分326及/或第二端部部分328可各自具有相同横截面形状。替代地，第一端部部分324、变窄部分326及/或第二端部部分328中的两个或多于两个可具有不同的横截面形状。应了解，本文中所描述的关于圆形横截面形状的实施例可经修改为适用于具有其它横截面形状的实施例(例如，以直径代替宽度、圆周代替周长等)。
第一端部部分324、变窄部分326及第二端部部分328的其它尺寸可各自根据需要独立变化。例如，第一端部部分324可具有第一高度h1，第二端部部分328可具有第二高度h2，且变窄部分326可具有第三高度h3。在一些实施例中，h3可为柱状结构322的总高度(h1+h2+h3)的至少10％、20％、30％、40％、50％、60％、70％、80％或90％。在一些实施例中，h3可不超过h1及/或h2的10％、20％、30％、40％、50％、60％、70％、80％，或90％。第一端部部分324及第二端部部分328可具有相同的高度，或可具有不同高度。例如，h1可不超过h2的10％、20％、30％、40％、50％、60％、70％、80％或90％，或反之亦然。
变窄部分326沿着柱状结构322的垂直轴线330的定位可根据需要变化。在所说明实施例中，变窄部分326经定位使得变窄部分326的最上部部分位于垂直轴线330的中点或在其附近(例如，h1＝h2+h3)。在其它实施例中，变窄部分326可经定位于沿着垂直轴线330的其它位置处，例如，使得变窄部分326比半导体裸片102更接近接合材料124，或反之亦然。
此外，尽管所说明实施例将第一端部部分324、变窄部分326及第二端部部分328展示为彼此同轴，但在其它实施例中，第一端部部分324、变窄部分326及/或第二端部部分328可彼此轴向偏移。例如，第一端部部分324及第二端部部分328可彼此同轴，而变窄部分326可从第一端部部分324及第二端部部分328轴向偏移。
再次参考图3B，在所说明实施例中，柱状结构322具有细长形状(例如，圆柱形形状)，且变窄部分326由形成在细长形状的外表面342中的凹槽或沟槽340界定。虽然图3B将凹槽340说明为沿着柱状结构322的整个圆周延伸，但在其它实施例中，凹槽340可仅沿着柱状结构322的圆周的一部分延伸。例如，凹槽340可沿着圆周延伸不超过10％、20％、30％、40％、50％、60％、70％、80％或90％。在此类实施例中，凹槽340可经定位在柱状结构322的一或多个部分处或其附近，所述部分经预期经受应力(例如，预期将施加张力的侧或表面)。因此，在半导体封装的不同位置经受不同应力的实施例中，凹槽340的位置可基于半导体封装内互连结构320的位置而变化。另外，尽管凹槽340经描绘为沿着其整个长度具有均匀形状，但在其它实施例中，凹槽340可沿着其长度具有不同形状。例如，凹槽340在经受应力的位置处或其附近可为更高及/或更深，且在远离经受应力的位置可更短及/或更浅。
图4为根据本技术的实施例配置的具有变窄部分426的另一互连结构420的侧横截面图。互连结构420可通常类似于图3A及3B所描述的互连结构320。因此，使用相似编号(例如，变窄部分326与变窄部分426相对)来识别相似或相同的组件，且图4中所说明的互连结构420的论述将限于与关于图3A及3B所描述的实施例不同的特征。
互连结构420包含具有端部部分424及变窄部分426的柱状结构422。端部部分424可经定位远离半导体裸片102，其中接合材料124经安置在端部部分424上。变窄部分426可耦合到半导体裸片102(例如，到半导体裸片102的表面处的绝缘材料及/或接合垫)。
类似于关于图3A及3B所描述的实施例，变窄部分426可经设计以减轻施加于互连结构420的应力，以便避免柱状结构422与半导体裸片102之间的界面处或其附近的故障(例如，断裂、开裂)。在一些实施例中，变窄部分426经预期以降低柱状结构422的刚度，因此减少传输到半导体裸片102的负载。例如，如本文中先前所描述，变窄部分426可具有比端部部分424小的横截面尺寸(例如，横截面面积、宽度、直径等)。变窄部分426的横截面尺寸可不超过端部部分424的横截面尺寸的10％、20％、30％、40％、50％、60％、70％、80％或90％。
柱状结构422可以许多不同的方式进行配置，类似于关于图3A及3B所描述的实施例。例如、端部部分424及/或变窄部分426可各自单独具有圆形、椭圆形、方形、矩形、多边形、直线或曲线形状，或其组合。作为另一实例，端部部分424及变窄部分426可具有相同的高度，或可具有不同高度。在一些实施例中，变窄部分426的高度不超过端部部分424的高度的10％、20％、30％、40％、50％、60％、70％、80％或90％，或反之亦然。作为又一实例，变窄部分426可由部分或完全围绕柱状结构422的外圆周或外围延伸的凹槽或沟槽来界定。
图5为根据本技术的实施例配置的具有多个变窄部分526的互连结构520的侧横截面图。互连结构520可通常类似于图3A到4所描述的实施例。因此，使用相似编号来识别相似或相同的组件，且图5中所说明的互连结构520的论述将限于与关于图3A到4所描述的实施例不同的特征。
互连结构520包含柱状结构522，具有第一端部部分524，多个变窄部分526，及第二端部部分528。第一端部部分524可经定位远离半导体裸片102，其中接合材料124经安置在端部部分524上。第二端部部分528可为与第一端部部分524相对，且可耦合到半导体裸片102(例如，耦合到半导体裸片102的表面处的绝缘材料及/或接合垫)。在其它实施例中，可省略第二端部部分528，使得柱状结构522通过变窄部分526中的一个耦合到半导体裸片(例如，类似于图4)。
多个变窄部分526可经安置在第一端部部分524与第二端部部分528之间。一或多个中间部分529可插置在变窄部分526对之间。在所说明实施例中，柱状结构522包含安置在两个变窄部分526之间的单个中间部分529。在其它实施例中，柱状结构522可包含不同数目个变窄部分526及中间部分529。例如，柱状结构522可包含三个、四个、五个、六个、七个、八个、九个、十个或更多个变窄部分526。柱状结构522可包含二个、三个、四个、五个、六个、七个、八个、九个、十个或更多个中间部分529。
类似于本文中所描述的其它实施例，变窄部分526可经设计以减轻施加于互连结构520的应力，以便避免柱状结构522与半导体裸片102之间的界面处或其附近的故障(例如，断裂、开裂)。在一些实施例中，变窄部分526经预期以降低柱状结构522的刚度，因此减少传输到半导体裸片102的负载。例如，每一变窄部分526可具有比第一端部部分524、第二端部部分528及/或中间部分529小的横截面尺寸(例如，横截面面积、宽度、直径等)。每一变窄部分526的横截面尺寸可不超过第一端部部分524、第二端部部分528及/或中间部分529的10％、20％、30％、40％、50％、60％、70％、80％或90％。
在一些实施例中，变窄部分526各自具有相同的几何结构(例如，横截面尺寸、横截面形状、高度等)。在其它实施例中，变窄部分526的一些或全部可具有不同的几何结构。例如，每一变窄部分526可具有相同直径。替代地，变窄部分526的一些或全部可具有不同直径。作为另一实例，变窄部分526可全部具有相同横截面形状(例如，圆形、椭圆、方形、矩形、多边形、直线或曲线，或其组合)，或变窄部分526的一些或全部可具有不同横截面形状。作为又一实例，尽管所说明实施例将变窄部分526描绘为全部具有相同高度，但在其它实施例中，变窄部分526的一些或全部可具有不同高度。在又一实例中，每一变窄部分526可通过部分或完全围绕柱状结构522的外圆周或外围延伸的凹槽或沟槽来界定，且每一凹槽的位置及长度可根据需要单独地变化。
类似地，第一端部部分524、第二端部部分528及/或中间部分529的配置可以许多不同方式进行修改。例如，第一端部部分524、第二端部部分528及/或中间部分529中的每一个的几何结构(例如，横截面尺寸、横截面形状、高度等)可各自根据需要单独地变化。在所说明实施例中，第一端部部分524、第二端部部分528及/或中间部分529各自具有相同几何结构。在其它实施例中，第一端部部分524、第二端部部分528及/或中间部分529中的两个或更多个可具有不同几何结构。例如，第一端部部分524及第二端部部分528可具有相同几何结构，而中间部分529可具有不同几何结构。在其中柱状结构522包含多个中间部分529的实施例中，每一中间部分529可具有相同几何结构，所述几何结构可与第一端部部分524及/或第二端部部分528的几何结构相同或不同。在其它实施例中，中间部分529的一些或全部可具有不同几何结构。
应了解，关于图3A到5所描述的实施例的各种特征可彼此组合。另外，在一些实施例中，单个半导体封装内的不同互连结构的柱状结构可具有不同的几何结构，例如，取决于互连结构在半导体封装中的位置。例如，预期将经受重大应力及/或张力的互连结构(例如，在封装的边缘处或其附近的互连结构)可具有带一或多个变窄部分以减轻应力的柱状结构，而预期不会经受重大应力及/或张力的互连结构(例如，远离封装的边缘及/或在封装的中心处或其附近的互连结构)可具有带均匀横截面形状的柱状结构(例如，没有任何变窄部分)。
图6A到6D说明根据当前技术的实施例配置的半导体裸片与互连结构之间的界面内的模拟CPI应力分布。图6A为热图，其展示耦合到具有均匀柱状结构122的互连结构120的半导体裸片102的电路系统区域中的界面CPI应力分布，如先前关于图2所描述。最大CPI应力的位置由箭头610指示。图6B为热图，其展示耦合到带有具有变窄部分326的柱状结构322的互连结构320的半导体裸片102的电路系统区域中的界面CPI应力分布，如先前关于图3A及3B所描述。最大CPI应力的位置由箭头620指示。如在图6A及6B中可见，与具有均匀柱状结构122的互连结构120(图6A)相比，针对具有变窄柱状结构322的互连结构320(图6B)，最大CPI应力降低。参考图6C，在环绕互连结构的底部填充材料的情况下，与柱状结构122相比，柱状结构322的界面处的最大CPI应力降低大约50％。参考图6D，在存在底部填充材料(其经预期由于其相对较低的弹性模数而提供缓冲效果)的情况下，与柱状结构122相比，针对柱状结构322，界面处的最大CPI应力降低大约15％。
图7A到7D说明根据本技术的实施例配置的互连结构中的模拟应力分布。图7A为热图，其展示具有均匀柱状结构122的互连结构120中的应力分布的，如先前关于图2所描述。最大应力的位置由箭头710指示。图7B为热图，其展示带有具有变窄部分326的柱状结构322的互连结构320中的应力分布，如先前关于图3A及3B所描述。最大应力的位置由箭头720指示。图7C为热图，其展示带有具有耦合到半导体裸片102的变窄部分426(“变窄端部部分”)的柱状结构422的互连结构420中的应力分布，如先前关于图4所描述。最大应力的位置由箭头730指示。
一起参考图7A、7B及7D，与均匀柱状结构122相比，具有变窄部分326的柱状结构322中的最大应力高大约15％。然而，柱状结构322的故障可能性预期为较低，因为应力集中在柱状结构322的材料(例如，铜)中，所述材料与半导体裸片102的材料(例如，绝缘材料)相比具有较高断裂韧性。相比之下，尽管均匀柱状结构122展现较低的最大应力，但此应力集中在柱状结构122与半导体裸片102之间的界面处，且因此更可能导致故障。
一起参考图7A、7C及7D，与均匀柱状结构122相比，具有变窄端部部分426的柱状结构422中的最大应力相似。然而，柱状结构422的故障可能性预期为较低，因为狭窄的端部部分426展现更大的灵活性，因此允许通过端部部分426的变形来消散更多的应力，而不是传输到机械脆弱的半导体裸片接口。
图8为根据本技术的实施例说明制造半导体封装的方法800的框图。方法800可用于制造本文中所描述的半导体封装的任何实施例，或其一或多个组件(例如，一或多个互连结构)。方法800包含在半导体裸片上形成柱状结构(框810)。柱状结构可使用所属领域的技术人员已知的任何合适的方法形成。例如，可通过沉积材料(例如，使用化学气相沉积、物理气相沉积、原子层沉积、电镀、化学镀、旋涂及/或其它合适技术)来形成柱状结构。替代地，或组合地，可通过材料移除工艺(例如，使用等离子蚀刻、湿法蚀刻、化学机械平面化或其它合适的技术)来形成柱状结构。柱状结构可根据关于图3A到5所描述的实施例中的任何者进行配置。例如，柱状结构可包含端部部分及变窄部分。端部部分可经定位远离半导体裸片，且变窄部分可经定位在端部部分与半导体裸片之间。端部部分可具有第一横截面尺寸(例如，横截面面积、直径、宽度等)，且变窄部分可具有小于第一横截面尺寸的第二横截面尺寸。
在一些实施例中，通过形成变窄部分，然后在形成变窄部分之后形成端部部分来形成柱状结构。例如，可通过使用第一掩模几何结构(例如，具有第二横截面尺寸的孔的掩模几何结构)沉积柱状材料(例如，铜、镍)来形成变窄部分。随后，可通过使用第二掩模几何结构(例如，具有第二横截面尺寸的孔的掩模几何结构)来沉积柱状材料来形成端部部分。作为另一实例，可通过将柱状材料沉积在半导体裸片上，然后移除柱状材料的部分以形成变窄部分(例如，通过蚀刻)来形成柱状结构。
任选地，柱状结构可包含第二端部部分，其中变窄部分位于第一端部部分与第二端部部分之间(例如，如先前关于图3A及3B所描述)。第二端部部分可具有大于变窄部分的第二横截面尺寸的第三横截面尺寸。在此类实施例中，方法800可包含在形成变窄部分之前形成第二端部部分(例如，通过使用第三掩模几何结构(例如具有第三横截面尺寸的孔的掩模几何结构)来沉积柱状材料)。在其它实施例中，柱状结构可省略第二端部部分，使得变窄部分形成在半导体裸片上(例如，如先前关于图4所描述)。
在一些实施例中，柱状结构可包含多个变窄部分(例如，如先前关于图5所描述)。为了形成此类柱状结构，方法800可包含多个顺序沉积步骤，其中使用不同掩模几何结构来交替地沉积变窄部分及其它柱状结构部分(例如，端部部分及/或中间部分)。任选地，方法800可包含移除柱状材料的多个部分，以形成多个变窄部分。
方法800可进一步包含使用所属领域的技术人员已知的任何合适的方法，将接合材料定位在柱状结构上(框820)。接合材料可经定位在柱状结构的端部部分上。方法800可进一步包含将接合材料耦合到封装衬底或第二半导体裸片(框830)(例如，使用TCB操作)。任选地，此可导致半导体裸片与封装衬底或第二半导体裸片的电耦合。
具有上文参考图1A到5所描述特征的半导体装置及/或封装中的任何者可并入到大量更大及/或更复杂的系统中的任何者中，其代表性实例为图9中示意性展示的系统900。系统900可包含处理器902、存储器904(例如，SRAM、DRAM、快闪存储器及/或其它存储器装置)、输入/输出装置906及/或其它子系统或组件908。上文参考图1A及3A到6所描述的半导体裸片及/或封装可包含在图9中所展示的元件中的任何者中。所得到的系统900可经配置以执行广泛各种合适的计算、处理、存储、感测、成像及/或其它功能中的任何者。因此，系统900的代表性实例包含但不限于计算机及/或其它数据处理器，例如台式计算机、膝上型计算机、因特网器具、手持装置(例如，掌上计算机、可穿戴计算机、蜂窝或移动电话、个人数字助理、音乐播放器等)，平板、多处理器系统、基于处理器或可编程的消费电子产品、网络计算机及小型计算机。系统900的其它代表性实例包含灯、相机、车辆等。关于这些及其它实例，系统900可容纳在单个单元中或分布在多个互连单元上，例如通过通信网络。因此，系统900的组件可包含本地及/或远程存储器存储装置以及广泛各种合适的计算机可读媒体中的任何者。
从前述内容，将了解，出于说明的目的，本文中已描述本技术的特定实施例，但在不脱离本公开的情况下可进行各种修改。因此，本发明不受除所附权利要求书以外的任何限制。此外，在特定实施例的上下文中描述的新技术的某些方面也可在其它实施例中组合或消除。此外，尽管已在那些实施例的上下文中描述与新技术的某些实施例相关联的优点，但其它实施例也可展现出此些优点，且并非所有实施例都必须展现落入本技术范围内的这些优点。因此，本公开及相关联技术可囊括本文中未明确展示或描述的其它实施例。

Claims (20)

1.一种半导体封装，其包括：
半导体裸片；
柱状结构，其耦合到所述半导体裸片，其中所述柱状结构包含—
端部部分，其远离所述半导体裸片，所述端部部分具有第一横截面面积，及
变窄部分，其位于所述端部部分与所述半导体裸片之间，所述变窄部分具有小于所述端部部分的所述第一横截面面积的第二横截面面积；及
接合材料，其耦合到所述柱状结构的所述端部部分。
2.根据权利要求1所述的半导体封装，其中所述柱状结构包括导电金属。
3.根据权利要求1所述的半导体封装，其中所述端部部分具有第一直径，且所述变窄部分具有小于所述第一直径的第二直径。
4.根据权利要求3所述的半导体封装，其中所述第二直径比所述第一直径小至少50％。
5.根据权利要求1所述的半导体封装，其中所述柱状结构包括细长或圆柱形形状，且所述变窄部分由形成在所述细长或圆柱形形状的外表面中的凹槽界定。
6.根据权利要求5所述的半导体封装，其中所述凹槽沿着所述细长或圆柱形形状的所述外表面的整个圆周延伸。
7.根据权利要求5所述的半导体封装，其中所述凹槽仅沿着所述细长或圆柱形形状的所述外表面的圆周的一部分延伸。
8.根据权利要求1所述的半导体封装，其中所述柱状结构包含多个变窄部分，每一变窄部分具有比所述端部部分的所述第一横截面面积小的相应横截面面积。
9.根据权利要求8所述的半导体封装，其中所述柱状结构包括细长或圆柱形形状，且所述多个变窄部分由形成在所述细长或圆柱形形状的外表面中的对应多个凹槽界定。
10.根据权利要求1所述的半导体封装，其中所述变窄部分耦合到所述半导体裸片。
11.根据权利要求1所述的半导体封装，其中所述柱状结构包含耦合到所述半导体裸片的第二端部部分，所述变窄部分经定位在所述端部部分与所述第二端部部分之间，其中所述第二端部部分具有比所述变窄部分的所述第二横截面面积大的第三横截面面积。
12.根据权利要求1所述的半导体封装，其中所述柱状结构耦合到所述半导体裸片的表面上的绝缘材料。
13.根据权利要求1所述的半导体封装，其中所述柱状结构电耦合到所述半导体裸片的表面上的接合垫。
14.一种制造半导体封装的制造方法，所述方法包括：
在半导体裸片上形成柱状结构，其中所述柱状结构中包含—
端部部分，其远离所述半导体裸片，所述端部部分具有第一横截面面积，及
变窄部分，其位于所述端部部分与所述半导体裸片之间，所述变窄部分具有小于所述端部部分的所述第一横截面面积的第二横截面面积；及
将接合材料定位在所述柱状结构的所述端部部分上。
15.根据权利要求14所述的方法，其中形成所述柱状结构包括：
形成所述变窄部分，及
在形成所述变窄部分之后形成所述端部部分。
16.根据权利要求15所述的方法，其中形成所述柱状结构进一步包括在形成所述变窄部分之前在所述半导体裸片上形成第二端部部分，所述第二端部部分具有比所述窄化部分的所述第二横截面面积大的第三横截面面积。
17.根据权利要求15所述的方法，其中：
形成所述变窄部分包括使用第一掩模几何结构沉积柱状材料，且
形成所述端部部分包括使用第二不同的掩膜几何结构沉积所述柱状材料。
18.根据权利要求14所述的方法，其中形成所述柱状结构包括：
在所述半导体裸片上沉积柱状材料；及
移除所述柱状材料的部分以形成所述变窄部分。
19.根据权利要求14所述的方法，其进一步包括将所述接合材料耦合到封装衬底或第二半导体裸片。
20.根据权利要求19所述的方法，其进一步包括将所述半导体裸片电耦合到所述封装衬底或所述第二半导体裸片。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102376668A (zh) * 2010-08-06 2012-03-14 联发科技股份有限公司 覆晶封装结构以及半导体芯片
CN103579099A (zh) * 2012-07-31 2014-02-12 三星电子株式会社 具有多凸点式电气互连件的半导体器件及其制造方法
US20160111384A1 (en) * 2014-10-15 2016-04-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure and manufacturing method thereof
US20160148891A1 (en) * 2014-11-26 2016-05-26 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of manufacturing the same

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5162257A (en) * 1991-09-13 1992-11-10 Mcnc Solder bump fabrication method
US5497546A (en) * 1992-09-21 1996-03-12 Matsushita Electric Works, Ltd. Method for mounting lead terminals to circuit board
JP2716336B2 (ja) * 1993-03-10 1998-02-18 日本電気株式会社 集積回路装置
US5821627A (en) * 1993-03-11 1998-10-13 Kabushiki Kaisha Toshiba Electronic circuit device
JP3152834B2 (ja) * 1993-06-24 2001-04-03 株式会社東芝 電子回路装置
US5341979A (en) * 1993-09-03 1994-08-30 Motorola, Inc. Method of bonding a semiconductor substrate to a support substrate and structure therefore
JPH10275966A (ja) * 1997-01-30 1998-10-13 Ibiden Co Ltd プリント配線板及びその製造方法
US5975409A (en) * 1997-08-12 1999-11-02 International Business Machines Corporation Ceramic ball grid array using in-situ solder stretch
US5968670A (en) * 1997-08-12 1999-10-19 International Business Machines Corporation Enhanced ceramic ball grid array using in-situ solder stretch with spring
US6513701B2 (en) * 1999-06-24 2003-02-04 International Business Machines Corporation Method of making electrically conductive contacts on substrates
US6750134B2 (en) * 2002-01-09 2004-06-15 Texas Instruments Incorporated Variable cross-section plated mushroom with stud for bumping
US7427557B2 (en) * 2004-03-10 2008-09-23 Unitive International Limited Methods of forming bumps using barrier layers as etch masks
JP5040746B2 (ja) * 2008-03-14 2012-10-03 日本電気株式会社 電子部品及びその製造方法
US8012797B2 (en) * 2009-01-07 2011-09-06 Advanced Semiconductor Engineering, Inc. Method for forming stackable semiconductor device packages including openings with conductive bumps of specified geometries
US20110122592A1 (en) * 2009-11-24 2011-05-26 Sanka Ganesan First-level interconnects with slender columns, and processes of forming same
US8258055B2 (en) * 2010-07-08 2012-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor die
US8330272B2 (en) * 2010-07-08 2012-12-11 Tessera, Inc. Microelectronic packages with dual or multiple-etched flip-chip connectors
US9013037B2 (en) * 2011-09-14 2015-04-21 Stmicroelectronics Pte Ltd. Semiconductor package with improved pillar bump process and structure
US9475145B2 (en) * 2012-02-27 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Solder bump joint in a device including lamellar structures
US9553040B2 (en) * 2012-03-27 2017-01-24 Mediatek Inc. Semiconductor package
KR101932727B1 (ko) * 2012-05-07 2018-12-27 삼성전자주식회사 범프 구조물, 이를 갖는 반도체 패키지 및 이의 제조 방법
KR20140092127A (ko) * 2013-01-15 2014-07-23 삼성전자주식회사 반도체 발광소자 및 반도체 발광소자 제조방법
US9093385B2 (en) * 2013-05-28 2015-07-28 Infineon Technologies Ag Method for processing a semiconductor workpiece with metallization
US9355927B2 (en) * 2013-11-25 2016-05-31 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor packaging and manufacturing method thereof
US10115647B2 (en) * 2015-03-16 2018-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. Non-vertical through-via in package
US9508671B2 (en) * 2015-04-20 2016-11-29 Advanced Semiconductor Engineering, Inc. Semiconductor device and semiconductor package
US10181448B2 (en) * 2016-03-22 2019-01-15 Advanced Semiconductor Engineering, Inc. Semiconductor devices and semiconductor packages
KR102578794B1 (ko) * 2016-06-14 2023-09-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP6691031B2 (ja) * 2016-10-05 2020-04-28 新光電気工業株式会社 配線基板及びその製造方法、半導体パッケージ
US9917071B1 (en) * 2016-12-07 2018-03-13 Advanced Semiconductor Engineering, Inc. Semiconductor packages
US11145612B2 (en) * 2017-12-28 2021-10-12 Texas Instruments Incorporated Methods for bump planarity control
US10993332B2 (en) * 2018-08-03 2021-04-27 Unimicron Technology Corp. Circuit substrate

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102376668A (zh) * 2010-08-06 2012-03-14 联发科技股份有限公司 覆晶封装结构以及半导体芯片
CN103579099A (zh) * 2012-07-31 2014-02-12 三星电子株式会社 具有多凸点式电气互连件的半导体器件及其制造方法
US20160111384A1 (en) * 2014-10-15 2016-04-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure and manufacturing method thereof
US20160148891A1 (en) * 2014-11-26 2016-05-26 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of manufacturing the same

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