CN113113466A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN113113466A
CN113113466A CN202110203037.4A CN202110203037A CN113113466A CN 113113466 A CN113113466 A CN 113113466A CN 202110203037 A CN202110203037 A CN 202110203037A CN 113113466 A CN113113466 A CN 113113466A
Authority
CN
China
Prior art keywords
liner
region
semiconductor
layer
semiconductor fin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110203037.4A
Other languages
English (en)
Inventor
林祐宽
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113113466A publication Critical patent/CN113113466A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials

Abstract

本实施例公开一种半导体装置及其制造方法。一示例性半导体装置包括：一基底，具有一第一区及一第二区；一第一半导体鳍部，形成于第一区内的基底上；一第二半导体鳍部，形成于第二区内的基底上；一第一衬层，沿第一半导体鳍部的一下部及第二半导体鳍部的一下部设置；一第二衬层，位于第二区内的第一衬层上，其中第二衬层与第一衬层的组成不同；以及一隔离特征部件，位于第一区内的第一衬层上及第二区内的第二衬层上，并将第一半导体鳍部的下部与第二半导体鳍部的下部分开。

Description

半导体装置
技术领域
本公开实施例涉及一种半导体技术，且特别为涉及一种半导体装置及其制造方法。
背景技术
集成电路(IC)产业经历了指数型增长。集成电路材料及设计方面的技术进步产生了多世代的集成电路，每一世代的电路都比前一世代更小更加复杂。在集成电路(IC)演进的过程中，功能密度(即，每一芯片面积上内连接装置的数量)普遍增加，而几何尺寸(即，使用制造制程可形成的最小部件(或线路))却为缩小。这种微缩制程通常通过提高生产效率及降低相关成本而带来益处。
上述微缩也增加了制程及制造集成电路(IC)的复杂性，为了实现这些进展，需要在集成电路(IC)制程及制造方面进行类似的发展。举例来说，已推出了三维晶体管，如鳍部场效晶体管(fin-likefield-effecttransistor，FinFET)，以取代平面晶体管。尽管现有的鳍部场效晶体管(FinFET)装置及制造鳍部场效晶体管(FinFET)装置的方法总体上已足以达到预期目的，然而其在各方面的表现并非完全令人满意。举例来说，据观察，形成的鳍部场效晶体管(FinFET)的半导体鳍部突出于基底且具有单薄且瘦高的形状，且半导体鳍部的表面可能具有一些缺陷，并可能影响隔离特征部件(例如，浅沟槽隔离(shallowtrenchisolation，STI)特征部件)的可靠度。因此，会降低鳍部场效晶体管(FinFET)的效能。因此，有必要进行改进。
发明内容
在一些实施例中，一种半导体装置包括：一基底，具有一第一区及一第二区；一第一半导体鳍部，形成于第一区内的基底上；一第二半导体鳍部，形成于第二区内的基底上；一第一衬层，沿第一半导体鳍部的一下部及第二半导体鳍部的下部设置；一第二衬层，位于第二区内的第一衬层上，其中第二衬层与第一衬层的组成不同；以及一隔离特征部件，位于第一区内的第一衬层上及第二区内的第二衬层上，并将第一半导体鳍部的下部与第二半导体鳍部的下部分开。
在一些实施例中，一种半导体装置的制造方法包括：于一基底的一第一区内形成一第一半导体鳍部及于基底的一第二区内形成一第二半导体鳍部，其中第一半导体鳍部包括一第一型掺杂物，而第二半导体鳍部包括一第二型掺杂物；于第一半导体鳍部上及第二半导体鳍部上沉积一第一衬层；于第一衬层上沉积一第二衬层；去除位于第一区的第二衬层，以露出位于第一区域的第一衬层；以及直接于第一区的第一衬层上及直接于第二区域的第二衬层上形成一隔离特征部件，以隔离第一半导体鳍部沉积第二衬层及第二半导体鳍部的下部区。
在一些实施例中，一种半导体装置包括：一基底，具有一第一区及一第二区；一第一半导体鳍部，形成于基底上且位于第一区内；一第二半导体鳍部，形成于基底上且位于第二区内；一第一衬层，直接位于基底上且沿着位于第一区的第一半导体鳍部的一下部的多个侧壁；一第二衬层，位于基底上且沿着位于第二区的第二半导体鳍部的一下部的多个侧壁；以及一隔离特征部件，直接位于第一区域内的第一衬层上及第二区内的第二衬层上。
附图说明
图1绘示出根据本公开的一些实施例的示例性半导体装置的制造方法的流程图；
图2绘示出根据本公开的一些实施例的示例性半导体装置的简化平面示意图；
图3-图18绘示出根据本公开的一些实施例于图1的示例性方法的中间阶段中沿图2中A-A’线的示例性半导体装置的区块B中的剖面示意图；
图19绘示出根据本公开的一些其它实施例的另一示例性半导体装置的制造方法的流程图；以及
图20-图25绘示出根据本公开的一些其它实施例于图19的示例性方法的中间阶段中其他示例性半导体装置的剖面示意图。
其中，附图标记说明如下：
100，1900：方法
105，110，115，120，130，135，140：操作步骤
200，2000：装置
202：基底
204：NFET区/p型掺杂区
206：PFET区/n型掺杂区
208-1：(第一)半导体材料层
208-2：(第二)半导体材料层
210，210-1，210-2：半导体鳍部210
210-1L，210-2L：下部
210-1U，210-2U：上部
212：阻剂层
214，224：硬式掩膜
220：第一衬层
222：第二衬层
230：隔离特征部件
240：虚置栅极结构
250：金属栅极结构
252：栅极介电层
254：栅极电极
256：分离特征部件
258：层间介电(ILD)层
260：接点/介层连接
D1，D2：间距距离
D3：距离
H1，H2：高度
S：位移距离
T1，T2，T3，T4，T6：厚度
T5：深度
具体实施方式
以下的公开内容提供许多不同的实施例或范例，以实施本公开的不同特征部件。而以下的公开内容为叙述各个构件及其排列方式的特定范例，以求简化本公开内容。当然，这些仅为范例说明并非用以定义本公开。举例来说，若为以下的公开内容叙述了将一第一特征部件形成于一第二特征部件之上或上方，即表示其包含了所形成的上述第一特征部件与上述第二特征部件为直接接触的实施例，亦包含了尚可将附加的特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与上述第二特征部件可能未直接接触的实施例。
另外，本公开内容于各个不同范例中会重复标号及/或文字。重复为为了达到简化及明确目的，而非自行指定所探讨的各个不同实施例及/或配置之间的关系。再者，在以下本公开文中，将一特征部件上设置于、连接至及/或耦接至另一特征部件上可包括所形成的上述第一特征部件与上述第二特征部件为直接接触的实施例，亦包含了尚可将附加的特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与上述第二特征部件可能未直接接触的实施例。此外，为了容易表达出本公开的一特征部件与另一个特征的关系，使用了空间相对用语，例如“下”、“上”、“水平”、“垂直”、“上方”、“之上”、“下方”、“之下”、“向上”、“向下”、“顶”、“底”等等及其的衍生词(例如，“水平地”、“向下地”、“向上地”等)。空间相对用语在于涵盖具有这些特征部件的装置的不同方位。此外，当使用“约”、“近似”或相似用语来描述一数字或数值范围时，该用语在于涵盖包括所述数字的合理范围内的数字，例如在所述数字的+/-10％范围内或所属技术领域中具有通常知识者所理解的其他数值。举例来说，用语“约5nm”包括4.5nm至5.5nm的尺寸范围。
本公开总体上涉及一种半导体装置及其制造，特别为涉及鳍部场效晶体管(FinFET)或其他三维半导体装置的制造方法。
上述一种介绍过的三维半导体装置为鳍部场效晶体管(FinFET)。鳍部场效晶体管(FinFET)的名称来自于自基底延伸出来的鳍状结构，并用于形成场效晶体管(FET)通道。另一种三维半导体装置的示例称作全绕式栅极(gate-all-around，GAA)装置，其通道结构包括多个半导体通道层，栅极结构围绕通道层延伸，并提供全侧的通道区的通道。由于制造技术的限制，所使用的鳍部场效晶体管(FinFET)或全绕式栅极(GAA)晶体管的单薄且瘦高的半导体鳍部结构的表面存在一些缺陷，这可能会影响隔离特征部件(例如，浅沟槽隔离(STI)特征部件)隔离半导体装置主动区域的可靠度。隔离衬层被认为可施加于半导体鳍部周围以修复/恢复其表面。举例来说，可形成包括氧化硅(SiO2)或氮化硅(Si3N4)的隔离衬层于半导体鳍部的表面上。然而，氧化硅(SiO2)隔离衬层无法阻挡隔离特征部件内的氧离子，此可能会引起p型场效应晶体管(PFET)的通道(例如，包括硅锗(SiGe))的氧化问题，而氮化硅(Si3N4)隔离衬层可能会导致n型场效应晶体管(NFET)中的硼掺杂物失去作用。
本公开提供了一种具有双重隔离衬层的半导体装置。举例来说，在形成自基底突出的半导体鳍部后，沉积一第一衬层(例如，包括SiO2)于NFET及PFET的半导体鳍部上。之后，沉积一第二衬层(例如，包括Si3N4)于第一衬层上。在一些实施例中，可移除位于NFET的半导体鳍部上(在基底的p型掺杂区上)的第二衬层。随后，形成隔离特征部件以隔离半导体装置的主动区域。从而，双重衬层可复原NFET及PFET的半导体鳍部的表面。具有SiO2的第一衬层可保护NFET的p型掺杂物不失去作用，而具有Si3N4的第二衬层可保护PFET的通道不氧化。因此，可提高半导体装置的效能。当然，这些优点仅仅为示例性的，对于任何特定的实施例，不需要特定的优点。
图1绘示出根据本公开的一些实施例的半导体装置200(以下称为装置200)的制造方法100的流程图。方法100仅为一示例，并未限制本公开的内容超出请求项中明确记载的范围。可在方法100之前、期间及之后进行额外的操作步骤，且所述的一些操作步骤可在额外的方法实施例中被替换、排除或移动。以下结合其他图式说明方法100，这些图式绘示出方法100的中间步骤期间装置200的各种平面示意图及剖面示意图。
图2绘示出根据本公开的一些实施例的装置200的简化示意性平面示意图(例如，x-y平面)，而图3-图18绘示出沿图1中A-A’线的装置200的区块B的剖面示意图(即，x-z平面)。装置200一般是指任何鳍式装置，其可含于微处理器、存储器单元及/或其它集成电路(IC)装置内。在一些实施例中，装置200为局部的集成电路(IC)芯片、系统芯片(system onchip，SoC)或其一部分，装置200包括各种被动及主动微电子装置，例如电阻、电容、电感、二极管、p型场效应晶体管(PFET)、n型场效应晶体管(NFET)。金属氧化物半导体场效晶体管(metal-oxide-semiconductor field effect transistor，MOSFET)、互补式金属氧化物半导体(CMOS)晶体管、双极接面晶体管(bipolar junction transistor，BJT)、横向扩散MOS(laterally diffused MOS，LDMOS)晶体管、高压晶体管、高频晶体管、其它合适的部件或其组合。为了清楚起见，简化图2-图18，以便更好理解本公开的发明概念。可在装置200内加入额外的特征部件，并且可在装置200的其它实施例中替换、修改或牌除以下所述的一些特征部件。
根据图1-图3，在操作步骤105处，接收一基底202。在所绘示的实施例中，基底202为包括硅的块材基底。其他或另外，基底202包括另一元素半导体(例如，锗)；一化合物半导体(例如，碳化硅、磷化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)；一合金半导体(例如，SiGe、SiPC、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)；或其组合。另外，基底202为绝缘体覆半导体(例如，绝缘体覆硅(silicon-on-insulator，SOI)基底、绝缘体覆硅锗(silicon germanium-on-insulator，SGOI)基底或绝缘体覆锗(germanium-on-insulator,GOI)基底。绝缘体覆半导体基底的制造可通过氧植入分离(separation byimplantation of oxygen，SIMOX)、晶圆接合及/或其他合适的方法。在一些实施方式中，基底202包括一或多种III-V族材料。在一些实施方式中，基底202包括一或多种II-IV族材料。
请参照图3，以不同的掺杂物掺杂基底202，以在其内形成各种掺杂区。在一些实施例中，基底202包括掺杂p型掺杂物(例如，硼(例如，BF2)、铟、其他p型掺杂物或其组合)的p型掺杂区204(例如，p型井区)。基底202也包括掺杂n型掺杂物(例如，磷、砷、其它n型掺杂物，或其组合)的n型掺杂区206(例如，n型井区)。各种掺杂区可直接形成于基底202上及/或在基底202内。可进行离子布植制程、扩散制程及/或其它合适的掺杂制程，以形成各种掺杂区。在所绘示的实施例中，p型掺杂区204(也称为p型井区)配置于为n型场效应晶体管(NFET)，因此p型掺杂区204也称为NFET区204。n型掺杂区206(也称为n型井区)配置于p型场效应晶体管(PFET)，因此n型掺杂区206也被称为PFET区206。在一些实施例中，PFET区(n型掺杂区)206包括浓度约在1×1013cm-3至1×1014cm-3的n型掺杂物(例如磷，以下用[P]表示)，NFET区(p型掺杂区)204包括浓度约在1×1013cm-3至1×1014cm-3的p型掺杂物(例如硼，以下用[B]表示)。在一些实施例中，n型掺杂物的浓度与p型掺杂物的浓度实质上相等。这里的用语“实质上相等”表示相等或小于20％的差异。在所绘示的实施例，n型及/或p型掺杂区形成于半导体鳍部的制造之前。在一些其它实施例中，n型及/或p型掺杂区形成半导体鳍部及/或隔离特征部件的制造之后，此将于以下讨论。
请参照图1及图4-图8，在操作步骤110处，在NFET区204及PFET区206中分别形成自基底202突出的半导体鳍部210-1及210-2(均称为半导体鳍部210)。半导体鳍部210的制造涉及各种不同步骤，例如外延制程、沉积、微影、蚀刻等。请参照图4，首先，一第一半导体材料层208-1位于基底202上。在一些实施例中，第一半导体材料层208-1包括硅锗(SiGe)，其用于在PFET区206内形成p型半导体鳍部210-2(请参照图8)。在一些实施例中，第一半导体材料层208-1外延生长于基底202上。外延制程可实施为化学气相沉积(chemical vapordeposition，CVD)技术(例如，气相外延(vapor-phaseepitaxy，VPE)、超高真空化学气相沉积(ultra-high vacuum CVD，UHV-CVD)、低压化学气相沉积(low pressure CVD，LPCVD)及/或等离子体增强化学气相沉积(plasma-enhanced CVD，PECVD))、分子束外延(molecularbeam epitaxy，MBE)、其它合适的选择性外延生长(selective epitaxy growth，SEG)制程或其组合。外延制程可使用气态及/或液态前驱物，其与基底202的组成相互作用。如图4所绘示，第一半导体材料层208-1可生长至高度H1。在一些实施例中，高度H1约在40nm至70nm。
请参照图5，仍于操作步骤110中，进行一微影制程，以自p型掺杂区204内去除第一半导体材料层208-1。微影制程包括：形成一阻剂层212于第一半导体材料层208-1上、进行一前曝烤制程、使用掩膜进行一曝光制程、进行一后曝烤制程以及进行一显影制程。在曝光制程期间，阻剂层与辐射能量(例如紫外线(UV)、深紫外线(DUV)或极紫外线(EUV))接触，其中根据掩膜的掩膜图案及/或掩膜类型(例如二元掩膜、相移掩膜或EUV掩膜)，掩膜阻挡、透射及/或反射辐射至阻剂层，使对应于掩膜图案的图像投射至阻剂层212上。由于阻剂层212对辐射能量敏感，阻剂层的接触部分会发生化学变化，并且于显影制程期间根据阻剂层的特性及显影制程期间使用的显影液的特性，阻剂层的接触(或非接触)部分溶解。显影后，图案化的阻剂层212包括对应于掩膜的阻剂图案。蚀刻制程以图案化阻剂层212作为蚀刻掩膜，去除位于p型掺杂区204上第一半导体材料层208-1的部分。蚀刻制程可包括干式蚀刻制程(例如，反应离子蚀刻(reactive ion etching，RIE)制程)、湿式蚀刻制程、其他合适的蚀刻制程或其组合。在蚀刻制程之后，例如通过阻剂剥离制程将图案化的阻剂层自第一半导体材料层208-1移除。
请参照图6，仍于操作步骤110中，形成一第二半导体材料层208-2于基底202及第一半导体材料层208-1上。在一些实施例中，第二半导体材料层208-2包括硅(Si)，相同于基底202的材料，且用于形成n型半导体鳍部210-1于NFET区204内(请参照图8)。在一些实施例中，第二半导体材料层208-2外延生长于基底202及第一半导体材料层208-1上。外延制程的实施可为化学气相沉积(CVD)技术(例如，气相外延(VPE)、超高真空化学气相沉积(UHV-CVD)、低压化学气相沉积(LPCVD)及/或等离子体增强化学气相沉积(PECVD))、分子束外延(MBE)、其它合适的选择性外延生长(SEG)制程或其组合。外延制程可使用气态及/或液态前驱物，其与基底202的组成相互作用。
请参照图7，对装置200的顶部加一平坦化制程。平坦化制程可包括化学机械研磨(chemical mechanical polishing，CMP)制程，以去除第二半导体材料层208-2的多余材料，使第一半导体层208-1自装置200的上表面露出。如图7所示，第二半导体材料层208-2形成于NFET区204上，而第一半导体材料层208-1形成于PFET区206上。在一些实施例中，第一半导体材料层208-1及第二半导体材料层208-2(形成于对应掺杂区上)可包括与上述对应掺杂区内的掺杂物相同的掺杂物。举例来说，在所绘示的实施例中，第一半导体材料层208-1包括SiGe，以形成p型半导体鳍部于PFET区206上，PFET区206的n型掺杂物(例如，[P])可向上移动并扩散至第一半导体材料层208-1内。第二半导体材料层208-2包括Si，以形成n型半导体鳍部于NFET区204上，NFET区204的p型掺杂物(例如，[B])可向上移动并扩散至第二半导体材料层208-2内。在一些实施例中，第一半导体材料层208-1内的掺杂物浓度小于PFET区206内的掺杂物浓度，且第二半导体材料层208-2内的掺杂物浓度小于NFET区204内的掺杂物浓度。在一些其它实施例中，可对第一半导体材料层208-1及/或第二半导体材料层208-2进行额外的掺杂制程，以得到半导体鳍部210的设计掺杂浓度。第一半导体材料层2018-1及第二半导体材料层208-2内的掺杂物浓度可分别实质上等于或大于掺杂区(PFET区206及NFET区204)的掺杂物浓度。可对第一半导体材料层208-1及/或第二半导体材料层208-2进行离子布植制程、扩散制程及/或其他合适的掺杂制程。
请参照图8，进行微影及/或蚀刻制程的组合，以定义自基底202延伸的半导体鳍部210-1及210-2(如图2所绘示)。微影制程与以上关于图5所述的相似。首先，形成一图案化的硬式掩膜214于半导体材料层208-1及208-2上。蚀刻制程使用图案化硬式掩膜214作为蚀刻掩膜来去除部分的半导体材料层208-1及208-2，以定义半导体鳍部210-1及210-2。在所绘示的实施例中，半导体材料层208-1的余留部分形成半导体鳍部210-2的上部210-2U，且半导体材料层208-2的余留部分形成半导体鳍部210-1的上部210-1U。在所绘示的实施例中，也蚀刻基底202，以分别形成半导体鳍部210-1的下部210-1L及半导体鳍部210-2的下部210-2L。蚀刻制程可包括干式蚀刻制程(例如，反应离子蚀刻(RIE)制程)、湿式蚀刻制程、其他合适的蚀刻制程或其组合。在蚀刻制程之后，自半导体鳍部210-1及210-2去除图案化的硬式掩膜214，例如，通过阻剂剥离制程。
或者，半导体鳍部210-1及210-2通过多重图案化制程形成，例如，双重图案化微影(double patterning lithography，DPL)制程(例如，微影-蚀刻-微影-蚀刻(lithography-etch-lithography-etch，LELE)制程、自对准双重图案化(self-aligned doublepatterning，SADP)制程、间隔层为介电层(spacer-is-dielectric，SID)自对准双重图案化(SADP)制程、其他双重图案化制程或其组合)、三重图案化制程(例如，微影-蚀刻-微影-蚀刻-微影-蚀刻(LELELE)制程、自对准三重图案化(self-aligned triple patterning，SATP)制程、其他三重图案化制程或其组合)、其他多重图案化制程(例如，自对准四重图案化(self-aligned quadruple patterning，SAQP)制程)或其组合。在一些实施方式中，在形成半导体鳍部210-1及210-2的同时，实施定向自组装(directed self-assembly，DSA)技术。再者，在一些实施例中，曝光制程可实施为无掩膜微影、极紫外微影(EUV)、电子束(e-beam)写入、离子束写入及/或奈米转印(nanoimprint)技术来图案化阻剂层及/或其他膜层。
如图8所示，n型半导体鳍部210-1中的每一者包括上部210-1U及下部210-1L，而p型半导体鳍部210-2中的每一者包括上部210-2U及下部210-2L。在一些实施例中，半导体鳍部210-1的上部210-1U的p型掺杂物(例如，[B])浓度小于半导体鳍部210-1的下部210-1L的p型掺杂物(例如，[B])浓度，而半导体鳍部210-2的上部210-2U的n型掺杂物(例如，[P])浓度小于半导体鳍部210-2的下部210-2L的n型掺杂物(例如，[P])浓度。在其他一些实施例中，半导体鳍部的上部的掺杂物浓度实质上等于或大于半导体鳍部的下部的掺杂物浓度。
半导体鳍部210(包括半导体鳍部210-1及210-2)定向为实质上相互平行，每一鳍部具有以x方向定义的宽度、以y方向定义的长度及以z方向定义的高度。本公开考虑了可能从制程及制造中产生的半导体鳍部210的高度、宽度及长度的变化。举例来说，在图8中，半导体鳍部210的宽度自半导体鳍部210的上表面变化至半导体鳍部210的下表面。在一些实施例中，宽度并非逐渐变细，使得半导体鳍部210中的至少一者沿其高度具有实质上相同的宽度。在一些实施例中，上部210-1U及210-2U的高度H1约在40nm至70nm。在一些实施例中，半导体鳍部210-1及210-2的高度H2(自凹陷的基底202的上表面测量)约在90nm至150nm。在一些实施例中，n型晶体管的相邻半导体鳍部210-1之间的间距距离小于p型晶体管的相邻半导体鳍部210-2之间的间距距离。举例来说，如图8所示，n型晶体管的相邻半导体鳍部210-1之间的间距距离D1约在20nm至35nm，p型晶体管的相邻半导体鳍部210-2之间的间距距离D2约在25nm至50nm。
半导体鳍部210各自具有至少一通道区、至少一源极区及至少一漏极区，沿其长度的y方向，其中通道区位于源极区与漏极区(一般称为源极/漏极区)之间。在所绘示的实施例，包括Si及掺杂[B]的半导体鳍部210-1的上部210-1U形成NFET的通道区，包括SiGe及掺杂[P]的半导体鳍部210-2的上部210-2U形成p型晶体管的通道区。通道区将与栅极结构(稍后形成)啮合，使进行操作期间电流可于源极/漏极区之间通过。在所绘示的实施例，半导体鳍部210的上部(例如，210-1U或210-2U)中的每一者都包括一半导体层。在一些其它实施例中，半导体鳍部210的上部可包括一半导体层堆叠，具有位于下部上的各种半导体层(例如，异质结构)。半导体层可包括任何合适的半导体材料，例如硅、锗、硅锗、其他合适的半导体材料或其组合。半导体层可包括相同或不同的材料、蚀刻速率、成分原子百分比、成分重量百分比、厚度及/或配置。在一些实施例中，半导体层堆叠包括交替的半导体层，例如由第一材料构成的半导体层及由第二材料构成的半导体层。举例来说，半导体层堆叠为交替的硅层及硅锗层(例如，由下而上为SiGe/Si/SiGe/SiGe/Si)。在一些实施方式中，半导体层堆叠包括相同材料但具有交替的成分原子百分比的半导体层，例如具有第一原子百分比的成分的半导体层及具有第二原子百分比的成分的半导体层。举例来说，半导体层堆叠包括硅锗层，具有交替的硅及/或锗原子百分比的(例如，由下而上为SiaGeb/SicGed/SiaGeb/SicGed/SiaGeb/SicGed，其中a、c为不同的硅原子百分比，b、d为不同的锗原子百分比)。
现在请参照图1及图9，在操作步骤115中，沉积一第一衬层220于半导体鳍部210(包括半导体鳍部210-1及210-2)上。在一些实施例中，第一衬层220为一介电层，包括含氧介电材料。举例来说，第一衬层220包括二氧化硅(SiO2)。由于半导体鳍部210-1之间小的间距距离D1(例如，约在20nm至35nm)及半导体鳍部210-2之间小的间距距离D2(例如，约在25nm至50nm)，第一衬层220的厚度T1受到限制。在一些实施例中，第一衬层220顺应性沉积于半导体鳍部210-1及210-2以及基底202上。亦即，其于半导体鳍部210的上表面上、沿半导体鳍部210的侧壁上以及于基底202的上表面上具有约为相同的厚度。举例来说，第一衬层220通过原子层沉积(atomic layer deposition，ALD)进行沉积，使得第一衬层220于在半导体鳍部210-1及210-2的上表面上、沿半导体鳍部210-1及210-2的侧壁延伸以及于基底202的上表面上具有约为相同的厚度T1。在一些实施例中，厚度T1约在2nm至4nm，使其厚至足以保护半导体鳍部210-1内的p型掺杂物(例如[B])不因电荷而失去作用，且使其薄至足以确保在相邻的半导体鳍部210-1及210-2之间具有足够空间用以形成第二衬层及隔离特征部件。
在一些实施例中，在沉积第一衬层220之后，可进行退火制程以强化第一衬层220。举例来说，以无氧气体(例如，氮气(N2))加热装置200至约在900℃至1100℃的温度，使得第一衬层220的硅原子能以更好的方式排列，且第一衬层220能与半导体鳍部210有更好的接合。
现在请参照图1及图10，在操作步骤120中，沉积一第二衬层222于第一衬层220上。在一些实施例中，第二衬层222为一介电层，包括含氮介电材料，其比第一衬层220更为致密。举例来说，第二衬层222包括氮化硅(Si3N4)、碳化硅(SiCN)及/或氮氧化硅(SiON)。在一些实施例中，第二衬层222可包括n型掺杂物(例如[P])或p型掺杂物(例如[B])。由于半导体鳍部210-1之间小的间距距离D1(例如，约在20nm至35nm)及半导体鳍部210-2之间小的间距距离D2(例如，约在25nm至50nm)，第二衬层222的厚度T2受到限制。在一些实施例中，第二衬层222顺应性沉积于第一衬层220上。亦即，于第一衬层220的上表面上、于第一衬层220的下表面上以及沿第一衬层220的侧壁上具有约为相同的厚度。举例来说，第二衬层222通过原子层沉积(ALD)进行沉积，使得第二衬层220于第一衬层220的上表面及下表面上以及沿着第一衬层220的侧壁延伸具有约为相同的厚度T2。在一些实施例中，厚度T2约在1nm至3nm，其厚至足以保护PFET的通道区(例如，半导体鳍部210-2的上部210-2U)不被后来形成的隔离特征部件氧化，且薄至足以确保在相邻的半导体鳍部210-1及210-2之间具有足够的空间用以形成隔离特征部件。
现在请参照图1、图11及图12，在操作步骤125中，去除形成于第一衬层220上并位于半导体鳍部210-1上部分的第二衬层222。换句话说，去除形成于NFET区204的第二衬层222的部分，使得位于NFET区204的第一衬层220露出。在一些实施例中，去除NFET区204的第二衬层222牵涉许多步骤。举例来说，请参照第11图，形成一图案化的硬式掩膜224于PFET区206上。硬式掩膜224通过如上所述的微影制程进行图案化。硬式掩膜224可保护位于PFET区206的第二衬层222、第一衬层220及半导体鳍部210-2不受影响，同时去除位于NFET区204的第二衬层222。在一些实施例中，由于制程控制能力，图案化的硬式掩膜224可在x方向上具有一位移距离S(例如，向左、向右或向两侧位移(如第11图所示)。在一些实施例中，位移比(亦即，位移距离S对最靠近的NFET的半导体鳍部210-1与PFET的半导体鳍部210-2之间的距离D3的比值)小于约30％。举例来说，最接近的NFET的半导体鳍部210-1与PFET的半导体鳍部210-2的中心之间的距离D3约在30nm至100nm，且位移距离S小于约15nm。
之后，请参照图12，对位于NFET区204的第二衬层222进行去除制程。由于第二衬层222的材料(例如，Si3N4)及第一衬层220的材料(例如，SiO2)提供不同的蚀刻选择比，因此可选择性去除位于NFET区204的第二衬层222部分。在一些实施例中，选择性去除制程为选择性蚀刻制程，包括干式蚀刻制程、湿式蚀刻制程、其他蚀刻制程或其组合。在一些进一步实施例中，选择性蚀刻制程为使用磷酸(H3PO4)的选择性干式蚀刻制程。之后，通过合适的制程去除硬掩膜224。如图12所示，在操作步骤125之后，NFET的半导体鳍部210-1形成于NFET区204内，且覆盖了第一衬层220，而非第二衬层222。PFET的半导体鳍部210-2形成于PFET区206内，且不仅覆盖了第一衬层220，还覆盖了第二衬层222。第一衬层220及第二衬层222形成一衬层结构。换句话说，衬层结构包括位于NFET区204的半导体鳍部210-1上及PFET区206的半导体鳍部210-2上的第一衬层220以及位于PFET区206的半导体鳍部210-2上的第二衬层222。在一些实施例中，由于制程控制能力，第二衬层222位移至NFET区204，并覆盖位于基底202上一部分的第一衬层220。第二衬层222的位移比定义为位移距离S对最接近的NFET鳍部210-1与PFET鳍部210-2之间的距离D3的比值(亦即，最接近的NFET的半导体鳍部210-1与PFET的半导体鳍部210-2的中心之间的距离)。在一些实施例中，第二衬层222的位移比小于约30％。举例来说，最接近的NFET的移鳍部210-1与PFET的移鳍部210-2的中心之间的距离D3约在30nm至100nm，且位移距离S小于约15nm。
在传统的半导体装置中，衬层结构可只包括一层(例如，SiO2衬层或Si3N4衬层)。然而，无论是SiO2衬层还是Si3N4衬层都有其问题。举例来说，若只使用SiO2衬层，则无法阻挡后来形成的隔离特征部件的氧离子扩散至PFET的SiGe通道内而与其反应。因此，PFET的SiGe通道会氧化，PFET的效能会下降。另一示例中，若只使用Si3N4衬层，其可保护PFET的SiGe通道不被氧化。然而，Si3N4衬层内含有电荷，这可能会导致NFET中的p型掺杂物(例如，[B])失去作用，因而降低NFET的效能。
然而，在本公开的实施例中，衬层结构包括二个衬层，第一衬层220包括含氧介电材料，并位于PFET及NFET两者的半导体鳍部上，第二衬层222包括含氮介电材料，并位于PFET的半导体鳍部上。因此，NFET(亦即，p型井区)的掺杂物(例如，[B])受到含氧第一衬层220的保护，并防止第二衬层222的电荷使其失去作用，使得NFET的通道可更加均匀，且较佳的p型井区掺杂物稳定性可减轻CMOS的闩锁(短路)问题。第二衬层222可阻挡隔离特征部件的氧离子与PFET的SiGe通道反应，以减轻PFET的SiGe通道的氧化问题。因此，可提高PFET的迁移率。因此，半导体装置的NFET及PFET的效能可得到改善。对于SRAM来说，双衬层结构可提高下拉晶体管(亦即，NFET)的阈值电压及漏电流的稳定性以及上拉晶体管(亦即，PFET)的迁移率。因此，SRAM可在较低的电压下进行操作，而在操作期间消耗较少的功率。
现在请参照图1、图13及图14，在操作步骤130中，形成一隔离特征部件230于基底202上，以隔离装置200的各个不同区域。举例来说，隔离特征部件230电性隔离装置200的主动装置区域及/或被动装置区域。隔离特征部件230进一步将半导体鳍部210(包括半导体鳍部210-1及210-2)彼此分开及隔离。隔离特征部件230包括隔离材料，例如氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(例如，包括硅、氧、氮、碳或其他合适的隔离成分)，或其组合。隔离特征部件230可包括不同的结构，例如浅沟槽隔离(STI)结构、深沟隔离(deeptrench isolation，DTI)结构及/或局部硅氧化(local oxidation of silicon，LOCOS)结构。
请参照图13，在一些实施例中，隔离特征部件230可通过使用化学气相沉积(CVD)、PVD、热氧化制程或旋涂玻璃制程，将绝缘材料(例如，氧化硅)填入半导体鳍部210-1与210-2之间的间隙(沟槽)而形成。的后，请参照图14，回蚀刻绝缘材料，以形成隔离特征部件230。蚀刻制程可包括干式蚀刻制程、湿式蚀刻制程、其他蚀刻制程或其组合。并且，可进行化学机械研磨(CMP)制程，以去除多余的绝缘材料及/或使隔离特征部件230的上表面平坦化。如图14所绘示，在NFET区204，对于NFET来说，隔离特征部件230位于第一衬层220上，且在PFET区206，对于PFET来说，隔离特征部件230位于第二衬层222上，且进一步位于第一衬层220上。隔离特征部件230将半导体鳍部210-1的下部210-1L与半导体鳍部210-2的下部210-2L隔离。
此处，以隔离特征部件230包括氧化硅为例。在隔离特征部件的形成期间，绝缘材料中的氧离子可能导致PFET的SiGe通道氧化。然而，在本公开的实施例中，PFET的SiGe通道受到包括SiO2的第一衬层及包括Si3N4的第二衬层两者的保护。包括Si3N4的第二衬层可阻挡绝缘材料中的氧离子扩散至PFET的SiGe通道中而与其反应，因此可减轻PFET的通道氧问题而改善PFET的效能。
现在请参照图1及图15-图17，在操作步骤135中，形成一金属栅极结构250于基底202上(也请参照图2)。使用栅极取代制程形成金属栅极结构250。举例来说，请参照图15，形成一虚置栅极结构240于半导体鳍部210的通道区上，特别是形成于隔离特征部件230上、位于NFET区204的第一衬层220上及位于PFET区206的第二衬层222上。在一些实施例中，虚置栅极结构240可包括由多晶硅及各种其它膜层(例如，位于虚置栅极电极上方的硬掩膜层，以及位于半导体鳍部210及隔离特征部件230上方及虚置栅极电极下方的界面层)。虚置栅极结构240作为后续形成的金属栅极结构250的预留位置区。
请参照图16，在形成装置200的其它结构(例如，外延S/D特征部件及层间介电(interlayer dielectric，ILD)层，未绘示)之后，使用一或多道蚀刻制程去除虚置栅极结构，因而留下一开口于半导体鳍部210的通道区上，此开口露出位于NFET区204的第一衬层220及位于PFET区206的第二衬层222。随后，可通过蚀刻制程选择性去除位于隔离特征部件230上的第二衬层222部分(亦即，包围半导体鳍部210-2的顶部210-2U的第二衬层222部分)。蚀刻制程可包括干式蚀刻制程、湿式蚀刻制程、其他蚀刻制程或其组合。在一些进一步的实施例中，选择性蚀刻制程为使用磷酸(H3PO4)的选择性干式蚀刻制程。之后，通过蚀刻制程(例如，干式蚀刻制程、湿式蚀刻制程、其他蚀刻制程或其组合)，去除位于隔离特征部件230上的第一衬层220部分(亦即，包裹半导体鳍部210-1的顶部210-1U及半导体鳍部210-2的顶部210-2U的第一衬层220部分)。因此，露出半导体鳍部210-1的顶部210-1U及半导体鳍部210-2的顶部210-2U，如图16所示。在其他一些实施例中，在形成隔离特征部件230之后且在形成虚置栅极结构240之前，去除上述位于隔离特征部件上的第二衬层222部分及第一衬层220部分。
请参照图17，接着形成一金属栅极结构250于半导体鳍部210的通道区上，以取代虚置栅极结构240。在一些实施例中，金属栅极结构250包括一栅极介电层252位于隔离特征部件230上、位于NFET区204的半导体鳍部210-1上以及位于PFET区206的半导体鳍部210-2上。金属栅极结构250还包括一栅极电极254位于栅极介电层252上。如图17所绘示，栅极介电层252的底部直接接触隔离特征部件230的上表面、位于NFET区204的第一衬层220的上表面以及位于PFET区206的第一衬层220及第二衬层222的上表面。栅极介电层252的侧边部包围半导体层210的顶部。在一些实施例中，栅极介电层252可包括高k值介电材料。在一些实施例中，栅极介电层252可为单层介电层或多层介电层。在一些实施例中，栅极电极254可包括含金属材料。在一些实施例中，栅极电极254可包括功函数金属(work function metal，WFM)及一块材金属。功函数金属(WFM)是用以调整所对应的晶体管的功函数，以获取所需的阈值电压Vt。并且，块材金属是用以作为功能性栅极结构的主要导电部分。在一些实施例中，金属栅极结构250可包括其他膜层，例如界面层、阻障层、硬式掩膜层等。金属栅极结构250的制作包括多样制程，例如原子层沉积(ALD)、化学气相沉积(CVD)、PVD及/或其他合适的制程。可进行一平坦化(例如，化学机械研磨(CMP))制程，以去除金属栅极结构的任何多余材料，并平坦化金属栅极结构250的上表面。
请参照图1及图18，在操作步骤140中，可形成各种其他特征部件以完成制造。举例来说，可形成分离特征部件256于金属栅极结构250内。分离特征部件256的位置由装置200的设计要求决定(例如，在所绘示的实施例中，装置200为SRAM)。在一些实施例中，分离特征部件256包括介电材料(例如SiN、SiO、SiCN、SiOCN、SiOC、其它介电材料或其组合)，且通过任何合适的制程(例如，图案化制程、蚀刻制程及/或沉积制程)形成。如图18所绘示，分离特征部件256插入隔离特征部件230内，以确保位于不同区域(NFET区204及PFET区206)的栅极结构250完全分开。在一些实施例中，隔离特征部件230的厚度T6(在z方向上)约在30nm至120nm。并且，隔离特征部件256插入隔离特征部件230的上表面下方的深度T5(在z方向上)约在0nm至150nm。在插入深度T5大于隔离特征部件230的厚度T6的情况下，分离特征部件256进一步插入基底202中，分离特征部件256可接触第一衬层220及/或第二衬层222的侧壁。
仍在操作步骤140中，形成多层内连接特征部件(例如，金属层及层间介电层(例如，层间介电(ILD)层258))，以及接点(contact)/介层连接(via)260于装置200上，用以连接各种不同的特征部件，以形成一功能电路(其可包括单一或多栅极装置)。
图19绘示出根据本公开的一些其它实施例的半导体装置2000(以下称为装置2000)的制造方法1900的另一流程图。方法1900仅为一示例，并未限制本公开的内容超出请求项中明确记载的范围。可于方法1900之前、期间及之后进行额外的操作步骤，且所述的一些操作步骤可在额外的方法实施例中被替换、排除或移动。以下结合其他图式(例如，图20-图25)说明方法1900，这些图式绘示出方法1900的中间步骤期间装置2000的各种剖面示意图。方法1900的操作步骤中标号相同于方法100表示相同的操作步骤。装置2000的特征部件中标号相同于装置200的特征部件表示相同的结构及材料以及相同的制造方法，除非以下另有说明。
方法1900与方法100相似，除了移除操作步骤125以外。如上所述，在操作步骤125中，去除形成于第一衬层220上及半导体鳍部210-1上的第二衬层222部分(位于NFET区204)。然而，为了简化制造，在此方法1900中，形成于半导体鳍部210-1上的第二衬层222维持不变。因此，请参照图20，形成第二衬层222于NFET区204及PFET区206内的第一衬层220上。由于半导体鳍部210-1之间的小间距距离D1及半导体鳍部210-2之间的小间距距离D2，装置2000的第一衬层220的厚度T3及第二衬层222的厚度T4都会受到限制。在一些实施例中，厚度T3约在1nm至2nm，厚度T4约在1nm至2nm。并且，厚度T3及厚度T4加总约在2nm至4nm。装置2000的第一衬层220及第二衬层222的厚度薄于装置200，使得第一衬层220及第二衬层222各自具有功能(例如，第一衬层可阻挡使NFET的掺杂物失去作用的电荷，第二衬层可减轻PFET的SiGe通道的氧化问题)，且第一衬层及第二衬层的总厚度不会太厚而不至于占用半导体鳍部之间太多的空间。
如图20所绘示，第二衬层222位于装置2000的NFET及PFET的第一衬层220上。装置2000的第一衬层220的厚度T3薄于装置200的第一衬层220，因此NFET的掺杂物(例如[B])仍可能受第二衬层222的电荷略微影响(亦即，失去作用)。为了减轻此问题，当形成基底202及/或半导体鳍部210的掺杂区时，NFET通道及/或NFET区(p型掺杂区)204的掺杂浓度可大于PFET通道及/或PFET区(n型掺杂区)206的掺杂浓度。举例来说，NFET鳍部及/或NFET区204的掺杂浓度约为PFET鳍部及/或PFET区206的掺杂浓度的1.2至1.5倍。
请参照图21，关于装置2000，隔离特征部件230于NFET区204及PFET区206内的第二衬层222上。
请参照图22-图24，金属栅极结构250形成于半导体鳍部210的通道区上。举例来说，请参照图22，形成一虚置栅极结构240于NFET区204及PFET区206内的隔离特征部件230及第二衬层222上。请参照图23，在形成外延S/D特征部件及层间介电(ILD)层(未绘示)之后，去除虚置栅极结构240。之后，接着去除包围半导体鳍部210的顶部的第二衬层222部分及第一衬层220部分。因此，露出半导体鳍部210的顶部。然后，请参照图24，形成包括栅极介电层252及栅极电极254的金属栅极结构250而与半导体鳍部210的通道区啮合。在所绘示的装置2000的实施例中，栅极介电层252的底部接触位于NFET区204及PFET区206的隔离特征部件230的上表面以及第一衬层220与第二衬层222的上表面。
请参照图25，可形成各种其他特征部件以完成制造。举例来说，可根据装置2000的设计要求，形成分离特征部件256于金属栅极结构250内。多层内连接特征部件(例如，金属层及层间介电层(例如，层间介电(ILD)层258))以及接点/介层连接260形成于装置200上，用以连接各种特征部件以形成一功能电路(其可包括单一或多栅极装置)。
尽管并未加以限制，然而本公开的一或多个实施例为半导体装置及其形成制程提供了诸多益处。举例来说，本公开的实施例提供了一种半导体装置，其具有第一衬层及第二衬层形成于半导体鳍部与隔离特征部件(例如，浅沟槽隔离(STI)特征部件)之间。第一衬层(例如，包括SiO2)可阻挡第二衬层的电荷(其会使NFET区内的掺杂物(例如，[B])失去作用)，而第二衬层(例如，包括Si3N4)可保护PFET的SiGe通道不被隔离特征部件所氧化。在一些实施例中，去除位于NFET区内的第二衬层，以减少NFET区的掺杂物失去作用的问题。因此，半导体装置的PFET及NFET的效能均可得到改善。上述制造制程可整合于现行的制程流程中，并且可应用于多个技术世代。
本公开提供了许多不同的实施例。此处公开了半导体装置及其制造方法。一种示例性的半导体装置包括：一基底，具有一第一区及一第二区；一第一半导体鳍部，形成于第一区内的基底上；一第二半导体鳍部，形成于第二区内的基底上；一第一衬层，沿第一半导体鳍部的一下部及第二半导体鳍部的下部设置；一第二衬层，位于第二区内的第一衬层上，其中第二衬层与第一衬层的组成不同；以及一隔离特征部件，位于第一区内的第一衬层上及第二区内的第二衬层上，并将第一半导体鳍部的下部与第二半导体鳍部的下部分开。
在一些实施例中，第一半导体鳍部掺杂一p型掺杂物以形成一n型场效晶体管(FET)的一通道，而第二半导体鳍部掺杂一n型掺杂物以形成一p型场效晶体管(FET)的一通道。在一些实施例中，第一衬层包括一第一介电材料，有效阻止位于第一半导体鳍部的p型掺杂物失去作用；以及一第二介电材料，有效阻止氧气扩散至第二半导体鳍部内。在一些实施例中，第一衬层包括二氧化硅(SiO2)，而第二衬层包括氮化硅(Si3N4)。在一些实施例中，第一衬层于第一半导体鳍部及第二半导体鳍部上具有一均匀的厚度；以及第二衬层于第二区的第一衬层上具有一均匀的厚度。在一些实施例中，第一衬层的一厚度约在2nm至4nm，而第二衬层的一厚度约在1nm至3nm。
在一些实施例中，半导体装置还包括：一金属栅极结构，包括一栅极介电层及一栅极电极，其中栅极介电层形成于隔离特征部件的一上表面、第一区的第一衬层的一上表面以及第二区的第二衬层的一上表面，且栅极电极形成于栅极介电层上。
在一些实施例中，半导体装置还包括一介电分离特征部件，位于第一区与第二区之间的金属栅极结构内，其中介电分离特征插入隔离特征部件。
在一些实施例中，介电隔离特征部件更插入至基底内，且接触第一衬层的侧壁及第二衬层的侧壁。在一些实施例中，第二衬层于第一区的一部分的第一衬层上位移，且第二衬层于第一区的上述部分的第一衬层上的一移位距离小于第一半导体鳍部与第二半导体鳍部之间的一距离的约30％。
一种示例性半导体装置的制造方法包括：于一基底的一第一区内形成一第一半导体鳍部及于基底的一第二区内形成一第二半导体鳍部，其中第一半导体鳍部包括一第一型掺杂物，而第二半导体鳍部包括一第二型掺杂物；于第一半导体鳍部上及第二半导体鳍部上沉积一第一衬层；于第一衬层上沉积一第二衬层；去除位于第一区的第二衬层，以露出位于第一区域的第一衬层；以及直接于第一区的第一衬层上及直接于第二区域的第二衬层上形成一隔离特征部件，以隔离第一半导体鳍部沉积第二衬层及第二半导体鳍部的下部区。
在一些实施例中，第一半导体鳍部包括具有一第一掺杂浓度的第一型掺杂物，第二半导体鳍部包括具有一第二掺杂浓度的第二型掺杂物，且第一掺杂浓度与第二掺杂浓度实质上相同。
在一些实施例中，沉积第一衬层包括通过原子层沉积顺应性沉积第一衬层；以及沉积第二衬层包括通过原子层沉积顺应性沉积第二衬层。
在一些实施例中，第一衬层的沉积包括沉积一第一介电层，其包括有效阻止第一半导体鳍部内的p型掺杂物失去作用的一第一介电材料；以及第二衬层的沉积包括沉积一第二介电层，其包括有效阻止氧扩散至第二半导体鳍部的一第二介电材料。
在一些实施例中，去除位于第一区的第二衬层包括：于第二区上沉积一硬式掩膜；于第二区覆盖硬式掩膜同时，选择性蚀刻位于第一区的第二衬层；以及去除位于第二区上的硬式掩膜。
在一些实施例中，上述方法还包括：在沉积第二衬层之前对第一衬层进行一退火制程。
在一些实施例中，上述方法还包括：去除位于隔离特征部件上方的第一衬层部分及第二衬层部分；以及于隔离特征部件上、位于第一区的第一衬层的一上表面上以及位于第二区的第二衬层的一上表面上形成一金属栅极结构，其中金属栅极结构围绕第一半导体鳍部及第二半导体鳍部的通道。
在一些实施例中，上述方法还包括：于隔离特征部件上、位于第一区的第一衬层上以及位于第二区的第二衬层上形成一虚置栅极结构；于第一区及第二区内形成多个外延源极/漏极特征部件；以及去除虚置栅极结构，以露出位于第一区的第一衬层及位于第二区的第二衬层。
另一示例性半导体装置包括：一基底，具有一第一区及一第二区；一第一半导体鳍部，形成于基底上且位于第一区内；一第二半导体鳍部，形成于基底上且位于第二区内；一第一衬层，直接位于基底上且沿着位于第一区的第一半导体鳍部的一下部的多个侧壁；一第二衬层，位于基底上且沿着位于第二区的第二半导体鳍部的一下部的多个侧壁；以及一隔离特征部件，直接位于第一区域内的第一衬层上及第二区内的第二衬层上。
在一些实施例中，半导体装置还包括：一第一金属栅极结构，位于第一半导体鳍部的一顶部，其中第一金属栅极结构包括一第一栅极介电层及位于第一栅极介电层上的一第一栅极电极，第一栅极介电层的一底部直接接触位于第一区的第一衬层的一上表面；以及一第二金属栅极结构，位于第二半导体鳍部的一顶部，其中第二金属栅极结构包括一第二栅极介电层及位于第二栅极介电层上的一第二栅极电极，第二栅极介电层的一底部直接接触位于第二区的第二衬层的一上表面。
以上概略说明了本公开数个实施例的特征，使所属技术领域中具有通常知识者对于本公开的型态可更为容易理解。任何所属技术领域中具有通常知识者应了解到可轻易利用本公开作为其它制程或结构的变更或设计基础，以进行相同于此处所述实施例的目的及/或获得相同的优点。任何所属技术领域中具有通常知识者也可理解与上述等同的结构并未脱离本公开的精神及保护范围，且可于不脱离本公开的精神及范围，当可作更动、替代与润饰。

Claims (1)

1.一种半导体装置，包括：
一基底，具有一第一区及一第二区；
一第一半导体鳍部，形成于该第一区内的该基底上；
一第二半导体鳍部，形成于该第二区内的该基底上；
一第一衬层，沿该第一半导体鳍部的一下部及该第二半导体鳍部的一下部设置；
一第二衬层，位于该第二区内的该第一衬层上，其中该第二衬层与该第一衬层的组成不同；以及
一隔离特征部件，位于该第一区内的该第一衬层上及该第二区内的该第二衬层上，并将该第一半导体鳍部的该下部与该第二半导体鳍部的该下部分开。
CN202110203037.4A 2020-02-26 2021-02-23 半导体装置 Pending CN113113466A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/801,576 US11133230B2 (en) 2020-02-26 2020-02-26 Semiconductor device with dual isolation liner and method of forming the same
US16/801,576 2020-02-26

Publications (1)

Publication Number Publication Date
CN113113466A true CN113113466A (zh) 2021-07-13

Family

ID=76709292

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110203037.4A Pending CN113113466A (zh) 2020-02-26 2021-02-23 半导体装置

Country Status (3)

Country Link
US (1) US11133230B2 (zh)
CN (1) CN113113466A (zh)
TW (1) TW202147567A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11527653B2 (en) * 2020-07-22 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
CN114765171A (zh) * 2021-01-14 2022-07-19 联华电子股份有限公司 半导体结构及其制作方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
KR102476356B1 (ko) * 2015-10-07 2022-12-09 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9947675B1 (en) * 2016-09-29 2018-04-17 International Business Machines Corporation Mask-programmable ROM using a vertical FET integration process

Also Published As

Publication number Publication date
US20210265224A1 (en) 2021-08-26
TW202147567A (zh) 2021-12-16
US11133230B2 (en) 2021-09-28

Similar Documents

Publication Publication Date Title
US11367663B2 (en) Interconnect structure for fin-like field effect transistor
KR102249698B1 (ko) 매립형 상호연결 전도체를 갖는 집적 회로
CN110556374B (zh) 在介电栅极上方具有接触件的FinFET器件结构和方法
CN110729244B (zh) 集成电路器件及其形成方法
KR102316935B1 (ko) 반도체 디바이스의 상이한 영역에서 상이한 유전 상수 및 크기를 가지는 유전체 핀들
US11955425B2 (en) Interconnect structure for logic circuit
US8236658B2 (en) Methods for forming a transistor with a strained channel
CN110473833B (zh) 集成电路器件及其形成方法
US20230058699A1 (en) Forming Epitaxial Structures in Fin Field Effect Transistors
CN109427678B (zh) 半导体结构及其形成方法
US11764112B2 (en) Methods for fabricating FinFETs having different fin numbers and corresponding FinFETs thereof
US11856746B2 (en) Well strap structures and methods of forming the same
US11908866B2 (en) Gate structures having neutral zones to minimize metal gate boundary effects and methods of fabricating thereof
US20230387255A1 (en) Semiconductor structure and method for manufacturing thereof
CN113113466A (zh) 半导体装置
KR102295996B1 (ko) 금속 게이트 경계 효과를 최소화하기 위한 중립 지역을 가지는 게이트 구조체 및 그 제조 방법
CN112103289A (zh) 半导体装置
US20240147685A1 (en) Semiconductor device structure and methods of forming the same
CN116825723A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20210713