CN113098440A - 去加重式连续时间线性均衡器架构 - Google Patents

Abstract

本发明实施例公开了一种去加重式连续时间线性均衡器架构，包括：均衡器主电路，包括主输入接口、主输出接口、副输入接口以及副输出接口，均衡器主电路用于将从主输入接口输入的第一差分信号进行第一均衡处理以输出第二差分信号至副输出接口；去加重电路，连接均衡器主电路的副输入接口和副输出接口，包括滤波器和与滤波器连接的放大器，去加重电路用于将由副输出接口输入的第二差分信号进行第二均衡处理以输出第三差分信号至副输入接口，由均衡器主电路基于第一差分信号和第三差分信号从主输出接口输出第四差分信号。本发明公开的去加重式连续时间线性均衡器架构，能提高峰化能力、弥补信道损失，且具有低成本的特点。

Description

去加重式连续时间线性均衡器架构

技术领域

本发明涉及集成电路设计技术领域，尤其涉及一种去加重式连续时间线性均衡器架构。

背景技术

目前，均衡器是用于高速通信电路系统中补偿传输信道损耗，恢复失真信号，改善眼图质量的技术。连续时间线性均衡器(Continuous Time Linear Equalizer，CTLE)是通信系统的核心器件之一。以光通信系统中的接收端(receiver,Rx)为例，在信号传输过程中，Rx中的接收前端：跨阻放大器和主放大器将来自光电二极管的微小电流信号放大为较大的电压信号V_TIA，作为CTLE的输入信号。在传输信道和跨阻放大器中，由于存在寄生电容，趋肤效应等非理想因素，传输的信号会受到较大的传输损失，而且信道越长，损失会越大。但是在CTLE中，通过一系列的峰化技术在不同频段引入零点，可以补偿V_TIA在不同频段受到的传输损失，改善了眼图的质量。

常见的连续时间线性均衡器以MOS管作为差分放大器，漏极上接串联的电阻和电感作为输出端，将并联的电阻和电容耦合到MOS管的源级上，使用电容退化技术引入零点，仅仅能补偿一个频段的损失。

在传统使用RC退化技术作为源级负反馈的CTLE电路中，只有使用了电感峰化技术和电容退化技术引入的两个零点。然而，由于趋肤效应，介电损耗等非理想因素存在，并且考虑到不同的信道长度导致的不同的信道损失，信号失真的程度会不尽相同。如果采用较长的信道，CTLE还可能面临均衡能力不足，无法有效恢复信号失真的情况。

因而，需要设计一种新的连续时间线性均衡器架构来解决电路中的信道损失过大，均衡能力不足的问题。

发明内容

针对现有技术中的至少部分缺陷和不足，本发明实施例提供了一种去加重式连续时间线性均衡器架构，能提高峰化能力、弥补信道损失，且具有低成本的特点。

本发明的一个实施例公开一种去加重式连续时间线性均衡器，包括：

均衡器主电路，包括主输入接口、主输出接口、副输入接口以及副输出接口，所述均衡器主电路用于将从所述主输入接口输入的第一差分信号进行第一均衡处理以输出第二差分信号至所述副输出接口；

去加重电路，连接所述均衡器主电路的所述副输入接口和所述副输出接口，包括滤波器和与所述滤波器连接的放大器，所述去加重电路用于将由所述副输出接口输入的所述第二差分信号进行第二均衡处理以输出第三差分信号至所述副输入接口，由所述均衡器主电路基于所述第一差分信号和所述第三差分信号从所述主输出接口输出第四差分信号。

在一个实施例中，所述均衡器主电路还包括：第一输入晶体管网络、第一负载阻抗网络以及第一退化RC网络；

其中，所述主输入接口、所述副输出接口、所述第一退化RC网络以及所述第一负载阻抗网络分别连接至所述第一输入晶体管网络，且所述第一负载阻抗网络与所述第一输入晶体管网络连接至所述主输出接口；所述第一退化RC网络与所述第一输入晶体管网络连接至所述副输入接口。

在一个实施例中，所述第一输入晶体管网络包括第一晶体管和第二晶体管；所述副输入接口包括第一副输入接口和第二副输入接口，所述副输出接口包括第一副输出接口和第二副输出接口；

所述主输入接口分别连接至所述第一晶体管的主输入端和所述第二晶体管的主输入端，所述主输出接口分别连接至所述第一晶体管的副输出端和所述第二晶体管的副输出端；

所述第一晶体管的副输出端和所述第二晶体管的副输出端分别连接至所述第一负载阻抗网络，所述第一晶体管的副输入端和所述第二晶体管的副输入端分别连接至所述第一退化RC网络；以及

所述第一副输入接口连接至所述第一晶体管的副输入端，所述第一副输出接口连接至所述第一晶体管的副输出端；所述第二副输入接口连接至所述第二晶体管的副输入端，所述第二副输出接口连接至所述第二晶体管的副输出端。

在一个实施例中，所述第一输入晶体管网络包括第三晶体管，第四晶体管，第五晶体管以及第六晶体管；所述副输入接口包括第一副输入接口和第二副输入接口，所述副输出接口包括第一副输出接口和第二副输出接口；

所述主输入接口分别连接至所述第三晶体管的主输入端和所述第四晶体管的主输入端，所述主输出接口分别连接至所述第五晶体管的副输出端和所述第六晶体管的副输出端；

所述第五晶体管的副输出端和所述第六晶体管的副输出端分别连接至所述第一负载阻抗网络，所述第三晶体管的副输入端和所述第四晶体管的副输入端分别连接至所述第一退化RC网络；所述第三晶体管的副输出端连接所述第五晶体管的副输入端，所述第四晶体管的副输出端连接所述第六晶体管的副输入端，以及所述第五晶体管的主输入端连接所述第六晶体管的主输入端；以及

所述第一副输出接口连接至所述第三晶体管的副输出端，所述第一副输入接口连接至所述第三晶体管的副输入端；所述第二副输出接口连接至所述第四晶体管的副输出端，所述第二副输入接口连接至所述第四晶体管的副输入端。

在一个实施例中，所述均衡器主电路包括：一级主电路和与所述一级主电路连接的二级主电路；

所述一级主电路包括第一输入晶体管网络、第一负载阻抗网络以及第一退化RC网络；所述二级主电路包括第二输入晶体管网络、第二负载阻抗网络以及第二退化RC网络；

所述第一退化RC网络以及所述第一负载阻抗网络分别连接至所述第一输入晶体管网络；所述第二退化RC网络以及所述第二负载阻抗网络分别连接至所述第二输入晶体管网络；所述副输入接口与所述第一退化RC网络连接至所述第一输入晶体管网络，所述副输出接口连接至所述第二输入晶体管网络；其中，

所述主输入接口连接至所述第一输入晶体管网络，所述主输出接口连接至所述第二输入晶体管网络和所述第二负载阻抗网络；或者，

所述主输入接口连接至所述第二输入晶体管网络，所述主输出接口连接至所述第一输入晶体管网络和所述第一负载阻抗网络。

在一个实施例中，所述第一输入晶体管网络包括第一晶体管和第二晶体管，所述第二晶体管网络包括第三晶体管、第四晶体管、第五晶体管和第六晶体管；

所述第一晶体管的副输出端和所述第二晶体管的副输出端分别连接至所述第一负载阻抗网络，所述第一晶体管的副输入端和所述第二晶体管的副输入端分别连接至所述第一退化RC网络；

所述第五晶体管的副输出端和所述第六晶体管的副输出端分别连接至所述第二负载阻抗网络，所述第三晶体管的副输入端和所述第四晶体管的副输入端分别连接至所述第二退化RC网络；所述第三晶体管的副输出端连接所述第五晶体管的副输入端，所述第四晶体管的副输出端连接所述第六晶体管的副输入端，以及所述第五晶体管的主输入端连接所述第六晶体管的主输入端；

其中，所述主输入接口分别连接至所述第一晶体管的主输入端和所述第二晶体管的主输入端以连接至所述第一输入晶体管网络，所述主输出接口分别连接至所述第五晶体管的副输出端和所述第六晶体管的副输出端以连接至所述第二输入晶体管网络和所述第二负载阻抗网络；或者，

所述主输入接口分别连接至所述第三晶体管的主输入端和所述第四晶体管的主输入端以连接至所述第二输入晶体管网络，所述主输出接口分别连接至所述第一晶体管的副输出端和所述第二晶体管的副输出端以连接至所述第一输入晶体管网络和所述第一负载阻抗网络。

在一个实施例中，所述副输入接口包括第一副输入接口和第二副输入接口；所述副输出接口包括第一副输出接口和第二副输出接口；所述第一副输出接口连接至所述第三晶体管的副输出端，所述第一副输入接口连接至所述第一晶体管的副输入端；所述第二副输出接口连接至所述第四晶体管的副输出端，所述第二副输入接口连接至所述第二晶体管的副输入端。

在一个实施例中，所述第一负载阻抗网络包括第一电阻和第二电阻，所述第一电阻的两端分别连接至所述第一晶体管的副输出端和直流电压源，所述第二电阻的两端分别连接至所述第二晶体管的副输出端和直流电压源；

所述第一退化RC网络包括第三电阻和与所述第三电阻并联的第一电容，所述第三电阻的两端分别连接至所述第一晶体管的副输入端和所述第二晶体管的副输入端。

在一个实施例中，所述去加重电路还包括与所述滤波器和/或所述放大器连接的直流电平移位器；

所述均衡器主电路还包括输出缓冲器，所述输出缓冲器连接所述主输出接口。

在一个实施例中，所述滤波器包括第四电阻、第五电阻、第二电容以及第三电容；其中，所述第二电容的第一端与所述第四电阻的第一端连接，所述第二电容的第二端接地；所述第三电容的第一端与所述第五电阻的第一端连接，所述第三电容的第二端接地；

所述放大器包括第六电阻、第七电阻、第七晶体管以及第八晶体管；其中，所述第六电阻的第一端连接至所述第七晶体管的副输出端，所述第七晶体管的副输入端接地，所述第六电阻的第二端连接至直流电压源；所述第七电阻的第一端连接至所述第八晶体管的副输出端，所述第八晶体管的副输入端接地，所述第七电阻的第二端连接至直流电压源。

本发明以上实施例公开的去加重式连续时间线性均衡器架构，至少具有如下有益效果：通过去加重的方法，引入额外的去加重电路，在滤波器角频率处额外提供了一个零点，提高了CTLE的峰化能力，最终使得信号在各个频段的失真得到充分修复，信号的带宽得到延展，提高了接收机的内奎斯特频率。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一种传统的均衡器架构的结构示意图；

图2为本发明实施例一公开的一种去加重式连续时间线性均衡器架构的结构示意图；

图3为图2所示的去加重式连续时间线性均衡器架构的一种具体实施结构图；

图4为图2所示的去加重式连续时间线性均衡器架构的另一种具体实施结构图；

图5为本发明实施例二公开的一种去加重式连续时间线性均衡器架构的结构示意图；

图6为本发明实施例三公开的一种去加重式连续时间线性均衡器架构的结构示意图；

图7为图5所示的去加重式连续时间线性均衡器架构的一种具体实施结构图；

图8为图6所示的去加重式连续时间线性均衡器架构的一种具体实施结构图；

图9为图3所示的去加重式连续时间线性均衡器架构的半边电路原理图。

具体实施方式

以下结合附图和具体实施，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明，本发明实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

在本发明的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

下面结合附图，对本发明的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互结合。

参照图1，图1为一种传统的均衡器(CTLE)架构的结构示意图。如图1所示，其中R₁和C₁组成电容退化型源极负反馈，R_L在漏极组成负载。此时可以将RC看作理想电阻电容，大小分别为R_L，2*R₁和0.5*C₁。MOS管的跨导为g_m1，构成了RC退化型源极负反馈电路。其电路的传输函数可以表示为:

从此传输函数可以看出CTLE引入了一个零点，用于补偿原本电路/信道中由于存在极点而导致的信号强度的衰减。CTLE引入的零点分别位于：

若要完美的补偿由极点引起的失真，则电路中的主极点应该与零点的位置

相同。可是在采用了较长或者质量较差信道的高速通信的接收端时，信道通常带有多个极点，带来了较大的信道损失。为了完成补偿，传统CTLE一般会增大电感或增大退化RC对的阻值/容值来提升峰化能力。但是，过大的电感不仅可能会在低频时过补偿，影响眼图质量，还会增大芯片面积，增加成本；而RC对的阻值/容值的增大会使得极点位置一同向低频移动，降低了带宽。

基于上述原因，本发明实施例提供一种去加重式连续时间线性均衡器架构，如图2至图8所示，本发明提供的去加重式连续时间线性均衡器架构包括均衡器主电路100，包括主输入接口V_in+、主输入接口V_in-、主输出接口V_out、副输入接口和副输出接口，均衡器主电路100用于将从主输入接口V_in+和主输入接口V_in-输入的第一差分信号进行第一均衡处理以输出第二差分信号；以及去加重电路200，连接均衡器主电路100的副输入接口和副输出接口，包括滤波器202和放大器201，具体的，滤波器202为低通滤波器。其中，去加重电路200用于对由副输出接口输入的第二差分信号进行第二均衡处理以输出第三差分信号至副输入接口，由均衡器主电路100基于第一差分信号和第三差分信号从主输出接口V_out输出第四差分信号。其中，主输入接口V_in+和主输入接口V_in-的标号用于表示两处不同的相位。

此处需要说明的是，本发明实施例中的第一均衡处理、第二均衡处理是为了方便理解均衡器主电路100和去加重电路200连接的关系引入的概念，并不能限制信号的实际处理情况，也并不代表处理先后顺序。均衡器主电路100所输出的第二差分信号和第四差分信号均由第一差分信号和第三差分信号在均衡器主电路100处作用生成。去加重电路200用于提取均衡器主电路100位于副输出接口的第二差分信号，处理后输出第三差分信号反馈或者前馈给均衡器主电路100；均衡器主电路100输出的第二差分信号和第四差分信号与第一差分信号和第三差分信号均有关，不能限制理解为第二差分信号只基于第一差分信号产生。以下将结合更具体的实施例进行说明。

实施例一：

参照图2至图4为实施例一相关的去加重式连续时间线性均衡器架构的具体结构示意图。

参照图2，均衡器主电路100还包括，第一输入晶体管网络12、第一负载阻抗网络11以及第一退化RC网络13。其中，主输入接口V_in+、主输入接口V_in-、副输出接口、第一退化RC网络13以及第一负载阻抗网络11分别连接至第一输入晶体管网络12，且第一负载阻抗网络11与第一输入晶体管网络12连接至主输出接口V_out。第一退化RC网络13还与第一输入晶体管网络12连接至副输入接口。其中第一负载阻抗网络11远离第一输入晶体管12的一端接直流电压源，第一退化RC网络13还与第一输入晶体管网络12连接至电流源的正极，电流源的负极接地。

进一步的，去加重电路200例如还包括与滤波器202和/或放大器201连接的直流电平移位器203。均衡器主电路100例如还包括输出缓冲器14，输出缓冲器14连接主输出接口V_out。参照图2，滤波器202位于放大器201和直流电平移位器203之间，但本实施例并不限制于此，本实施例及以下所有实施例中放大器201和滤波器202以及直流电平移位器203的位置均可互换，例如直流电平移位器203位于放大器201和滤波器202之间，或者放大器201位于直流电平移位器203和滤波器202之间均可。

进一步的，图3为实施例一更为具体的一种实施结构图，参照图3第一输入晶体管网络12例如包括第一晶体管Q₁和第二晶体管Q₂，前述实施例所提到的副输入接口包括：第一副输入接口V_in1+和第二副输入接口V_in1-，前述实施例提到的副输出接口包括：第一副输出接口V_out1-和第二副输出接口V_out1+；参照图3，主输入接口V_in1+连接至第一晶体管Q1的主输入端和主输入接口V_in1-连接至第二晶体管Q₂的主输入端，主输出接口V_out分别连接至第一晶体管Q₁的副输出端和第二晶体管Q₂的副输出端。第一晶体管Q₁的副输出端和第二晶体管Q₂的副输出端分别连接至第一负载阻抗网络11，第一晶体管Q₁的副输入端和第二晶体管Q₂的副输入端分别连接至第一退化RC网络13。以及，第一副输出接口V_out1-连接至第一晶体管Q₁的副输出端，第一副输入接口V_in1+连接至第一晶体管Q₁的副输入端。第二副输出接口V_out1+连接至第二晶体管Q₂的副输出端，第二副输入接口V_in1-连接至第二晶体管Q₂的副输入端。

参照图3，第一晶体管Q₁和第二晶体管Q₂具体地例如为三极管，也可以是MOS管，其中，主输入端为三极管的基极或者MOS管的栅极，副输出端为三极管的集电极或者MOS管的漏极，副输入端为三极管的发射极或者MOS管的源极。需要说明的是，此处主输入端、副输入端以及副输出端分别用于表示晶体管的三个电极，并存在上述一一对应的关系，并不能用于限制其中某个电极的功能。第一差分信号由主输入接口V_in+和主输入接口V_in-分别输入至第一晶体管Q₁的主输入端和第二晶体管Q₂的主输入端，由主输出接口V_out输出第四差分信号。需要说明的是均衡器主电路100和去加重电路200均为对称电路，图中标号是为了便于表明各元件之间的连接关系，本质上第一晶体管Q₁和第二晶体管Q₂基本一致，其位置可以互换，本实施例并不限制。但需要注意的是各元件之间的连接关系应相对应，保持与图3中相位一致。例如参照图3，主输入接口V_in+连接第一晶体管Q₁，主输入接口V_in-连接第二晶体管Q₂；反之若将主输入接口V_in+连接第二晶体管Q₂，主输入接口V_in-连接第一晶体管Q₁，则此时第一副输入接口V_in1+和第一副输出接口V_out1-连接第二晶体管Q₂，第二副输入接口V_in1-和第二副输出接口V_out1+连接第一晶体管Q₁。

其中，主输入接口V_in+、主输入接口V_in-、第一副输入接口V_in1+和第二副输入接口V_in1-、第一副输出接口V_out1-和第二副输出接口V_out1+的标号中“+”和“-”用于表示相位，即如图3所示主输入接口V_in+与第一副输入接口V_in1+同相，主输入接口V_in-与第二副输入接口V_in1-同相。

在图3中放大器201将第二差分信号放大，提高反馈的环路增益，并且将与第一晶体管Q₁、二晶体管Q₂栅极/基极输入同相的信号耦合到源极/射级上，形成有源负反馈，此时由于环路增益较大均衡器主电路100的输出较低。在高频时，低通滤波器不断将反馈信号滤除衰减，环路增益不断下降，均衡器主电路100输出的高频分量得到的增益不断加大，完成了去加重的效果，在不大幅地增大电路面积的情况下得到了较好的峰化表现。

进一步的，图4为实施例一的另一具体实施结构图，参照图4，第一输入晶体管网络12例如包括第三晶体管Q₃、第四晶体管Q₄、第五晶体管Q₅以及第六晶体管Q₆，前述实施例所提到的副输入接口包括：第一副输入接口V_in1+和第二副输入接口V_in1-，前述实施例提到的副输出接口包括：第一副输出接口V_out1-和第二副输出接口V_out1+；主输入接口V_in1+连接至第三晶体管Q₃的主输入端和主输入接口V_in1-连接至第四晶体管Q₄的主输入端，主输出接口V_out分别连接至五晶体管Q₅的副输出端和第六晶体管Q₆的副输出端。第五晶体管Q₅的副输出端和第六晶体管Q₆的副输出端分别连接至第一负载阻抗网络11，第三晶体管Q₃的副输入端和第四晶体管Q₄的副输入端分别连接至第一退化RC网络13。第三晶体管Q₃的副输出端连接第五晶体管Q₅的副输入端，第四晶体管Q₄的副输出端连接第六晶体管Q₆的副输入端，以及第五晶体管Q₅的主输入端连接第六晶体管Q₆的主输入端；

以及，第一副输出接口V_out1-连接至第三晶体管Q₃的副输出端，第一副输入接口V_in1+连接至三晶体管Q₃的副输入端。第二副输出接口V_out1+连接至第四晶体管Q₄的副输出端，第二副输入接口V_in1-连接至第四晶体管Q₄的副输入端。

其中，第三晶体管Q₃、第四晶体管Q₄、第五晶体管Q₅，以及第六晶体管Q₆具体可参照上述实施例中第一晶体管Q₁和第二晶体管Q₂的具体内容，在此不再赘述。

需要说明的是，在本实施例及以下所有实施例中，去加重电路的第一副输入接口V_out1-和第二副输入接口V_in1+可以接在第一输入晶体管网络12中任意与图3和图4中相同极性的位置上，包括但不限于共源极/共射极架构的漏极/集电极、cascode(共源共栅/共射共基极)架构输出管的漏极/集电极和cascode架构输入管的漏极/集电极。

进一步的，参照图3，第一负载阻抗网络11例如包括第一电阻R₁和第二电阻R₂，第一电阻R₁的两端分别连接至第一晶体管Q₁的副输出端和直流电压源，第二电阻R₂的两端分别连接至第二晶体管Q₂的副输出端和直流电压源。第一退化RC网络13例如包括第三电阻R₃和与第三电阻R₃并联的第一电容C₁，如图3所示第三电阻R₃的两端分别连接至第一晶体管Q₁的副输入端和第二晶体管Q₂的副输入端。

需要注意的是，上述关于第一负载阻抗网络11和第一退化RC网络13的描述是为了便于说明各元件之间的连接关系而参照图3对其中一种具体结构进行说明，实施例一中并不限制于此，第一负载阻抗网络11包括但不限于一对负载电阻、一对电阻-电感串联对以及一对电阻-T线圈(T-coil)串联对，第一退化RC网络包括但不限于RC并联对、RC串联对以及多组RC并联/串联对。还例如在图4中第一电阻R₁的两端分别连接至第五晶体管Q₅的副输出端和直流电压源，且第二电阻R₂的两端分别连接至第六晶体管Q₆的副输出端和直流电压源，而第三电阻R₃的两端分别连接至第三晶体管Q₃的副输入端和第四晶体管Q₄的副输入端。

进一步的，参照图4，滤波器202例如包括第四电阻R₄、第五电阻R₅、第二电容C₂以及第三电容C₃，第二电容C₂的第一端与第四电阻R₄的第一端连接，第二电容C₂的第二端接地；第三电容C₃的第一端与第五电阻R₅的第一端连接，第三电容C₃的第二端接地。

放大器201包括第六第电阻R₆、第七电阻R₇，第七晶体管Q₇以及第八晶体管Q₈。第六电阻R₆的第一端连接至第七晶体管Q₇的副输出端，第六电阻R₆的第二端连接至直流电压源；第七电阻R₇的第一端连接至第八晶体管Q₈的副输出端，第七电阻R₇的第二端连接至直流电压源。

具体地，如图四中所示，第二电容C₂的第一端与第四电阻R₄的第一端连接并通过直流电平移位器连接第一副输入接口V_in1+，第四电阻R₄的第二端与第六电阻R₆的第一端连接至第七晶体管Q₇的副输出端，第七晶体管Q₇的主输入端连接至第一副输出接口V_out1-’，第二电容C₂的第二端和第七晶体管Q₇的副输入端接地，第六电阻R₆的第二端连接至直流电压源。

第三电容C₃的第一端与第五电阻R₅的第一端连接并通过直流电平移位器连接至第二副输入接口V_in1-，第五电阻R₅的第二端与第七电阻R₇的第一端连接至第八晶体管Q₈的副输出端，第八晶体管Q₈的主输入端连接至第二副输出接口V_out1+’，第三电容C₃的第二端和第八晶体管Q₈的副输入端接地，第七电阻R₇的第二端连接至直流电压源。

其中，第七晶体管Q₇和第八晶体管Q₈例如可以是三极管或者MOS管，具体的可以参考前述第一晶体管Q₁和第二晶体管Q₂的说明，本实施例不再赘述。

需要注意的是，上述关于放大器201和滤波器202具体结构的描述是为了便于说明各元件之间的连接关系而参照图4对其中一种具体结构进行说明，实施例一中并不限制于此。

图4所示的具体实施结构由单极cascode均衡器主电路100和去加重电路200构成，去加重电路200的输入端位于cascode架构输出管(第五晶体管Q₅和第六晶体管Q₆)的射极，反馈点位于cascode架构输入管(第三晶体管Q₃和第四晶体管Q₄)的射极，在低频时通过放大器201中的第七晶体管Q₇和第八晶体管Q₈放大源极信号，降低低频分量增益，在高频时滤除反馈信号，增大高频分量增益，完成去加重，提高了峰化效果。

实施例二：

参照图5和图7为实施例二相关的去加重式连续时间线性均衡器架构的具体结构图。

参照图5，均衡器主电路100为多级，至少包括一级主电路101和与一级主电路101连接的二级主电路102，一级主电路101包括第一输入晶体管网络12、第一负载阻抗网络11以及第一退化RC网络13，二级主电路102包括第二输入晶体管网络22、第二负载阻抗网络21以及第二退化RC网络23。其中，主输入接口V_in+、主输入接口V_in-分别连接至第一输入晶体管网络12，主输出接口V_out连接至第二输入晶体管网络22和第二负载阻抗网络21，副输入接口与第一退化RC网络13连接至第一输入晶体管网络12，副输出接口连接至第二输入晶体管网络22。

需要说明的是，本实施例中一级主电路101和二级主电路102仅为均衡器主电路100的多级电路中的任意两级，并不限制其对应为多级电路中的第1级和第2级。前述主输入接口V_in+、主输入接口V_in-连接至第一输入晶体管网络可以是直接连接也可以是通过多级电路连接。具体的，参照图5，均衡器主电路100包至少k+n级，其中一级主电路101为第k级，二级主电路102为第k+n级，k大于等于1，n大于等于1。其中，输入的第一差分信号从主输入接口V_in+和主输入接口V_in-经由第1级电路输入，通过k-1级电路后输入至第k级电路，并在位于第k级电路的副输出接口输出第二差分信号至去加重电路200，去加重电路200将输入的第二差分信号进行第二均衡处理以输出第三差分信号至位于第k+n级电路的副输入接口，最终均衡器主电路100基于第一差分信号和第三差分信号从主输出接口V_out(图5中未示出)输出第四差分信号。

进一步的，如图7所示为k等于1且n等于1时的其中一种具体实施结构。参照图7第一输入晶体管网络12例如包括第一晶体管Q₁和第二晶体管Q₂，第二输入晶体管网络22例如包括第三晶体管Q₃、第四晶体管Q₄、第五晶体管Q₅以及第六晶体管Q₆。

第一晶体管Q₁的副输出端和第二晶体管Q₂的副输出端分别连接至第一负载阻抗网络11，第一晶体管Q₁的副输入端和第二晶体管Q₂的副输入端分别连接至第一退化RC网络13。第五晶体管Q₅的副输出端和第六晶体管Q₆的副输出端分别连接至第二负载阻抗网络21，第三晶体管Q₃的副输入端和第四晶体管Q₄的副输入端分别连接至第二退化RC网络23。第三晶体管Q₃的副输出端连接第五晶体管Q₅的副输入端，第四晶体管Q₄的副输出端连接第六晶体管Q₆的副输入端，以及第五晶体管Q₅的主输入端连接第六晶体管Q₆的主输入端。

以及，第一副输出接口V_out1-连接至第三晶体管Q₃的副输出端，第一副输入接口V_in1+连接至的第一晶体管Q₁副输入端。第二副输出接口_out1+连接至第四晶体管Q₄的副输出端，第二副输入接口V_in1-连接至第二晶体管Q₂的副输入端。

主输入接口V_in+连接至第一晶体管Q₁的主输入端和主输入接口V_in-连接至第二晶体管Q₂的主输入端，主输出接口V_out分别连接至第五晶体管Q₅的副输出端和第六晶体管Q₆的副输出端。

需要说明的是，图7所示的结构只是实施例二的一种具体实施方式，并不能限制第一输入晶体管网络12中只包含第一晶体管Q₁和第二晶体管Q₂，例如第一输入晶体管网络12也可以是与第二输入晶体管网络22相同的结构，只需要满足副输入接口与第一退化RC网络13连接至第一输入晶体管网络12即可。

其中，第一晶体管Q₁、第二晶体管Q₂、第三晶体管Q₃、第四晶体管Q₄、第五晶体管Q₅以及第六晶体管Q₆具体可参照实施例一中的说明，本实施例不再赘述。第一负载阻抗网络11和第二负载阻抗网络21的具体结构均可采用实施例一中第一负载阻抗网络11的所述的结构，第一退化RC网络13和第二退化RC网络23的具体结构均可采用实施例一中第一退化RC网络13所述的结构，本实施例不再赘述，但本实施例不限制于此。去加重电路200的具体结构可参照实施例一中的说明，本实施例不再赘述，但本实施例不限制于此。

实施例三：

参照图6和图8为实施例三相关的去加重式连续时间线性均衡器架构的具体结构图。

参照图6，均衡器主电路100为多级，至少包括一级主电路101和与一级主电路101连接的二级主电路102，一级主电路101包括第一输入晶体管网络12、第一负载阻抗网络11以及第一退化RC网络13，二级主电路102包括第二输入晶体管网络22、第二负载阻抗网络21以及第二退化RC网络23。其中，主输入接口V_in+和主输入接口V_in-连接至第二输入晶体管网络22，主输出接口V_out连接至第一输入晶体管网络12和第一负载阻抗网络11，副输入接口与第一退化RC网络13连接至第一输入晶体管网络12，副输出接口连接至第二输入晶体管网络22。

需要说明的是，本实施例中一级主电路101和二级主电路102仅为均衡器主电路100的多级电路中的任意两级，并不限制其对应为多级电路中的第1级和第2级。前述主输入接口V_in+和主输入接口V_in-连接至第一输入晶体管网络12可以是直接连接也可以是通过多级电路连接。具体的，参照图5，均衡器主电路100包至少k+n级,其中一级主电路101为第k+n级，二级主电路102为第k级，k大于等于1，n大于等于1。其中，输入的第一差分信号从主输入接口V_in+和主输入接口V_in-经由第1级电路输入，通过k+n-1级电路后输入至第k+n级电路，并在位于第k+n级电路的副输出接口输出第二差分信号至去加重电路200，去加重电路200将输入的第二差分信号进行第二均衡处理以输出第三差分信号至位于第k级电路上的副输入接口，最终由均衡器主电路100基于第一差分信号和第三差分信号从主输出接口V_out(图6中未示出)输出第四差分信号。

在该实例中，去加重电路在低频时将k+n级的负反馈信号进一步放大，在高频时，低通滤波器滤除k级电路产生的放大信号，阻断前馈回路，让k+n级的负反馈信号趋于0，增大了电路在高频时的增益。

进一步的，如图8所示为k等于1且n等于1的其中一种具体实施结构。参照图8，一级主电路101和二级主电路102的具体结构以及内部连接关系与实施例二相同，不同的是，主输入接口V_in+和主输入接口V_in-分别连接至第三晶体管Q₃的主输入端和第四晶体管Q₄的主输入端，主输出接口V_out分别连接至第一晶体管Q₁的副输出端和第二晶体管Q₂的副输出端。

需要说明的是，图8所示的结构只是实施例三的一种具体实施方式，并不能限制第一输入晶体管网络12中只包含第一晶体管Q₁和第二晶体管Q₂，例如第一输入晶体管网络12也可以是与第二输入晶体管网络22相同的结构，只需要满足副输入接口与第一退化RC网络13连接至第一输入晶体管网络12即可。

如前述，其中第一晶体管Q₁、第二晶体管Q₂、第三晶体管Q₃、第四晶体管Q₄、第五晶体管Q₅以及第六晶体管Q₆具体可参照实施例一中的说明，本实施例不再赘述。第一负载阻抗网络11和第二负载阻抗网络21的具体结构均可采用实施例一中第一负载阻抗网络11的所述的结构，第一退化RC网络13和第二退化RC网络23的具体结构均可采用实施例一中第一退化RC网络13所述的结构，本实施例不再赘述，但本实施例并不限制于此。去加重电路200的具体结构可参照实施例一中的说明，本实施例不再赘述，但本实施例不限制于此。

下面，结合图3所示结构对本发明公开的一种去加重式连续时间线性均衡器架构的一种具体实施方式的工作原理进行简要说明：

参照图9，其为图3的半边电路原理图。根据图9的半边电路分析，可得到该电路在栅源或者基极-射极电压差为：

其中，G＝A×g_m1R_L，A为反馈回路中放大器201的增益，LPF为滤波器202的传输函数，g_m3为可能会用到的直流电平移位器203的等效跨导，Z₁为退化阻抗，

为了简化分析，忽略电路中的其他寄生参数，则均衡器主电路100的增益为V_gs×g_m1R_L，明显均衡器主电路100的增益与V_gs成正比。考虑到采用了传统RC并联网络作为退化阻抗，很明显V_gs＜V_in×1，在高频时，1/Z₁增大，先把G×LPF×g_m3项视作常数，随着1/Z₁的不断增加，V_gs会不断趋近V_ih又考虑到高频时LPF不断减小，因而该电路会在反馈回路和退化RC网络的作用下起到峰化作用，弥补信道损失。从图9中，我们可以得出，该均衡器架构的传输函数为：

其中，

对比传统的CTLE，该新的均衡器架构新引进了一对零极点，一共有两个零点和两个极点，且零点均位于极点之前，会为均衡器架构带来更强的峰化能力。若采用电感峰化，则电感的取值一半会比较小，以带来更加缓慢的增益滚升和较大的带宽，避免出现过补偿，在完成信道补偿的同时节省了芯片面积，节约成本。并且，仅仅通过改变低通滤波器的角频率，便可以改变零点位置，改变峰值频率，以满足不同信道的均衡要求。

本发明其他具体实施结构中的原理均类似，在此不再一一推导。

本发明以上实施例公开的去加重式连续时间线性均衡器架构，通过去加重的方法引入额外的去加重电路，在滤波器角频率处额外提供了一个零点，提高了CTLE的峰化能力，最终使得信号在各个频段的失真得到充分修复，信号的带宽得到延展，提高了接收机的内奎斯特频率。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细说明，本领域普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种去加重式连续时间线性均衡器架构，其特征在于，包括：

均衡器主电路，包括主输入接口、主输出接口、副输入接口以及副输出接口，所述均衡器主电路用于将从所述主输入接口输入的第一差分信号进行第一均衡处理以输出第二差分信号至所述副输出接口；

去加重电路，连接所述均衡器主电路的所述副输入接口和所述副输出接口，包括滤波器和与所述滤波器连接的放大器，所述去加重电路用于将由所述副输出接口输入的所述第二差分信号进行第二均衡处理以输出第三差分信号至所述副输入接口，由所述均衡器主电路基于所述第一差分信号和所述第三差分信号从所述主输出接口输出第四差分信号。

2.如权利要求1所述的去加重式连续时间线性均衡器架构，其特征在于，所述均衡器主电路还包括：第一输入晶体管网络、第一负载阻抗网络以及第一退化RC网络；

其中，所述主输入接口、所述副输出接口、所述第一退化RC网络以及所述第一负载阻抗网络分别连接至所述第一输入晶体管网络，且所述第一负载阻抗网络与所述第一输入晶体管网络连接至所述主输出接口；所述第一退化RC网络与所述第一输入晶体管网络连接至所述副输入接口。

3.如权利要求2所述的去加重式连续时间线性均衡器，其特征在于，所述第一输入晶体管网络包括第一晶体管和第二晶体管；所述副输入接口包括第一副输入接口和第二副输入接口，所述副输出接口包括第一副输出接口和第二副输出接口；

所述主输入接口分别连接至所述第一晶体管的主输入端和所述第二晶体管的主输入端，所述主输出接口分别连接至所述第一晶体管的副输出端和所述第二晶体管的副输出端；

所述第一晶体管的副输出端和所述第二晶体管的副输出端分别连接至所述第一负载阻抗网络，所述第一晶体管的副输入端和所述第二晶体管的副输入端分别连接至所述第一退化RC网络；以及

所述第一副输入接口连接至所述第一晶体管的副输入端，所述第一副输出接口连接至所述第一晶体管的副输出端；所述第二副输入接口连接至所述第二晶体管的副输入端，所述第二副输出接口连接至所述第二晶体管的副输出端。

4.如权利要求2所述的去加重式连续时间线性均衡器，其特征在于，所述第一输入晶体管网络包括第三晶体管，第四晶体管，第五晶体管以及第六晶体管；所述副输入接口包括第一副输入接口和第二副输入接口，所述副输出接口包括第一副输出接口和第二副输出接口；

所述主输入接口分别连接至所述第三晶体管的主输入端和所述第四晶体管的主输入端，所述主输出接口分别连接至所述第五晶体管的副输出端和所述第六晶体管的副输出端；

所述第五晶体管的副输出端和所述第六晶体管的副输出端分别连接至所述第一负载阻抗网络，所述第三晶体管的副输入端和所述第四晶体管的副输入端分别连接至所述第一退化RC网络；所述第三晶体管的副输出端连接所述第五晶体管的副输入端，所述第四晶体管的副输出端连接所述第六晶体管的副输入端，以及所述第五晶体管的主输入端连接所述第六晶体管的主输入端；以及

所述第一副输出接口连接至所述第三晶体管的副输出端，所述第一副输入接口连接至所述第三晶体管的副输入端；所述第二副输出接口连接至所述第四晶体管的副输出端，所述第二副输入接口连接至所述第四晶体管的副输入端。

5.如权利要求1所述的去加重式连续时间线性均衡器架构，其特征在于，所述均衡器主电路包括：一级主电路和与所述一级主电路连接的二级主电路；

所述一级主电路包括第一输入晶体管网络、第一负载阻抗网络以及第一退化RC网络；所述二级主电路包括第二输入晶体管网络、第二负载阻抗网络以及第二退化RC网络；

所述第一退化RC网络以及所述第一负载阻抗网络分别连接至所述第一输入晶体管网络；所述第二退化RC网络以及所述第二负载阻抗网络分别连接至所述第二输入晶体管网络；所述副输入接口与所述第一退化RC网络连接至所述第一输入晶体管网络，所述副输出接口连接至所述第二输入晶体管网络；其中，

所述主输入接口连接至所述第一输入晶体管网络，所述主输出接口连接至所述第二输入晶体管网络和所述第二负载阻抗网络；或者，

所述主输入接口连接至所述第二输入晶体管网络，所述主输出接口连接至所述第一输入晶体管网络和所述第一负载阻抗网络。

6.如权利要求5所述的去加重式连续时间线性均衡器架构，其特征在于，所述第一输入晶体管网络包括第一晶体管和第二晶体管，所述第二晶体管网络包括第三晶体管、第四晶体管、第五晶体管和第六晶体管；

所述第一晶体管的副输出端和所述第二晶体管的副输出端分别连接至所述第一负载阻抗网络，所述第一晶体管的副输入端和所述第二晶体管的副输入端分别连接至所述第一退化RC网络；

所述第五晶体管的副输出端和所述第六晶体管的副输出端分别连接至所述第二负载阻抗网络，所述第三晶体管的副输入端和所述第四晶体管的副输入端分别连接至所述第二退化RC网络；所述第三晶体管的副输出端连接所述第五晶体管的副输入端，所述第四晶体管的副输出端连接所述第六晶体管的副输入端，以及所述第五晶体管的主输入端连接所述第六晶体管的主输入端；

其中，所述主输入接口分别连接至所述第一晶体管的主输入端和所述第二晶体管的主输入端以连接至所述第一输入晶体管网络，所述主输出接口分别连接至所述第五晶体管的副输出端和所述第六晶体管的副输出端以连接至所述第二输入晶体管网络和所述第二负载阻抗网络；或者，

所述主输入接口分别连接至所述第三晶体管的主输入端和所述第四晶体管的主输入端以连接至所述第二输入晶体管网络，所述主输出接口分别连接至所述第一晶体管的副输出端和所述第二晶体管的副输出端以连接至所述第一输入晶体管网络和所述第一负载阻抗网络。

7.如权利要求6所述的去加重式连续时间线性均衡器架构，其特征在于，所述副输入接口包括第一副输入接口和第二副输入接口；所述副输出接口包括第一副输出接口和第二副输出接口；所述第一副输出接口连接至所述第三晶体管的副输出端，所述第一副输入接口连接至所述第一晶体管的副输入端；所述第二副输出接口连接至所述第四晶体管的副输出端，所述第二副输入接口连接至所述第二晶体管的副输入端。

8.如权利要求3或6所述的去加重式连续时间线性均衡器架构，其特征在于，所述第一负载阻抗网络包括第一电阻和第二电阻，所述第一电阻的两端分别连接至所述第一晶体管的副输出端和直流电压源，所述第二电阻的两端分别连接至所述第二晶体管的副输出端和直流电压源；

所述第一退化RC网络包括第三电阻和与所述第三电阻并联的第一电容，所述第三电阻的两端分别连接至所述第一晶体管的副输入端和所述第二晶体管的副输入端。

9.如权利要求1所述的去加重式连续时间线性均衡器架构，其特征在于，所述去加重电路还包括与所述滤波器和/或所述放大器连接的直流电平移位器；

所述均衡器主电路还包括输出缓冲器，所述输出缓冲器连接所述主输出接口。

10.如权利要求9所述的去加重式连续时间线性均衡器架构，其特征在于，

所述滤波器包括第四电阻、第五电阻、第二电容以及第三电容；其中，所述第二电容的第一端与所述第四电阻的第一端连接，所述第二电容的第二端接地；所述第三电容的第一端与所述第五电阻的第一端连接，所述第三电容的第二端接地；

所述放大器包括第六电阻、第七电阻、第七晶体管以及第八晶体管；其中，所述第六电阻的第一端连接至所述第七晶体管的副输出端，所述第七晶体管的副输入端接地，所述第六电阻的第二端连接至直流电压源；所述第七电阻的第一端连接至所述第八晶体管的副输出端，所述第八晶体管的副输入端接地，所述第七电阻的第二端连接至直流电压源。

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