CN113097213A - 具有字线分隔层的半导体装置 - Google Patents

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张大铉
千志成
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Abstract

提供了一种半导体装置。所述半导体装置包括：外围电路结构，设置在基底上；下堆叠件和上堆叠件，下堆叠件设置在外围电路结构上，上堆叠件设置在下堆叠件上，下堆叠件包括多个下绝缘层和与所述多个下绝缘层交替地堆叠的多条下字线；多个沟道结构，在单元阵列区中延伸穿过下堆叠件和上堆叠件；一对分隔绝缘层，竖直地延伸穿过下堆叠件和上堆叠件并且在水平方向上延伸，所述一对分隔绝缘层在竖直方向上彼此间隔开；以及字线分隔层，设置在下堆叠件的上部处并且当在平面图中观看时与所述一对分隔绝缘层交叉，字线分隔层竖直地延伸穿过所述多条下字线中的至少一条下字线。

Description

具有字线分隔层的半导体装置
本专利申请要求于2019年12月23日提交的第10-2019-0173236号韩国专利申请的优先权，该韩国专利申请的公开通过引用全部包含于此。
技术领域
本发明构思涉及半导体装置，更具体地，涉及具有多堆叠件结构的半导体存储器装置。
背景技术
具有多堆叠件结构的三维非易失性存储器装置可以比传统的存储器装置更薄、更轻、更简单而且集成度更高。这样的非易失性存储器装置至少包括上堆叠件、下堆叠件和字线。然而，下堆叠件的字线会在制造期间由于沟道孔在下堆叠件与上堆叠件之间的边界处的错位(misalignment)而无意地连接到上堆叠件的字线(例如，被称为字线桥接)。这样的字线桥接会导致诸如数据将被写入存储器装置的错误区域的故障。
发明内容
发明构思的至少一个实施例提供了包括竖直地延伸穿过至少一条下字线的字线分隔层的半导体装置。
根据发明构思的示例性实施例，半导体装置包括：基底，包括单元阵列区和连接区，连接区包括贯穿硅过孔(TSV)区；外围电路结构，设置在基底上；下堆叠件和上堆叠件，下堆叠件设置在外围电路结构上，上堆叠件设置在下堆叠件上，下堆叠件包括多个下绝缘层和与所述多个下绝缘层交替地堆叠的多条下字线；多个沟道结构，在单元阵列区中延伸穿过下堆叠件和上堆叠件；多个虚设沟道结构，在连接区中延伸穿过下堆叠件和上堆叠件；一对分隔绝缘层，竖直地延伸穿过下堆叠件和上堆叠件并且在第一方向上延伸，所述一对分隔绝缘层在与第一方向交叉的第二方向上彼此间隔开；以及字线分隔层，设置在下堆叠件的上部处并且当在平面图中观看时与所述一对分隔绝缘层交叉，字线分隔层竖直地延伸穿过所述多条下字线中的至少一条下字线。
根据发明构思的示例性实施例，半导体装置包括：基底，包括单元阵列区以及设置在单元阵列区的相对侧处的第一连接区和第二连接区，第一连接区和第二连接区中的每个包括多个贯穿硅过孔(TSV)区；外围电路结构，设置在基底上；下堆叠件和上堆叠件，下堆叠件设置在外围电路结构上，上堆叠件设置在下堆叠件上，下堆叠件包括多个下绝缘层和与所述多个下绝缘层交替地堆叠的多条下字线；多个沟道结构，在单元阵列区中延伸穿过下堆叠件和上堆叠件；多个虚设沟道结构，在连接区中延伸穿过下堆叠件和上堆叠件；多个分隔绝缘层，竖直地延伸穿过下堆叠件和上堆叠件并且在第一方向上延伸，所述多个分隔绝缘层在与第一方向交叉的第二方向上彼此间隔开；以及多个字线分隔层，设置在下堆叠件的上部处并且与所述多个分隔绝缘层之中的两个相邻的分隔绝缘层交叉，所述多个字线分隔层竖直地延伸穿过所述多条下字线中的至少一条下字线。所述多个字线分隔层在第一连接区和第二连接区内以之字形方式沿第二方向布置，所述多个字线分隔层中的每个字线分隔层设置在单元阵列区与所述多个TSV区之间。
根据发明构思的示例性实施例，半导体装置可以包括：基底，包括单元阵列区和连接区，连接区包括贯穿硅过孔(TSV)区；外围电路结构，设置在基底上；下导电层，设置在外围电路结构上；连接导电层，在单元阵列区中设置下导电层上；连接模制层，在连接区中设置下导电层上；支撑件，设置在连接导电层和连接模制层上；掩埋绝缘层，设置在TSV区中，并且延伸穿过下导电层、连接模制层和支撑件；下堆叠件，设置在支撑件上，下堆叠件包括多个下绝缘层和与所述多个下绝缘层交替地堆叠的多条下字线；上堆叠件，设置在下堆叠件上，上堆叠件包括多个上绝缘层和与所述多个上绝缘层交替地堆叠的多条上字线；多个沟道结构，在单元阵列区中延伸穿过下堆叠件和上堆叠件；多个虚设沟道结构，在连接区中延伸穿过下堆叠件和上堆叠件；一对分隔绝缘层，竖直地延伸穿过下堆叠件和上堆叠件并且在第一方向上延伸，所述一对分隔绝缘层在与第一方向交叉的第二方向上彼此间隔开；字线分隔层，设置在下堆叠件的上部处并且与所述一对分隔绝缘层交叉，字线分隔层竖直地延伸穿过所述多条下字线中的至少一条下字线；以及TSV，设置在TSV区中，TSV延伸穿过上堆叠件和下堆叠件并且连接到外围电路结构。
根据发明构思的示例性实施例，用于制造半导体装置的方法包括：形成基底，基底包括单元阵列区和连接区，连接区包括贯穿硅过孔(TSV)区；在基底上形成外围电路结构；在外围电路结构上形成下堆叠件，下堆叠件包括多个下绝缘层和与所述多个下绝缘层交替地堆叠的多个下牺牲层；在下堆叠件的上部处形成字线分隔层，字线分隔层在单元阵列区与TSV区之间竖直地延伸穿过所述多个下牺牲层中的至少一个下牺牲层；在下堆叠件上形成上堆叠件，上堆叠件包括多个上绝缘层和与所述多个上绝缘层交替地堆叠的多个上牺牲层；在单元阵列区中形成延伸穿过下堆叠件和上堆叠件的沟道结构；在连接区中形成延伸穿过下堆叠件和上堆叠件的虚设沟道结构；形成多个分隔绝缘层，所述多个分隔绝缘层竖直地延伸穿过下堆叠件和上堆叠件，在水平方向上延伸，并且与字线分隔层交叉；去除所述多个下牺牲层和所述多个上牺牲层；在所述多个下绝缘层之间形成多条下字线；以及在所述多个上绝缘层之间形成多条上字线。
附图说明
由于以下参照附图对发明构思的示例性实施例的描述，发明构思将对本领域普通技术人员变得更明显。
图1是根据发明构思的示例性实施例的半导体装置的布局。
图2是图1中示出的半导体装置的放大图。
图3A至图3B是沿着线I-I'、线II-II'和线III-III'截取的图2中示出的半导体装置的竖直剖视图。
图4至图5是图3A中示出的半导体装置的放大图。
图6是根据发明构思的示例性实施例的半导体装置的布局。
图7A至图7B是沿着线IV-IV'和线V-V'截取的图6中示出的半导体装置的竖直剖视图。
图8是根据发明构思的示例性实施例的半导体装置的布局。
图9A至图9B是沿着线VI-VI'和线VII-VII'截取的图8中示出的半导体装置的竖直剖视图。
图10至图11是根据发明构思的示例性实施例的半导体装置的竖直剖视图。
图12是根据发明构思的示例性实施例的半导体装置的布局。
图13是沿着线VIII-VIII'截取的图12中示出的半导体装置的竖直剖视图。
图14A至图24B是示出根据发明构思的示例性实施例的制造半导体装置的方法的竖直剖视图。
具体实施方式
图1是根据发明构思的示例性实施例的半导体装置的布局。图2是图1中示出的半导体装置的放大图。图3A至图3B是沿着线I-I'、线II-II'和线III-III'截取的图2中示出的半导体装置的竖直剖视图。根据本发明构思的示例性实施例的半导体装置(即，半导体装置100)可以包括诸如3D-NAND的闪存。
参照图1，根据本发明构思的示例性实施例的半导体装置100包括单元阵列区CA(例如，多个存储器单元)和设置在单元阵列区CA的相对侧处的连接区EA。每个连接区EA可以包括贯穿硅过孔(through-silicon-via，TSV)区TA。连接区EA的TSV区TA可以在单元阵列区CA的相对侧处在连接区EA内以之字形方式布置。在示例性实施例中，以之字形方式布置的TSV区TA包括布置成第一行的多个TSV区TA(或TSV)和布置成从第一行偏移的第二行的其它多个TSV区(或TSV)。在发明构思的示例性实施例中，半导体装置100包括分隔绝缘层WLC和字线分隔层WLS。分隔绝缘层WLC可以遍及单元阵列区CA和连接区EA沿第一方向D1延伸。当在平面图中观看时，字线分隔层WLS可以具有在第二方向D2上延伸的条或段。当在侧视图或剖视图中观看时，字线分隔层WLS可以具有坝形状。在发明构思的示例性实施例中，字线分隔层WLS形成为与两个相邻的分隔绝缘层WLC交叉。字线分隔层WLS可以设置在单元阵列区CA与TSV区TA之间，例如，字线分隔层WLS可以设置在单元阵列区CA与设置在两个相邻的分隔绝缘层WLC之间的TSV区TA之中的设置得最靠近单元阵列区CA的TSV区之间。在发明构思的示例性实施例中，字线分隔层WLS在连接区EA内布置成单个列。在可选的实施例中，字线分隔层WLS在连接区EA中布置成以之字形方式沿第二方向D2彼此偏移的多个列。
参照图2、图3A和图3B，单元阵列区CA可以包括多个沟道结构CS。连接区EA可以包括多个虚设沟道结构DCS。连接区EA可以包括垫(pad，或称“焊盘”或“焊垫”)区PA和TSV区TA，垫区PA包括多个字线接触件WC。
本公开的半导体装置100可以具有外围上单元(COP)结构。例如，半导体装置100可以包括外围电路结构PS和设置在外围电路结构PS上的单元阵列结构CAS。在发明构思的示例性实施例中，外围电路结构PS包括基底10、器件隔离层12、杂质区14、晶体管20、接触插塞30、外围电路线32和外围绝缘层34。
基底10可以包括器件隔离层12和杂质区14。晶体管20、接触插塞30和外围电路线32可以设置在基底10上。基底10可以包括半导体材料。在示例性实施例中，基底10完全是半导体材料。例如，基底10可以是硅基底、锗基底、硅锗基底或绝缘体上硅(SOI)基底。在示例实施例中，基底10可以包括IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。
杂质区14可以与晶体管20中的对应的一个晶体管20相邻设置。在示例性实施例中，杂质区14与晶体管20中的一个晶体管20接触。外围绝缘层34可以覆盖晶体管20和接触插塞30。接触插塞30可以电连接到杂质区14中的对应的一个杂质区14。外围电路线32可以连接到接触插塞30中的对应的一个接触插塞30。
单元阵列结构CAS可以设置在外围绝缘层34上。在示例性实施例中，单元阵列结构CAS包括下堆叠件110、下层间绝缘层116、字线分隔层WLS、上堆叠件130、上层间绝缘层136、沟道结构CS、虚设沟道结构DCS、分隔绝缘层WLC、虚设分隔绝缘层DWLC1和DWLC2以及贯穿硅过孔(TSV)170。单元阵列结构CAS还可以包括设置在下堆叠件110之下的下导电层40、连接模制层42、连接导电层43、支撑件44和掩埋绝缘层46。
下导电层40可以设置在外围电路结构PS上。下导电层40可以与共源极线对应。在示例性实施例中，下导电层40包括掺杂的多晶硅。在示例性实施例中，连接模制层42在连接区EA内部分地设置在下导电层40上。在示例性实施例中，连接模制层42设置在垫区PA中，但不设置在TSV区TA中。在示例性实施例中，连接模制层42包括牺牲层42b以及设置在牺牲层42b的上表面和下表面处的钝化层42a。例如，牺牲层42b可以设置在一对钝化层42a之间。连接导电层43可以在单元阵列区CA内设置在下导电层40上。支撑件44可以设置在连接模制层42和连接导电层43两者上。在发明构思的示例性实施例中，支撑件44在分隔绝缘层WLC周围与下导电层40的上表面接触。掩埋绝缘层46可以在TSV区TA内设置在下导电层40上。在示例性实施例中，掩埋绝缘层46的上表面与支撑件44的上表面设置在相同的水平处。在示例性实施例中，掩埋绝缘层46与下导电层40的第一表面接触，并且与下导电层40的与第一表面相对的第二表面接触。
下堆叠件110可以包括交替地堆叠的多个下绝缘层112和多条下字线WL1。设置在下堆叠件110的下部处的下字线WL1中的至少一条可以是地选择线。下堆叠件110可以在连接区EA内具有阶梯结构。下堆叠件110可以在TSV区TA中和在TSV区TA周围包括与多个下绝缘层112交替地堆叠的多个下牺牲层114。在示例性实施例中，每个下牺牲层114同与其对应的下字线WL1设置在相同的水平处。在示例性实施例中，下绝缘层112包括氧化硅。在示例性实施例中，下绝缘层112完全是氧化硅。下层间绝缘层116可以覆盖下堆叠件110的阶梯结构。
在示例性实施例中，上堆叠件130包括交替地堆叠的多个上绝缘层132和多条上字线WL2。设置在上堆叠件130的上部处的上字线WL2中的至少一条可以是串选择线或漏极选择线。上堆叠件130可以在连接区EA内具有阶梯结构。上绝缘层132可以包括与下绝缘层112的材料相同的材料。上层间绝缘层136可以覆盖上堆叠件130的阶梯结构。
在发明构思的示例性实施例中，沟道结构CS在单元阵列区CA内竖直地延伸穿过连接导电层43、支撑件44、下堆叠件110和上堆叠件130。沟道结构CS可以电连接到连接导电层43。在发明构思的示例性实施例中，虚设沟道结构DCS在连接区EA内竖直地延伸穿过连接模制层42、支撑件44、下堆叠件110和上堆叠件130。此外，虚设沟道结构DCS可以竖直地延伸穿过下层间绝缘层116和上层间绝缘层136。导电垫154可以设置在沟道结构CS和虚设沟道结构DCS上。
第一上绝缘层160可以设置在上堆叠件130和上层间绝缘层136上。第二上绝缘层162可以设置在第一上绝缘层160上。位线插塞164可以在延伸穿过第一上绝缘层160和第二上绝缘层162的同时连接到导电垫154。位线166可以设置在第二上绝缘层162上，并且可以连接到位线插塞164。
TSV 170可以设置在TSV区TA内。TSV 170可以竖直地延伸穿过掩埋绝缘层46、下堆叠件110、下层间绝缘层116和上层间绝缘层136。连接线172可以设置在TSV 170上。在示例性实施例中，TSV 170将连接线172电连接到外围电路结构PS中的外围电路线32。
在发明构思的示例性实施例中，分隔绝缘层WLC以及虚设分隔绝缘层DWLC1和DWLC2与下导电层40接触，同时竖直地延伸穿过支撑件44、下堆叠件110、上堆叠件130、上层间绝缘层136和第一上绝缘层160。尽管未示出，但是分隔绝缘层WLC和虚设分隔绝缘层DWLC1和DWLC2可以延伸穿过下层间绝缘层116。虚设分隔绝缘层DWLC1和DWLC2可以设置在分隔绝缘层WLC之间。在发明构思的示例性实施例中，虚设分隔绝缘层DWLC1和DWLC2在第一方向D1上延伸，同时在第二方向D2上以交替方式布置。虚设分隔绝缘层DWLC1可以设置在连接区EA中，而虚设分隔绝缘层DWLC2可以设置在从单元阵列区CA延伸到连接区EA的区域中。虚设分隔绝缘层DWLC2可以设置在单元阵列区CA中。
在示例性实施例中，字线分隔层WLS设置在下堆叠件110的在单元阵列区CA与TSV区TA之间的上部处。字线分隔层WLS可以从下堆叠件110的上表面向下延伸，同时竖直地延伸穿过下字线WL1。在被对应的字线分隔层WLS分离的下字线WL1中，下字线WL1的设置在单元阵列区CA中的部分可以与其靠近TSV区TA设置的部分电绝缘。可选择地，下字线WL1的被字线分隔层WLS分离的部分可以与沟道结构CS电绝缘。在发明构思的示例性实施例中，字线分隔层WLS从下堆叠件110的上端延伸穿过13条下字线WL1，但不限于此。在示例性实施例中，字线分隔层WLS从下堆叠件110的上端延伸穿过13条下字线WL1或更少。在示例性实施例中，字线分隔层WLS的上表面与下层间绝缘层116的上表面设置在相同的水平处。在示例性实施例中，字线分隔层WLS的下表面设置在比支撑件44的上表面高的水平处。
当在平面图中观看时，字线分隔层WLS可以在第二方向D2上延伸，同时与两个相邻的分隔绝缘层WLC交叉。此外，在发明构思的示例性实施例中，字线分隔层WLS与多个虚设分隔绝缘层DWLC1和DWLC2交叉。在发明构思的示例性实施例中，字线分隔层WLS不与虚设沟道结构DCS交叉。在发明构思的示例性实施例中，分隔绝缘层WLC与字线分隔层WLS完全交叉。例如，当在纵向剖视图中观看时，字线分隔层WLS的横向端部可以设置在两个相邻的分隔绝缘层WLC的外部。在发明构思的示例性实施例中，字线分隔层WLS的横向端部不与虚设分隔绝缘层DWLC1和DWLC2交叉。此外，当在剖视图中观看时，字线分隔层WLS可以具有在向下延伸的同时具有逐渐减小的宽度的锥形形状。在发明构思的示例性实施例中，字线分隔层WLS的沿第二方向D2的剖面的下端设置在两个相邻的分隔绝缘层WLC的外部。
图4至图5是图3A中示出的半导体装置的放大图。
参照图4，在发明构思的示例性实施例中，沟道结构CS包括信息存储层140、沟道层150和掩埋绝缘图案152。沟道层150可以设置在信息存储层140的内部，掩埋绝缘图案152可以设置在沟道层150的内部。在发明构思的示例性实施例中，信息存储层140包括阻挡层142、电荷存储层144和隧道绝缘层146。电荷存储层144可以设置在阻挡层142的内部，隧道绝缘层146可以设置在电荷存储层144的内部。在发明构思的示例性实施例中，沟道层150包括多晶硅。在示例性实施例中，沟道层150全部由多晶硅制成。掩埋绝缘图案152可以包括氧化硅、氮化硅、氮氧化硅或其组合。在发明构思的示例性实施例中，阻挡层142和隧道绝缘层146包括氧化硅。在示例性实施例中，阻挡层142和隧道绝缘层146全部由氧化硅制成。电荷存储层144可以包括氮化硅。在发明构思的示例性实施例中，电荷存储层144全部由氮化硅制成。虚设沟道结构DCS可以具有与沟道结构CS的结构基本相同的结构。例如，虚设沟道结构DCS可以包括信息存储层140、沟道层150和掩埋绝缘图案152。
参照图5，在发明构思的示例性实施例中，连接导电层43在延伸穿过信息存储层140的同时与沟道层150的侧表面接触。连接导电层43的与沟道层150接触的部分可以在竖直方向上延伸。
图6是根据发明构思的示例性实施例的半导体装置的布局。图7A至图7B是沿着线IV-IV'和线V-V'截取的图6中示出的半导体装置的竖直剖视图。
参照图6、图7A和图7B，半导体装置200包括与分隔绝缘层WLC以及虚设分隔绝缘层DWLC1和DWLC2交叉的字线分隔层WLS。在示例性实施例中，字线分隔层WLS与虚设沟道结构DCS叠置。例如，字线分隔层WLS可以与虚设沟道结构DCS的列或行叠置。虚设沟道结构DCS中的至少一个虚设沟道结构DCS可以完全延伸穿过字线分隔层WLS。在发明构思的示例性实施例中，虚设沟道结构DCS中的至少一个虚设沟道结构DCS部分地延伸穿过字线分隔层WLS。
图8是根据发明构思的示例性实施例的半导体装置的布局。图9A至图9B是沿着线VI-VI'和线VII-VII'截取的图8中示出的半导体装置的竖直剖视图。
参照图8、图9A和图9B，根据发明构思的示例性实施例的半导体装置300包括与分隔绝缘层WLC交叉的字线分隔层WLS。在发明构思的示例性实施例中，字线分隔层WLS不与虚设分隔绝缘层DWLC1和DWLC2交叉。例如，字线分隔层WLS可以设置在虚设分隔绝缘层DWLC1和DWLC2与TSV区TA之间。在发明构思的示例性实施例中，字线分隔层WLS部分地延伸穿过下堆叠件110的阶梯结构。
图10至图11是根据发明构思的示例性实施例的半导体装置的竖直剖视图。
参照图10，半导体装置400包括竖直地延伸穿过下字线WL1的字线分隔层WLS。在发明构思的示例性实施例中，字线分隔层WLS延伸穿过下堆叠件110的阶梯结构的一部分。例如，字线分隔层WLS可以延伸穿过包括下字线WL1和下绝缘层112的部分。在发明构思的示例性实施例中，字线分隔层WLS的上表面设置在比下层间绝缘层116的上表面低的水平处。例如，字线分隔层WLS的上表面可以与下字线WL1中的对应的一条下字线WL1的上表面设置在相同的水平处。在发明构思的示例性实施例中，字线分隔层WLS的上表面与下绝缘层112中的对应的一个下绝缘层112的下表面设置在相同的水平处。
参照图11，根据发明构思的示例性实施例的半导体装置500包括竖直地延伸穿过下字线WL1的字线分隔层WLS。在示例性实施例中，字线分隔层WLS包括设置在字线分隔层WLS的内部部分处的空隙V。在示例性实施例中，空隙V是包括空气或一些其它气体的袋或孔。
图12是根据发明构思的示例性实施例的半导体装置的布局。图13是沿着线VIII-VIII'截取的图12中示出的半导体装置的竖直剖视图。
参照图12和图13，根据发明构思的示例性实施例的半导体装置600包括与虚设分隔绝缘层DWLC1和DWLC2交叉的字线分隔层WLS。在发明构思的示例性实施例中，字线分隔层WLS与分隔绝缘层WLC的侧表面接触。例如，字线分隔层WLS的在第二方向D2上的剖面可以与分隔绝缘层WLC的侧表面接触。
图14A至图24B是示出根据发明构思的示例性实施例的制造半导体装置的方法的竖直剖视图。图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A和图24A是在图2中示出的半导体装置中沿着线I-I'和线II-II'截取的剖视图。图14B、图15B、图16B、图17B、图18B、图19B、图20B、图21B、图22B、图23B和图24B是在图2中示出的半导体装置中沿着线III-III'截取的剖视图。
参照图14A和图14B，用于制造半导体装置100的方法包括形成外围电路结构PS、在外围电路结构PS上形成下导电层40以及在下导电层40上形成连接模制层42。在示例性实施例中，外围电路结构PS包括基底10、器件隔离层12、杂质区14、晶体管20、接触插塞30、外围电路线32和外围绝缘层34。器件隔离层12和杂质区14可以形成在基底10的上表面上。在示例性实施例中，器件隔离层12包括由例如氧化硅或氮化硅制成的绝缘层。杂质区14可以包括n型杂质或p型杂质。可以将晶体管20设置为与杂质区14相邻。可以在接触插塞30上设置外围电路线32。可以通过接触插塞30将外围电路线32连接到杂质区14。外围绝缘层34可以覆盖晶体管20、接触插塞30和外围电路线32。
下导电层40可以包括金属、金属氮化物、金属硅化物、金属氧化物、导电碳、多晶硅或其组合。在发明构思的示例性实施例中，下导电层40包括掺杂的多晶硅层。在示例性实施例中，连接模制层42包括牺牲层42b以及设置在牺牲层42b的上表面和下表面处的钝化层42a。连接模制层42可以包括相对于下导电层40具有蚀刻选择性的材料。钝化层42a可以包括相对于牺牲层42b具有蚀刻选择性的材料。在示例性实施例中，钝化层42a可以包括氧化硅，牺牲层42b可以包括氮化硅。
参照图15A和图15B，所述方法包括部分地去除连接模制层42、在下导电层40和连接模制层42上形成支撑件44以及在外围电路结构PS上形成掩埋绝缘层46。可以通过图案化工艺从连接区EA部分地去除连接模制层42，如此，可以部分地暴露下导电层40的上表面。例如，可以执行蚀刻工艺，以去除连接模制层42的部分。可以将支撑件44形成为覆盖暴露的下导电层40和连接模制层42。在示例性实施例中，支撑件44包括多晶硅。
可以从TSV区TA部分地去除下导电层40、连接模制层42和支撑件44，如此，可以部分地暴露外围电路结构PS的外围绝缘层34的上表面。可以将掩埋绝缘层46形成为覆盖暴露的外围绝缘层34。形成掩埋绝缘层46的步骤可以包括执行沉积工艺和平坦化工艺。在发明构思的示例性实施例中，可以将掩埋绝缘层46的上表面与支撑件44的上表面设置在相同的水平处。
参照图16A和图16B，所述方法包括形成下堆叠件110和形成下层间绝缘层116。可以在支撑件44上形成下堆叠件110，可以在下堆叠件110上形成下层间绝缘层116。形成下堆叠件110的步骤可以包括执行沉积工艺和修整工艺。下堆叠件110可以包括多个下绝缘层112和与多个下绝缘层112交替地堆叠的多个下牺牲层114。在示例性实施例中，下绝缘层112包括氧化硅。在示例性实施例中，下牺牲层114包括氮化硅。下堆叠件110可以在连接区EA内具有通过修整工艺形成的阶梯结构。下堆叠件110可以在连接区EA内具有通过蚀刻工艺形成的阶梯结构。在示例性实施例中，连接区EA包括设置在相邻的垫区PA之间的TSV区TA。下堆叠件110可以在垫区PA中具有阶梯结构。在示例性实施例中，下堆叠件110在TSV区TA中不具有阶梯结构而具有平面形状。
下层间绝缘层116可以在连接区EA中覆盖下堆叠件110。下层间绝缘层116可以包括氧化硅、氮化硅、氮氧化硅、低k介电材料、高k介电材料或其组合。在示例性实施例中，下层间绝缘层116包括氧化硅。
参照图17A和图17B，所述方法包括在下堆叠件110的上部处形成沟槽T。可以通过对下堆叠件110的上部进行各向异性蚀刻来形成沟槽T，如此，可以切除多个下牺牲层114和多个下绝缘层112。例如，可以去除下牺牲层114和下绝缘层112中的一些的部分以形成沟槽T。在示例性实施例中，可以将沟槽T形成在设置于单元阵列区CA与TSV区TA之间的垫区PA处。沟槽T可以在一个方向上延伸。沟槽T的下表面可以暴露下绝缘层112，但不限于此。在发明构思的示例性实施例中，可以将沟槽T的下表面形成为暴露下牺牲层114或下绝缘层112。
参照图18A和图18B，所述方法包括在沟槽T内形成字线分隔层WLS。形成字线分隔层WLS的步骤可以包括执行沉积工艺和平坦化工艺。字线分隔层WLS可以具有在向下延伸的同时具有逐渐减小的宽度的锥形形状。字线分隔层WLS可以包括氧化硅、氮化硅、氮氧化硅、低k介电材料、高k介电材料或其组合。字线分隔层WLS可以包括相对于下牺牲层114具有蚀刻选择性的材料。例如，字线分隔层WLS可以包括氧化硅。
参照图19A和图19B，所述方法包括形成下沟道孔CH1和下虚设沟道孔DCH1。下沟道孔CH1可以在单元阵列区CA中竖直地延伸穿过下堆叠件110以暴露下导电层40。下虚设沟道孔DCH1可以在连接区EA中竖直地延伸穿过下堆叠件110和下层间绝缘层116以暴露下导电层40。在发明构思的示例性实施例中，在TSV区TA中不设置下虚设沟道孔DCH1。可以利用设置在下堆叠件110和下层间绝缘层116上的硬掩模M通过各向异性蚀刻工艺形成下沟道孔CH1和下虚设沟道孔DCH1。因为在TSV区TA中不形成下虚设沟道孔DCH1，所以与其余区域相比较，会在TSV区TA中和在TSV区TA周围相对轻微地蚀刻硬掩模M。硬掩模M会在TSV区TA中和在TSV区TA周围具有比在单元阵列区CA周围的高度大的高度。
参照图20A和图20B，所述方法包括在下沟道孔CH1和下虚设沟道孔DCH1内形成沟道牺牲层120。在示例性实施例中，沟道牺牲层120包括第一牺牲材料121和第二牺牲材料122。第一牺牲材料121可以共形地形成在下沟道孔CH1和下虚设沟道孔DCH1内。第二牺牲材料122可以形成在第一牺牲材料121上，同时填充下沟道孔CH1和下虚设沟道孔DCH1。在示例性实施例中，第一牺牲材料121包括氮化硅，第二牺牲材料122包括多晶硅。
参照图21A和图21B，所述方法包括形成上堆叠件130和上层间绝缘层136。形成上堆叠件130的步骤可以包括执行沉积工艺和修整工艺。可以在下堆叠件110上形成上堆叠件130，并且可以在上堆叠件130上形成上层间绝缘层136。上堆叠件130可以包括多个上绝缘层132和与上绝缘层132交替地堆叠的多个上牺牲层134。上绝缘层132可以包括与下绝缘层112的材料相同的材料，上牺牲层134可以包括与下牺牲层114的材料相同的材料。上堆叠件130可以在连接区EA中具有阶梯结构。上层间绝缘层136可以在连接区EA中覆盖上堆叠件130。上层间绝缘层136可以包括与下层间绝缘层116的材料相同的材料。
参照图22A和图22B，所述方法包括形成上沟道孔CH2和上虚设沟道孔DCH2。可以将上沟道孔CH2分别设置在下沟道孔CH1中的对应的下沟道孔CH1上。上沟道孔CH2可以在单元阵列区CA中在竖直地延伸穿过上堆叠件130的同时暴露沟道牺牲层120。可以将上虚设沟道孔DCH2分别设置在下虚设沟道孔DCH1中的对应的下虚设沟道孔DCH1上。上虚设沟道孔DCH2可以在连接区EA中在竖直地延伸穿过上堆叠件130和上层间绝缘层136的同时暴露沟道牺牲层120。在示例性实施例中，在TSV区TA中没有设置上虚设沟道孔DCH2。
参照图23A和图23B，所述方法包括去除沟道牺牲层120、形成沟道结构CS和形成虚设沟道结构DCS。去除沟道牺牲层120的步骤可以包括在上沟道孔CH2和上虚设沟道孔DCH2内形成牺牲材料。牺牲材料可以包括与第一牺牲材料121和第二牺牲材料122的材料相同的材料。由于去除了沟道牺牲层120和牺牲材料，因此可以将下沟道孔CH1连接到相应的上沟道孔CH2，并且可以将下虚设沟道孔DCH1连接到相应的上虚设沟道孔DCH2。
在下沟道孔CH1和上沟道孔CH2内形成沟道结构CS。在下虚设沟道孔DCH1和上虚设沟道孔DCH2内形成虚设沟道结构DCS。可以在沟道结构CS和虚设沟道结构DCS上形成导电垫154。导电垫154可以包括金属、金属氮化物、金属氧化物、金属硅化物、导电碳、多晶硅或其组合的导电层。
虚设沟道结构DCS可以具有与沟道结构CS相同的结构。尽管虚设沟道结构DCS在图23B中被示出为不与字线分隔层WLS叠置，但本公开的实施例不限于此。在发明构思的示例性实施例中，虚设沟道结构DCS竖直地延伸穿过字线分隔层WLS。
参照图24A和图24B，所述方法包括形成连接导电层43、形成下字线WL1和上字线WL2以及形成分隔绝缘层WLC及虚设分隔绝缘层DWLC1和DWLC2。形成连接导电层43的步骤可以包括去除连接模制层42。在示例性实施例中，竖直地各向异性蚀刻下堆叠件110和上堆叠件130，从而部分地暴露下导电层40和连接模制层42。可以通过各向同性蚀刻工艺选择性地去除暴露的连接模制层42。可以在从其去除连接模制层42的空间中形成连接导电层43。参照图5，在形成连接导电层43之前部分地蚀刻信息存储层140的侧表面，如此，可以暴露沟道层150。连接导电层43可以与沟道层150接触。连接导电层43可以包括金属、金属氮化物、金属氧化物、金属硅化物、多晶硅、导电碳或其组合。
形成下字线WL1和上字线WL2的步骤可以包括去除下牺牲层114和上牺牲层134。可以选择性地去除下牺牲层114，然后可以在下绝缘层112之间形成下字线WL1。相似地，可以选择性地去除上牺牲层134，然后可以在上绝缘层132之间形成上字线WL2。下字线WL1和下绝缘层112可以构成下堆叠件110，上字线WL2和上绝缘层132可以构成上堆叠件130。在示例性实施例中，不从TSV区TA及其周围的区域去除下牺牲层114。下字线WL1和上字线WL2可以包括钨(W)、氮化钨(WN)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其组合。
分隔绝缘层WLC以及虚设分隔绝缘层DWLC1和DWLC2可以竖直地延伸穿过下堆叠件110、上堆叠件130和字线分隔层WLS。可以在上堆叠件130和上层间绝缘层136上形成第一上绝缘层160。分隔绝缘层WLC和虚设分隔绝缘层DWLC1和DWLC2可以延伸穿过第一上绝缘层160。如图2中所示，分隔绝缘层WLC以及虚设分隔绝缘层DWLC1和DWLC2可以在与字线分隔层WLS交叉的方向上延伸。分隔绝缘层WLC可以从单元阵列区CA延伸到连接区EA。虚设分隔绝缘层DWLC1和DWLC2可以在与分隔绝缘层WLC交替设置的同时与分隔绝缘层WLC在相同的方向上延伸。可以将虚设分隔绝缘层DWLC1设置在连接区EA中，而可以将虚设分隔绝缘层DWLC2设置在从单元阵列区CA延伸到连接区EA的区域中。分隔绝缘层WLC以及虚设分隔绝缘层DWLC1和DWLC2可以包括氧化硅、氮化硅、氮氧化硅或其组合。
返回参照图2、图3A和图3B，所述方法可以包括形成第二上绝缘层162、位线插塞164、位线166、TSV 170和连接线172。可以在第一上绝缘层160上形成第二上绝缘层162。可以将位线插塞164形成为延伸穿过第一上绝缘层160和第二上绝缘层162。可以在第二上绝缘层162上形成位线166，并且可以将位线166连接到位线插塞164。
可以在TSV区TA内形成TSV 170。TSV 170可以竖直地延伸穿过掩埋绝缘层46、下堆叠件110、下层间绝缘层116、上堆叠件130、上层间绝缘层136、第一上绝缘层160和第二上绝缘层162，如此，可以将TSV 170电连接到连接线172。可以在第二上绝缘层162上形成连接线172。可以通过TSV 170将连接线172电连接到外围电路线32。
第一上绝缘层160和第二上绝缘层162可以包括氧化硅、氮化硅、氮氧化硅或其组合。位线插塞164、位线166、TSV 170和连接线172可以包括金属、金属氮化物、金属氧化物、金属硅化物、多晶硅、导电碳或其组合。
如图19B中所示，硬掩模M会在TSV区TA中和在TSV区TA周围具有比在单元阵列区CA周围的高度大的高度，如此，在下虚设沟道孔DCH1与上虚设沟道孔DCH2之间会存在错位的可能性。字线分隔层WLS可以设置在单元阵列区CA与TSV区TA之间，以使下堆叠件110的下字线WL1分离。因此，字线分隔层WLS可以将单元阵列区CA中的下字线WL1与连接区EA中的下字线WL1电绝缘。因此，可以防止或抑制由错位导致的字线桥接所引起的可靠性劣化。
尽管在上面已经描述了本发明构思的示例性实施例，但本领域普通技术人员将理解的是，在不脱离公开的范围和精神的情况下，各种修改、添加和替换是可能的。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
基底，包括单元阵列区和连接区，连接区包括贯穿硅过孔区；
外围电路结构，设置在基底上；
下堆叠件和上堆叠件，下堆叠件设置在外围电路结构上，上堆叠件设置在下堆叠件上，下堆叠件包括多个下绝缘层和与所述多个下绝缘层交替地堆叠的多条下字线；
多个沟道结构，在单元阵列区中延伸穿过下堆叠件和上堆叠件；
多个虚设沟道结构，在连接区中延伸穿过下堆叠件和上堆叠件；
一对分隔绝缘层，竖直地延伸穿过下堆叠件和上堆叠件并且在第一方向上延伸，所述一对分隔绝缘层在与第一方向交叉的第二方向上彼此间隔开；以及
字线分隔层，设置在下堆叠件的上部处并且当在平面图中观看时与所述一对分隔绝缘层交叉，字线分隔层竖直地延伸穿过所述多条下字线中的至少一条下字线。
2.根据权利要求1所述的半导体装置，其中，字线分隔层设置在单元阵列区与贯穿硅过孔区之间。
3.根据权利要求1所述的半导体装置，所述半导体装置还包括：
下层间绝缘层，覆盖下堆叠件，
其中，字线分隔层的上表面与下层间绝缘层的上表面设置在相同的水平处。
4.根据权利要求1所述的半导体装置，其中，字线分隔层设置在虚设沟道结构之间。
5.根据权利要求1所述的半导体装置，其中，当在纵向剖视图中观看时所述一对分隔绝缘层完全延伸穿过字线分隔层。
6.根据权利要求1所述的半导体装置，其中，字线分隔层的横向端部设置在所述一对分隔绝缘层的外部。
7.根据权利要求1所述的半导体装置，所述半导体装置还包括：
贯穿硅过孔，设置在贯穿硅过孔区中，贯穿硅过孔延伸穿过上堆叠件和下堆叠件并且连接到外围电路结构。
8.根据权利要求1所述的半导体装置，其中，所述多个虚设沟道结构中的至少一个虚设沟道结构竖直地延伸穿过字线分隔层。
9.根据权利要求1所述的半导体装置，所述半导体装置还包括：
多个虚设分隔绝缘层，设置在所述一对分隔绝缘层之间并且在第二方向上彼此间隔开。
10.根据权利要求9所述的半导体装置，其中，字线分隔层与所述多个虚设分隔绝缘层交叉。
11.根据权利要求9所述的半导体装置，其中，字线分隔层设置在贯穿硅过孔区与所述多个虚设分隔绝缘层之间。
12.根据权利要求1所述的半导体装置，其中：
下堆叠件在连接区中具有阶梯结构；以及
字线分隔层延伸穿过阶梯结构的一部分。
13.根据权利要求12所述的半导体装置，所述半导体装置还包括：
下层间绝缘层，覆盖下堆叠件，
其中，字线分隔层的上表面设置在比下层间绝缘层的上表面低的水平处。
14.根据权利要求1所述的半导体装置，其中，字线分隔层的在第二方向上的剖面与所述一对分隔绝缘层的侧表面接触。
15.根据权利要求1所述的半导体装置，其中，字线分隔层将所述多条下字线的部分与所述多个沟道结构电绝缘。
16.根据权利要求1所述的半导体装置，其中，字线分隔层竖直地延伸穿过所述多条下字线之中的设置在最上层处的下字线，字线分隔层的上表面与上堆叠件的下表面接触。
17.一种半导体装置，所述半导体装置包括：
基底，包括单元阵列区以及设置在单元阵列区的相对侧处的第一连接区和第二连接区，第一连接区和第二连接区中的每个包括多个贯穿硅过孔区；
外围电路结构，设置在基底上；
下堆叠件和上堆叠件，下堆叠件设置在外围电路结构上，上堆叠件设置在下堆叠件上，下堆叠件包括多个下绝缘层和与所述多个下绝缘层交替地堆叠的多条下字线；
多个沟道结构，在单元阵列区中延伸穿过下堆叠件和上堆叠件；
多个虚设沟道结构，在第一连接区和第二连接区中延伸穿过下堆叠件和上堆叠件；
多个分隔绝缘层，竖直地延伸穿过下堆叠件和上堆叠件并且在第一方向上延伸，所述多个分隔绝缘层在与第一方向交叉的第二方向上彼此间隔开；以及
多个字线分隔层，设置在下堆叠件的上部处并且与所述多个分隔绝缘层之中的两个相邻的分隔绝缘层交叉，所述多个字线分隔层竖直地延伸穿过所述多条下字线中的至少一条下字线，
其中，所述多个字线分隔层包括在第一连接区中布置成第一列的第一字线分隔层和在第二连接区中布置成第二列的第二字线分隔层，第一字线分隔层和第二字线分隔层在第二方向上布置成之字形方式。
18.根据权利要求17所述的半导体装置，其中，所述多个贯穿硅过孔区设置在所述多个分隔绝缘层之间。
19.根据权利要求17所述的半导体装置，其中，所述多个分隔绝缘层遍及单元阵列区、第一连接区和第二连接区延伸。
20.一种半导体装置，所述半导体装置包括：
基底，包括单元阵列区和连接区，连接区包括贯穿硅过孔区；
外围电路结构，设置在基底上；
下导电层，设置在外围电路结构上；
连接导电层，在单元阵列区中设置在下导电层上；
连接模制层，在连接区中设置在下导电层上；
支撑件，设置在连接导电层和连接模制层上；
掩埋绝缘层，设置在贯穿硅过孔区中，并且延伸穿过下导电层、连接模制层和支撑件；
下堆叠件，设置在支撑件上，下堆叠件包括多个下绝缘层和与所述多个下绝缘层交替地堆叠的多条下字线；
上堆叠件，设置在下堆叠件上，上堆叠件包括多个上绝缘层和与所述多个上绝缘层交替地堆叠的多条上字线；
多个沟道结构，在单元阵列区中延伸穿过下堆叠件和上堆叠件；
多个虚设沟道结构，在连接区中延伸穿过下堆叠件和上堆叠件；
一对分隔绝缘层，竖直地延伸穿过下堆叠件和上堆叠件并且在第一方向上延伸，所述一对分隔绝缘层在与第一方向交叉的第二方向上彼此间隔开；
字线分隔层，设置在下堆叠件的上部处并且与所述一对分隔绝缘层交叉，字线分隔层竖直地延伸穿过所述多条下字线中的至少一条下字线；以及
贯穿硅过孔，设置在贯穿硅过孔区中，贯穿硅过孔延伸穿过上堆叠件和下堆叠件并且连接到外围电路结构，
其中，在贯穿硅过孔区中，下堆叠件还包括与所述多条下字线设置在相同的水平处的多个下牺牲层，并且
贯穿硅过孔竖直地延伸穿过所述多个下牺牲层。
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* Cited by examiner, † Cited by third party
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WO2021195997A1 (en) * 2020-03-31 2021-10-07 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and method for forming the same

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5300419B2 (ja) 2008-11-05 2013-09-25 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US9589981B2 (en) 2015-06-15 2017-03-07 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
US9806093B2 (en) * 2015-12-22 2017-10-31 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
US10224104B2 (en) 2016-03-23 2019-03-05 Sandisk Technologies Llc Three dimensional NAND memory device with common bit line for multiple NAND strings in each memory block
US10256248B2 (en) 2016-06-07 2019-04-09 Sandisk Technologies Llc Through-memory-level via structures between staircase regions in a three-dimensional memory device and method of making thereof
KR102658193B1 (ko) 2016-11-07 2024-04-17 삼성전자주식회사 채널 구조체를 포함하는 반도체 소자
KR101745483B1 (ko) 2017-03-03 2017-06-09 이양선 사다리 전도방지 장치 및 이를 구비한 사다리
KR102419168B1 (ko) 2017-07-31 2022-07-11 삼성전자주식회사 3차원 반도체 메모리 장치 및 그의 제조 방법
JP2019054102A (ja) 2017-09-14 2019-04-04 東芝メモリ株式会社 記憶装置およびその製造方法
US11342351B2 (en) 2018-01-10 2022-05-24 Samsung Electronics Co., Ltd. Three-dimensional semiconductor device
KR102566771B1 (ko) 2018-01-31 2023-08-14 삼성전자주식회사 3차원 반도체 소자
KR102576211B1 (ko) * 2018-01-31 2023-09-07 삼성전자주식회사 반도체 장치
KR102612406B1 (ko) * 2018-04-06 2023-12-13 삼성전자주식회사 반도체 메모리 소자
KR20210081051A (ko) * 2019-12-23 2021-07-01 삼성전자주식회사 워드 라인 분리층을 갖는 반도체 소자

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