CN113078090B - 晶圆制备方法、键合方法、键合装置、键合设备 - Google Patents

晶圆制备方法、键合方法、键合装置、键合设备 Download PDF

Info

Publication number
CN113078090B
CN113078090B CN202110310943.4A CN202110310943A CN113078090B CN 113078090 B CN113078090 B CN 113078090B CN 202110310943 A CN202110310943 A CN 202110310943A CN 113078090 B CN113078090 B CN 113078090B
Authority
CN
China
Prior art keywords
wafer
mark
layer
deformation
interconnection layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110310943.4A
Other languages
English (en)
Other versions
CN113078090A (zh
Inventor
尹朋岸
胡思平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202110310943.4A priority Critical patent/CN113078090B/zh
Publication of CN113078090A publication Critical patent/CN113078090A/zh
Application granted granted Critical
Publication of CN113078090B publication Critical patent/CN113078090B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67121—Apparatus for making assemblies not otherwise provided for, e.g. package constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

本申请提供了晶圆制备方法、键合方法、键合装置、键合设备。其中，晶圆制备方法通过在衬底上依次形成覆盖衬底的功能层、覆盖功能层的连接层、及覆盖连接层的互联层，连接层与功能层通过将第二标识正对应第一标识进行对准，互联层与连接层通过将第四标识正对应第三标识进行对准，以使功能层、连接层、互联层相互对准。因此，该晶圆可以直接通过互联层上的第五标识正对应其他晶圆的对准标识，使得该晶圆直接对准其他晶圆，有利于减小不同晶圆的形变差异导致的对准偏差，提高了不同晶圆间的对准精度，从而提供了一种晶圆键合方法、键合装置、键合设备。

Description

晶圆制备方法、键合方法、键合装置、键合设备
技术领域
本申请属于半导体技术领域，具体涉及晶圆制备方法、键合方法、键合装置、键合设备。
背景技术
随着电子设备的不断发展，由于电子设备的便携性、以及丰富多样的操作性，现已备受广大用户的喜爱。但同时用户对电子设备的期望值与要求也越来越高，大大提升了对半导体芯片的需求。在半导体制造过程中，由于半导体芯片的集成度越来越高，关键尺寸越做越小，统一的晶圆对半导体器件的制造越来越重要。例如，在晶圆在制程加工过程中，晶圆受到诸多表面薄膜以及热处理的影响，会积累大量的应力，应力使得晶圆发生一定程度的弯曲和膨胀，导致不同晶圆在对准的过程中，出现较大程度上的尺寸偏差。
发明内容
鉴于此，本申请第一方面提供了一种晶圆制备方法，包括：
提供衬底；
形成覆盖所述衬底的功能层，所述功能层具有第一标识；
形成覆盖所述功能层的连接层，所述连接层具有间隔设置的第二标识与第三标识，所述第二标识正对应所述第一标识；以及
形成覆盖所述连接层的互联层，所述互联层具有间隔设置的第四标识与第五标识，所述第四标识正对应所述第三标识。
本申请第一方面提供的晶圆制备方法，在衬底上依次形成覆盖衬底的功能层、覆盖功能层的连接层、及覆盖连接层的互联层，连接层与功能层通过将第二标识正对应第一标识进行对准，互联层与连接层通过将第四标识正对应第三标识进行对准，以使功能层、连接层、互联层相互对准。因此，该晶圆可以直接通过互联层上的第五标识正对应其他晶圆的对准标识，使得该晶圆直接对准其他晶圆，有利于减小不同晶圆的形变差异导致的对准偏差，提高了不同晶圆间的对准精度。
其中，“形成覆盖所述连接层的互联层，所述互联层具有间隔设置的第四标识与第五标识，所述第四标识正对应所述第三标识”包括：
形成覆盖所述连接层的互联层，所述互联层具有间隔设置的第四标识与第五标识，所述第四标识正对应所述第三标识；其中，所述第四标识至所述第五标识的距离与所述第二标识至所述第三标识的距离相等。
本申请第二方面提供了一种晶圆键合方法，包括：
提供第二晶圆；其中，所述第二晶圆具有第五预设标识；
提供第一衬底，形成覆盖所述第一衬底的第一功能层，所述第一功能层具有第一标识；
形成覆盖所述第一功能层的第一连接层，所述第一连接层具有间隔设置的第二标识与第三标识，所述第二标识正对应所述第一标识；
形成覆盖所述第一连接层的第一互联层以形成第一晶圆，所述第一互联层具有间隔设置的第四标识与第五标识，所述第四标识正对应所述第三标识；以及
将所述第一互联层的表面与所述第二晶圆的靠近所述第一互联层一侧的表面抵接，并使所述第五标识正对应所述第五预设标识。
本申请第二方面提供的晶圆键合方法，通过提供具有第五预设标识的第二晶圆，在第一衬底上依次形成覆盖第一衬底的第一功能层、覆盖第一功能层的第一连接层、及覆盖第一连接层的第一互联层，以形成第一晶圆。其中，第一连接层与第一功能层通过将第二标识正对应第一标识进行对准，第一互联层与第一连接层通过将第四标识正对应第三标识进行对准，以使第一功能层、第一连接层、第一互联层相互对准。将第一互联层的表面与第二晶圆的靠近第一互联层一侧的表面抵接时，第一晶圆可以直接通过第一互联层上的第五标识正对应第二晶圆的第五预设标识点，使得第一晶圆直接对准第二晶圆，有利于减小不同晶圆间的形变差异导致的对准偏差，提高了不同晶圆间的对准精度，进而提升了晶圆键合质量。
其中，“提供第二晶圆；其中，所述第二晶圆具有第五预设标识”包括：
提供第二晶圆；其中，所述第二晶圆包括在第二衬底上依次形成的第二功能层、第二连接层、第二互联层，所述第二功能层具有所述第五预设标识；
“将所述第一互联层的表面与所述第二晶圆的靠近所述第一互联层一侧的表面抵接，并使所述第五标识正对应所述第五预设标识”包括：
将所述第一互联层的表面与所述第二互联层的表面抵接，并使所述第五标识正对应所述第五预设标识。
其中，“提供第二晶圆；其中，所述第二晶圆具有第五预设标识”包括：
提供第二晶圆；其中，所述第二晶圆包括在第二衬底上依次形成的第二功能层、第二连接层、第二互联层，所述第二互联层具有所述第五预设标识；
“将所述第一互联层的表面与所述第二晶圆的靠近所述第一互联层一侧的表面抵接，并使所述第五标识正对应所述第五预设标识”包括：
将所述第一互联层的表面与所述第二互联层的表面抵接，并使所述第五标识正对应所述第五预设标识。
其中，“提供第二晶圆；其中，所述第二晶圆包括在第二衬底上依次形成的第二功能层、第二连接层、第二互联层，所述第二互联层具有第五预设标识”包括：
提供第二晶圆；其中，所述第二晶圆包括在第二衬底上依次形成的第二功能层、第二连接层、第二互联层，所述第二功能层具有第一预设标识，所述第二连接层具有间隔设置的第二预设标识与第三预设标识，所述第二预设标识正应对所述第一预设标识，所述第二互联层具有间隔设置的第四预设标识与第五预设标识，所述第四预设标识正对应所述第三预设标识。
其中，“将所述第一互联层的表面与所述第二晶圆的靠近所述第一互联层一侧的表面抵接，并使所述第五标识正对应所述第五预设标识”包括：
将所述第一互联层的表面与所述第二晶圆的靠近所述第一互联层一侧的表面抵接，并使所述第五标识正对应所述第五预设标识；其中，所述第一预设标识正对应所述第一标识，所述第二预设标识正对应所述第二标识，所述第三预设标识正对应所述第三标识，所述第四预设标识正对应所述第四标识。
其中，在“形成覆盖所述第一功能层的第一连接层，所述第一连接层具有间隔设置的第二标识与第三标识，所述第二标识正对应所述第一标识”之前，还包括：
获取所述第二晶圆的总变形量；
获取所述第一功能层的第一变形量；
“形成覆盖所述第一连接层的第一互联层以形成第一晶圆，所述第一互联层具有间隔设置的第四标识与第五标识，所述第四标识正对应所述第三标识”包括
获取所述第一连接层的第二变形量；
根据所述总变形量、所述第一变形量、及所述第二变形量，形成具有第三变形量且覆盖所述第一连接层的所述第一互联层以形成所述第一晶圆，以使所述第一变形量、所述第二变形量、及所述第三变形量适配所述总变形量，所述第一互联层具有间隔设置的所述第四标识与所述第五标识，所述第四标识正对应所述第三标识。
其中，“提供第二晶圆；其中，所述第二晶圆具有第五预设标识”包括：
提供第二晶圆；其中，所述第二晶圆包括在第二衬底上依次形成的第二功能层、第二连接层、第二互联层，所述第二互联层具有第五预设标识。
“获取所述第二晶圆的总变形量”包括：
获取所述第二功能层、所述第二连接层、及所述第二互联层的变形量；
根据所述第二功能层、所述第二连接层、及所述第二互联层的变形量，获取所述第二晶圆的总变形量。
其中，在“获取所述第一功能层的第一变形量”之后，还包括：
计算所述总形变量与所述第一变形量的差值；
“根据所述总变形量、所述第一变形量、及所述第二变形量，形成具有第三变形量且覆盖所述第一连接层的所述第一互联层以形成所述第一晶圆，以使所述第一变形量、所述第二变形量、及所述第三变形量适配所述总变形量，所述第一互联层具有间隔设置的所述第四标识与所述第五标识，所述第四标识正对应所述第三标识”，包括：
根据所述总变形量、所述第一变形量、及所述第二变形量，形成具有第三变形量且覆盖所述第一连接层的所述第一互联层以形成所述第一晶圆，以使所述第一变形量、所述第二变形量、及所述第三变形量适配所述总变形量，所述第一互联层具有间隔设置的所述第四标识与所述第五标识，所述第四标识正对应所述第三标识；其中，所述第二变形量与所述第三变形量之和为所述总形变量与所述第一变形量的差值。
其中，“根据所述总变形量、所述第一变形量、及所述第二变形量，形成具有第三变形量且覆盖所述第一连接层的所述第一互联层以形成所述第一晶圆，以使所述第一变形量、所述第二变形量、及所述第三变形量适配所述总变形量，所述第一互联层具有间隔设置的所述第四标识与所述第五标识，所述第四标识正对应所述第三标识”包括：
根据所述总变形量、所述第一变形量、及所述第二变形量，形成具有第三变形量且覆盖所述第一连接层的所述第一互联层以形成所述第一晶圆，以使所述第一变形量、所述第二变形量、及所述第三变形量适配所述总变形量，所述第一互联层具有间隔设置的所述第四标识与所述第五标识，所述第四标识正对应所述第三标识；其中，所述第二变形量等于所述第三变形量。
本申请第三方面提供了一种晶圆键合装置，用于键合所述第一晶圆与所述第二晶圆，所述第一晶圆采用如本申请第一方面的晶圆制备方法制备而成，所述第二晶圆具有所述第五预设标识，包括：
控制单元，所述控制单元用于控制所述第一晶圆的所述第一互联层表面与所述第二晶圆的靠近所述第一互联层一侧的表面抵接，并使所述第五标识正对应所述第五预设标识。
本申请第三方面提供的晶圆键合装置，用于键合第一晶圆与第二晶圆，第一晶圆采用如本申请第一方面的晶圆制备方法制备而成，第二晶圆具有第五预设标识，通过采用控制单元控制第一晶圆的第一互联层表面与第二晶圆的靠近第一互联层一侧的表面抵接，并使第五标识正对应第五预设标识，使得第一晶圆直接对准第二晶圆，有利于减小不同晶圆间的形变差异导致的对准偏差，提高了不同晶圆间的对准精度，进而提升了晶圆键合质量。
其中，所述第二晶圆包括在所述第二衬底上依次形成的所述第二功能层、所述第二连接层、所述第二互联层，所述第二功能层具有第一预设标识，所述第二连接层具有间隔设置的第二预设标识与第三预设标识，所述第二预设标识正应对所述第一预设标识，所述第二互联层还具有与所述第五预设标识间隔设置的第四预设标识，所述第四预设标识正对应所述第三预设标识，包括：
所述控制单元还用于控制所述第一晶圆的所述第一互联层表面与所述第二晶圆的所述第二互联层的表面抵接，并使所述第五标识正对应所述第五预设标识。
其中，所述晶圆键合装置还包括：
形成单元，所述形成单元用于形成覆盖所述第一衬底且具有第一变形量的所述第一功能层；所述形成单元还用于形成覆盖所述第一功能层且具有所述第二变形量的所述第一连接层；所述形成单元还用于形成覆盖所述第一连接层且具有第三变形量的第一互联层；
获取单元，所述获取单元用于获取第二晶圆的总变形量，所述获取单元还用于获取所述第一晶圆的所述第一功能层的第一变形量；在形成覆盖所述第一晶圆的所述第一功能层的所述第一连接层时，所述获取单元还用于获取所述第一连接层的第二变形量；根据所述总变形量、所述第一变形量、及与第二变形量，在形成覆盖所述第一连接层的所述第一互联层时，所述获取单元还用于确定所述第一互联层的第三变形量以使与第一变形量、与第二变形量、及所述第三变形量适配所述总变形量。
本申请第四方面提供了一种晶圆键合设备，晶圆键合设备包括壳体、形成件、检测器、以及处理器，壳体内具有收容空间，所述形成件、所述检测器设于所述收容空间内，所述形成件用于形成所述第一晶圆，所述检测器用于检测并获取变形量，所述处理器设于所述收容空间内且电连接所述形成件与所述检测器，所述处理器用于执行如权本申请第二方面的晶圆键合方法。
本申请第四方面提供的晶圆键合设备，包括壳体、形成件、检测器、以及处理器，通过在壳体的收容空间内设置形成件与检测器，处理器设于收容空间内且电连接形成件与检测器，处理器用于执行如本申请第二方面的晶圆键合方法，使得第一晶圆直接对准第二晶圆，有利于减小不同晶圆间的形变差异导致的对准偏差，提高了不同晶圆间的对准精度，进而提升了晶圆键合质量。
附图说明
为了更清楚地说明本申请实施方式中的技术方案，下面将对本申请实施方式中所需要使用的附图进行说明。
图1为本申请一实施方式中晶圆制备方法的流程示意图。
图2为本申请一实施方式中晶圆结构分解示意图。
图3为本申请一实施方式中晶圆结构示意图。
图4为本申请一实施方式中S40所包括的流程示意图。
图5为本申请一实施方式中晶圆键合方法的流程示意图。
图6为本申请一实施方式中晶圆键合的结构示意图。
图7为本申请一实施方式中S100、S600所包括的流程示意图。
图8为本申请一实施方式中晶圆键合的结构示意图。
图9为本申请又一实施方式中S100、S600所包括的流程示意图。
图10为本申请又一实施方式中晶圆键合的结构示意图。
图11为本申请一实施方式中S120所包括的流程示意图。
图12为本申请另一实施方式中晶圆键合的结构示意图。
图13为本申请一实施方式中S620所包括的流程示意图。
图14为本申请一实施方式中S400之前、S500所包括的流程示意图。
图15为本申请一实施方式中S100、S380所包括的流程示意图。
图16为本申请一实施方式中S390、S520所包括的流程示意图。
图17为本申请一实施方式中S520所包括的流程示意图。
图18为本申请一实施方式中晶圆键合装置的电子结构示意图。
图19为本申请又一实施方式中晶圆键合装置的电子结构示意图。
图20为本申请一实施方式中晶圆键合设备的结构示意图。
标号说明：
衬底-1a，功能层-1b，连接层-1c，互联层-1d，第一晶圆-1，第一衬底-10，第一功能层-11，第一标识-111，第一连接层-12，第二标识-121，第三标识-122，第一互联层-13，第四标识-131，第五标识-132，第二晶圆-2，第二衬底-20，第二功能层-21，第一预设标识-211，第二连接层-22，第二预设标识-221，第三预设标识-222，第二互联层-23，第四预设标识-231，第五预设标识-232，晶圆键合装置-3，控制单元-31，形成单元-32，获取单元-33，晶圆键合设备-4，壳体41，收容空间411，形成件42，检测器43，处理器-44。
具体实施方式
以下是本申请的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本申请的保护范围。
在介绍本申请的技术方案之前，再详细介绍下相关技术中的技术问题。
随着电子设备的不断发展，由于电子设备的便携性、以及丰富多样的操作性，现已备受广大用户的喜爱。但同时用户对电子设备的期望值与要求也越来越高，大大提升了对半导体芯片的需求。在半导体制造过程中，由于半导体芯片的集成度越来越高，关键尺寸越做越小，统一的晶圆对半导体器件的制造越来越重要。例如，在晶圆在制程加工过程中，晶圆受到诸多表面薄膜以及热处理的影响，会积累大量的应力，导致晶圆发生一定程度的弯曲和膨胀，导致不同晶圆在对准的过程中，出现较大程度上的尺寸偏差。
在相关技术中，不同晶圆间通常通过功能层上的对准标识进行对准，而受当前晶圆键合机台及各种晶圆工装的限制，无法对晶圆在各个方向的弯曲和膨胀单独进行补偿。因此在晶圆键合的过程中，晶圆在各个方向上的形变会使得对准标识发生位移，使得不同晶圆间形成形变差异，进而导致不同晶圆无法通过对准标识进行对准。而且随着技术代的更新，不同晶圆间的形变差异会逐渐成为晶圆键合工艺的瓶颈，因此迫切需要一种能够补偿不同晶圆间的形变差异，以解决晶圆键合过程中不同晶圆形变差异所导致的对准偏差问题的方法。
鉴于此，为解决如上问题，本申请提供了一种晶圆制备方法。请一并参阅图1至图3，图1为本申请一实施方式中晶圆制备方法的流程示意图。图2为本申请一实施方式中晶圆制备方法的结构拆分示意图。图3为本申请一实施方式中晶圆制备方法所制备出的晶圆结构示意图。所述晶圆制备方法包括但不仅限于S10，S20，S30，S40。其中，S10，S20，S30，S40的详细介绍如下。
S10，提供衬底1a。
具体的，晶圆(wafer)是制造半导体器件的基础性原材料，晶圆经过一系列半导体制造工艺形成极微小的电路结构，再经切割、封装、测试成为芯片，广泛应用到各类电子设备当中，而衬底1a指半导体单晶材料制造而成的晶圆片。可选地，衬底1a为尚未开始进行表面加工的晶圆。当然，在其他的实施方式中，衬底1a也指用于半导体外延生长的基板晶圆。
衬底1a经过一系列的表面加工可以形成晶圆。在本实施方式中，衬底1a以硅衬底进行描写。但在其他实施方式中，衬底1a还可以是其他形式的衬底1a。举例而言，衬底1a可以为单晶硅(Si)衬底1a、单晶锗(Ge)衬底1a、绝缘体上硅(Silicon On Insulator，SOI)衬底1a或绝缘体上锗(Germanium On Insulator，GOI)衬底1a等。可选地，衬底1a还可以为P型掺杂衬底1a或N型掺杂衬底1a。可以根据实际需求选择合适的材料作为衬底1a，本申请对此不做具体限制。当然，其他实施例中，衬底1a的材料还可以为包括其他元素的半导体或化合物。举例而言，衬底1a可以为砷化镓(gallium arsenide，GaAs)衬底1a、磷化铟(Indiumphosphide，InP)衬底1a或碳化硅(SiC)衬底1a等。
S20，形成覆盖所述衬底1a的功能层1b，所述功能层1b具有第一标识111。
在本实施方式，功能层1b可以理解为在衬底1a上通过氧化、沉积、蚀刻、光刻等之一或多个方式形成的金属层，利用功能层1b的导电可以实现晶圆的各种功能。可选地，功能层1b的材质为银、铜、金、铝、钨、镍、铁等。优选地，在本实施方式中，功能层1b的材质为铜。
具体的，功能层1b的第一标识111可以理解为功能层1b用于对准晶圆的其他层结构的对准标识。当一个晶圆或一个晶圆中的某个层结构上的对准标识正对应第一标识111时，该晶圆对准功能层1b或该晶圆中的某个层结构对准功能层1b。
S30，形成覆盖所述功能层1b的连接层1c，所述连接层1c具有间隔设置的第二标识121与第三标识122，所述第二标识121正对应所述第一标识111。
在本实施方式中，覆盖功能层1b的连接层1c起到连接功能层1b与互联层1d的作用。由于连接层1c具有间隔设置的第二标识121与第三标识122，而第二标识121正对应功能层1b的第一标识111，以使连接层1c对准功能层1b。可选地，连接层1c的材质为银、铜、金、铝、钨、镍、铁等。优选地，在本实施方式中连接层1c的材质为铜。
在一些实施方式中，功能层1b与连接层1c通过第二标识121正对应第一标识111进行对准时，由于第三标识122与第二标识121间隔设置，第三标识122可用于正对应其他标识，以使连接层1c在对准功能层1b的同时，连接层1c可以利用第三标识122点对准相同晶圆内的其他层结构或其他晶圆。
S40，形成覆盖所述连接层1c的互联层1d，所述互联层1d具有间隔设置的第四标识131与第五标识132，所述第四标识131正对应所述第三标识122。
在本实施方式中，互联层1d具有多个通孔，通孔为蚀刻或激光等方式形成，在通孔内填充入导电材料，以使互联层1d用于联接不同晶圆的表面以实现不同晶圆间的互连。可选地，互联层1d的材质为银、铜、金、铝、钨、镍、铁、多晶硅等。优选地，在本实施方式中互联层1d的材质为铜。
在一些实施方式中，当功能层1b与连接层1c通过第二标识121正对应第一标识111进行对准时，互联层1d的第四标识131正对应连接层1c的第三标识122，以使互联层1d对准连接层1c，进而使得功能层1b、连接层1c、互联层1d相互对准。其中，由于互联层1d具有与第四标识131间隔设置的第五标识132，该晶圆可以通过第五标识132与其他晶圆进行对准。
本实施方式的晶圆制备方法，在衬底1a上依次形成覆盖所述衬底1a的功能层1b、覆盖所述功能层1b的连接层1c、及覆盖连接的互联层1d，连接层1c与功能层1b通过将第二标识121正对应第一标识111进行对准，互联层1d与连接层1c通过将第四标识131正对应第三标识122进行对准，以使功能层1b、连接层1c、互联层1d相互对准，因此该晶圆可以直接通过互联层1d上的第五标识132正对应其他晶圆的对准标识，使得该晶圆直接对准其他晶圆，有利于减小不同晶圆的形变差异导致的对准偏差，提高了不同晶圆间的对准精度。
值得注意的是，值得注意的是，在本实施方式中，S10、S20、S30、S40等步骤并不代表本申请提供的晶圆制备方法的固定顺序，S10、S20、S30、S40等仅为代表该步骤的标号。例如S30可以在S20之后，即在衬底1a上形成功能层1b后再形成连接层1c。当然了，S30也可以和S20同时进行，即在衬底1a上同时形成功能层1b和连接层1c。可选地，本实施方式仅以S20在S30之前进行示意说明。
请一并参考图4，图4为本申请一实施方式中S40所包括的流程示意图。在本实施方式中，S40“形成覆盖所述连接层1c的互联层1d，所述互联层1d具有间隔设置的第四标识131与第五标识132，所述第四标识131正对应所述第三标识122”包括S50。其中，S50的介绍如下：
S50，形成覆盖所述连接层1c的互联层1d，所述互联层1d具有间隔设置的第四标识131与第五标识132，所述第四标识131正对应所述第三标识122；其中，所述第四标识131至所述第五标识132的距离与所述第二标识121至所述第三标识122的距离相等。
在本实施方式中，当功能层1b与连接层1c通过第二标识121正对应第一标识111进行对准时，互联层1d通过第四标识131正对应第三标识122对准连接层1c。在晶圆键合过程中，由于第四标识131至第五标识132的距离与第二标识121至第三标识122的距离相等，在晶圆内部不同层结构对准的过程中，相同的距离可以减少不同层结构的对准时间，提升对准效率，并且其他晶圆上的对准标识可以直接通过所述距离方便快捷地锁定该晶圆上需要对准的标识，有利于提升不同晶圆间的对准效率。
在一些实施方式中，功能层1b上还具有第六标识(未示出)，第一标识111至第六标识的距离、第二标识121至第三标识122的距离、及第四标识131至第五标识132的距离均相等，有利于进一步提升晶圆内部不同层结构的对准效率。
本申请还提供了一种晶圆键合方法。请一并参阅图5和图6，图5为本申请一实施方式中晶圆键合方法的流程示意图。图6为本申请一实施方式中晶圆键合的结构示意图。所述晶圆键合方法包括但不仅限于S100，S200，S300，S400，S500，S600。其中，S100，S200，S300，S400，S500，S600的详细介绍如下。
S100，提供第二晶圆2；其中，所述第二晶圆2具有第五预设标识232。
在本实施方式中，提供的第二晶圆2可以通过前述的晶圆制备方法制备而成，也可以不通过前述的晶圆制备方法制备而成，本实施方式对第二晶圆2不进行严格限制。
在一些实施方式中，第五预设标识232为预先设置在第二晶圆2上的标识，当第二晶圆2具有多个层结构时，第五预设标识232可以设置在第二晶圆2的任意一个层结构上。当然，在其他实施方式中，第五预设标识232也可以是贯穿第二晶圆2中多个层结构的标识。
S200，提供第一衬底10。
第一衬底10经过一系列的表面加工可以形成第一晶圆。在本实施方式中，第一衬底10以硅衬底进行描写。但在其他实施方式中，第一衬底10还可以是其他形式的衬底。举例而言，第一衬底10可以为单晶硅(Si)衬底、单晶锗(Ge)衬底、绝缘体上硅(Silicon OnInsulator，SOI)衬底或绝缘体上锗(Germanium On Insulator，GOI)衬底等。可选地，第一衬底10还可以为P型掺杂衬底或N型掺杂衬底。可以根据实际需求选择合适的材料作为衬底，本申请对此不做具体限制。当然，其他实施例中，第一衬底10的材料还可以为包括其他元素的半导体或化合物。举例而言，第一衬底10可以为砷化镓(gallium arsenide，GaAs)衬底、磷化铟(Indium phosphide，InP)衬底或碳化硅(SiC)衬底等。
S300，形成覆盖所述第一衬底10的第一功能层11，所述第一功能层11具有第一标识111。
在本实施方式，第一功能层11可以理解为在第一衬底10上通过氧化、沉积、蚀刻、光刻等之一或多个方式形成的金属层，利用第一功能层11的导电可以实现第一晶圆的各种功能。可选地，第一功能层11的材质为银、铜、金、铝、钨、镍、铁等。优选地，在本实施方式中第一功能层11的材质为铜。
具体的，第一功能层11的第一标识111可以理解为第一功能层11用于对准其他层结构的对准标识。当一个晶圆或一个晶圆中的某层结构上的标识正对应第一标识111时，该晶圆对准第一功能层11或该晶圆中的某个层结构对准第一功能层11。
S400，形成覆盖所述第一功能层11的第一连接层12，所述第一连接层12具有间隔设置的第二标识121与第三标识122，所述第二标识121正对应所述第一标识111。
在本实施方式中，覆盖第一功能层11的第一连接层12起到连接第一功能层11与第一互联层13的作用。由于第一连接层12具有间隔设置的第二标识121与第三标识122，而第二标识121正对应第一功能层11的第一标识111，以使第一连接层12对准第一功能层11。可选地，第一连接层12的材质为银、铜、金、铝、钨、镍、铁等。优选地，在本实施方式中，第一连接层12的材质为铜。
在一些实施方式中，第一功能层11与第一连接层12通过第二标识121正对应第一标识111进行对准时，由于第三标识122与第二标识121间隔设置，第三标识122可用于正对应其他标识，以使第一连接层12在对准第一功能层11的同时，第一连接层12可以利用第三标识122点对准同个晶圆内的其他层结构或第二晶圆2。
S500，形成覆盖所述第一连接层12的第一互联层13以形成第一晶圆1，所述第一互联层13具有间隔设置的第四标识131与第五标识132，所述第四标识131正对应所述第三标识122。
在本实施方式中，第一互联层13具有多个通孔，通孔为蚀刻或激光等方式形成，在通孔内填充入导电材料，以使第一互联层13用于联接不同晶圆的表面以实现不同晶圆间的互连。可选地，第一互联层13的材质为银、铜、金、铝、钨、镍、铁、多晶硅等。优选地，在本实施方式中，第一互联层13的材质为铜。
在一些实施方式中，当第一功能层11与第一连接层12通过第二标识121正对应第一标识111进行对准时，第一互联层13的第四标识131正对应第一连接层12的第三标识122，以使第一互联层13对准第一连接层12，进而使得第一功能层11、第一连接层12、第一互联层13相互对准。其中，由于第一互联层13具有与第四标识131间隔设置的第五标识132，该第一晶圆1可以通过第五标识132与第二晶圆2进行对准。
S600，将所述第一互联层13的表面与所述第二晶圆2的靠近所述第一互联层13一侧的表面抵接，并使所述第五标识132正对应所述第五预设标识232。
在本实施方式中，由于第一晶圆1的第一功能层11、第一连接层12、第一互联层13为相互对准状态，当将第一互联层13的表面与第二晶圆2的靠近第一互联层13一侧的表面抵接，并使第五标识132正对应第五预设标识232时，第一晶圆1可以直接对准第二晶圆2，并完成第一晶圆1与第二晶圆2的键合。本实施方式可以确保第一晶圆1与第二晶圆2对准过程中，第一晶圆1与第二晶圆2始终处于对准状态，此外，由于第二晶圆2直接通过第一互联层13的第五标识132与第一晶圆1进行对准，而不需要通过第一晶圆1内部层结构上的其他标识进行对准，可以减小第一晶圆1在形成过程中不同方向形变导致的标识位移所带来的影响，也有利于减小不同晶圆间的形变差异所引起的标识位移所进一步导致的对准偏差，提高了不同晶圆间的对准精度。
本实施方式提供的晶圆键合方法，通过提供具有第五预设标识232的第二晶圆2，在第一衬底10上依次形成覆盖第一衬底10的第一功能层11、覆盖第一功能层11的第一连接层12、及覆盖第一连接层12的第一互联层13，以形成第一晶圆1。其中，第一连接层12与第一功能层11通过将第二标识121正对应第一标识111进行对准，第一互联层13与第一连接层12通过将第四标识131正对应第三标识122进行对准，以使第一功能层11、第一连接层12、第一互联层13相互对准。
在将第一互联层13的表面与第二晶圆2的靠近第一互联层13一侧的表面抵接时，第一晶圆1可以直接通过第一互联层13上的第五标识132正对应第二晶圆2的第五预设标识232点，使得第一晶圆1直接对准第二晶圆2，有利于减小不同晶圆间的形变差异导致的对准偏差，提高了不同晶圆间的对准精度。
值得注意的是，在本实施方式中，S100、S200、S300、S400、S500、S600等步骤并不代表本申请提供的晶圆键合方法的固定顺序，S100、S200、S300、S400、S500、S600等仅为代表该步骤的标号。例如S400可以在S300之后，即在第一衬底10上形成第一功能层11后再形成第一连接层12。当然了，S400也可以和S300同时进行，即在第一衬底10上同时形成第一功能层11与第一连接层12。可选地，本实施方式仅以S300在S400之前进行示意说明。
请一并参考图7和图8，图7为本申请一实施方式中S100、S600所包括的流程示意图。图8为本申请一实施方式中晶圆键合的结构示意图。在本实施方式中，S100“提供第二晶圆2；其中，所述第二晶圆2具有第五预设标识232”包括S110，S600“将所述第一互联层13的表面与所述第二晶圆2的靠近所述第一互联层13一侧的表面抵接，并使所述第五标识132正对应所述第五预设标识232”包括S610。其中，S110、S610的介绍如下：
S110，提供第二晶圆2；其中，所述第二晶圆2包括在第二衬底20上依次形成的第二功能层21、第二连接层22、第二互联层23，所述第二功能层21具有所述第五预设标识232。
S610，将所述第一互联层13的表面与所述第二互联层23的表面抵接，并使所述第五标识132正对应所述第五预设标识232。
在实施方式中，第二晶圆2的第五预设标识232设于第二功能层21上，在将第一互联层13的表面与第二互联层23的表面抵接时，第一晶圆1通过第五标识132正对应第五预设标识232对准第二功能层21，进而实现第一晶圆1与第二晶圆2的对准。
请一并参考图9和图10，图9为本申请又一实施方式中S100、S600所包括的流程示意图。图10为本申请又一实施方式中晶圆键合的结构示意图。在本实施方式中，S100“提供第二晶圆2；其中，所述第二晶圆2具有第五预设标识232”包括S120，S600“将所述第一互联层13的表面与所述第二晶圆2的靠近所述第一互联层13一侧的表面抵接，并使所述第五标识132正对应所述第五预设标识232”包括S620。其中，S120、S620的介绍如下：
S120，提供第二晶圆2；其中，所述第二晶圆2包括在第二衬底20上依次形成的第二功能层21、第二连接层22、第二互联层23，所述第二互联层23具有所述第五预设标识232。
S620，将所述第一互联层13的表面与所述第二互联层23的表面抵接，并使所述第五标识132点标识正对应所述第五预设标识232点标识。
在本实施方式中，第二晶圆2的第五预设标识232设于第二互联层23上，在将第一互联层13的表面与第二互联层23的表面抵接时，第一晶圆1通过第五标识132正对应第五预设标识232对准第二互联层23，进而实现第一晶圆1与第二晶圆2的直接对准。
请一并参考图11和图12，图11为本申请一实施方式中S120所包括的流程示意图。图12为本申请另一实施方式中晶圆键合的结构示意图。在本实施方式中，S120“提供第二晶圆2；其中，所述第二晶圆2包括在第二衬底20上依次形成的第二功能层21、第二连接层22、第二互联层23，所述第二互联层23具有第五预设标识232”包括S121。其中，S121的介绍如下：
S121，提供第二晶圆2；其中，所述第二晶圆2包括在第二衬底20上依次形成的第二功能层21、第二连接层22、第二互联层23，所述第二功能层21具有第一预设标识211，所述第二连接层22具有间隔设置的第二预设标识221与第三预设标识222，所述第二预设标识221正应对所述第一预设标识211，所述第二互联层23具有间隔设置的第四预设标识231与第五预设标识232，第四预设标识231正对应第三预设标识222。
在本实施方式中，由于第二连接层22通过第二预设标识221正应对第一预设标识211与第二功能层21进行了预先对准，且第二互联层23通过第四预设标识231正对应第三预设标识222与第二连接层22进行了预先对准，以使第二功能层21、第二连接层22、及第二互联层23实现了预先的相互对准。由于第一晶圆1的第一功能层11、第一连接层12、及第一互联层13也处于相互对准的状态，因此将第一互联层13的表面与第二互联层23的表面抵接时，第五标识132正对应第五预设标识232就可以使得第一晶圆1直接对准第二晶圆2。
在一些实施方式中，第一晶圆1在形成第一功能层11、第一连接层12、及第一互联层13过程中，若与第二晶圆2进行对准的标识设于除第一互联层13外的其他层结构中，第一晶圆1在不同方向上的形变会导致内部的标识发生位移，由于第二晶圆2的形变与第一晶圆1的不相同，会导致第一晶圆1与第二晶圆2产生对准偏差。因此，本实施方式通过将第一晶圆1与第二晶圆2进行预先对准的方式，将第五标识132与第五预设标识232设于第一晶圆1与第二晶圆2相接触的表面，使得第一晶圆1与第二晶圆2直接通过第五标识132正对应第五预设标识232进行对准，有利于减小第一晶圆1与第二晶圆2的形变差异导致的对准偏差，提高了不同晶圆间的对准精度。
请一并参考图12和图13，图13为本申请一实施方式中S620所包括的流程示意图。在本实施方式中，S620“将所述第一互联层13的表面与所述第二互联层23的表面抵接，并使所述第五标识132正对应所述第五预设标识232。”包括621。其中，S621的介绍如下：
S621，将所述第一互联层13的表面与所述第二晶圆2的靠近所述第一互联层13一侧的表面抵接，并使第五标识132正对应第五预设标识232；其中，第一预设标识211正对应第一标识111，第二预设标识221正对应第二标识121，第三预设标识222正对应第三标识122，第四预设标识231正对应第四标识131。
在本实施方式中，当第一预设标识211正对应第一标识111时，第一功能层11对准第二功能层21；当第二预设标识221正对应第二标识121，第三预设标识222正对应第三标识122时，第一连接层12对准第二连接层22；当第四预设标识231正对应第四标识131，第五预设标识232正对应第五标识132时，第一互联层13对准第二互联层23。
可以理解的，在第一功能层11、第一连接层12、第一互联层13相互对准，且第二功能层21、第二连接层22、第二互联层23相互预先对准的前提下，本实施方式可以进一步实现第一功能层11对准第二功能层21、第一连接层12对准第二连接层22、第一互联层13对准第二互联层23，增加第一晶圆1与第二晶圆2的对准精度，可以防止晶圆内部不同层结构的形变差异或不同晶圆的形变差异所导致的对准偏差，提高了不同晶圆间的对准精度，进而提升了晶圆键合质量。
请一并参阅图14，图14为本申请一实施方式中S400之前、S500所包括的流程示意图。在本实施方式中，在S400“形成覆盖所述第一功能层11的第一连接层12，所述第一连接层12具有间隔设置的第二标识121与第三标识122，所述第二标识121正对应所述第一标识111”之前还包括S380、S390；S500“形成覆盖所述第一连接层12的第一互联层13以形成第一晶圆1，所述第一互联层13具有间隔设置的第四标识131与第五标识132，所述第四标识131正对应所述第三标识122”包括S510、S520。其中S380、S390、S510、S520的详细介绍如下：
S380，获取所述第二晶圆2的总变形量。
S390，获取所述第一功能层11的第一变形量。
S510，获取所述第一连接层12的第二变形量。
S520，根据所述总变形量、所述第一变形量、及所述第二变形量，形成具有第三变形量且覆盖所述第一连接层12的所述第一互联层13以形成所述第一晶圆1，以使所述第一变形量、所述第二变形量、及所述第三变形量适配所述总变形量，所述第一互联层13具有间隔设置的所述第四标识131与所述第五标识132，所述第四标识131正对应所述第三标识122。
在本实施方式中，在提供第二晶圆2且形成覆盖第一衬底10的第一功能层11时，先获取第二晶圆2的总变形量与第一功能层11的第一变形量，再根据总变形量、第一变形量形成覆盖第一功能层11的第一连接层12。换言之，本实施方式根据第二晶圆2的总变形量与第一功能层11的第一变形量，对第一连接层12的变形量进行调整，形成具有第二变形量的第一连接层12。
其中，形成覆盖第一连接层12的第一互联层13以形成第一晶圆1的过程为：获取第一连接层12的第二变形量，再根据总变形量、第一变形量、及第二变形量，形成具有第三变形量且覆盖第一连接层12的第一互联层13以形成第一晶圆1。同理，本实施方式根据总变形量、第一变形量、及第二变形量，将第一互联层13的变形量进行调整，形成具有第三变形量的第一互联层13。
在一些实施方式中，由于不同晶圆在形成过程中所受的应力不相同，因此不同晶圆具有的变形量也不相同。在第一晶圆1与第二晶圆2键合过程中，第一晶圆1的变形量与第二晶圆2的总变形量需要进行适配，而根据所述总变形量、所述第一变形量、及第二变形量，形成具有第三变形量且覆盖所述第一连接层12的所述第一互联层13以形成所述第一晶圆1，就可以实现第一晶圆1与第二晶圆2变形量适配的过程，以减小第一晶圆1与第二晶圆2的变形量差异对晶圆键合的影响。
可选地，适配可以理解为第一晶圆1的变形量与第二晶圆2的总变形量相等，即第一变形量、第二变形量、及第三变形量之和等于第二晶圆2的总变形量。当然，在其他实施方式中，适配也可以理解为第一晶圆1的变形量与第二晶圆2的总变形量保持在预设的偏差范围内，即第一变形量、第二变形量、及第三变形量之和与第二晶圆2的总变形量保持在预设的偏差范围内，根据的偏差范围根据晶圆实际键合情况进行确定。
在一些实施方式中，S380“获取所述第二晶圆2的总变形量”也可以在S200“提供第一衬底10”之前，而S390“获取所述第一功能层11的第一变形量”与S300同时进行，在此不对S380的步骤顺序进行严格限定。
请一并参阅图15，图15为本申请一实施方式中S100、S380所包括的流程示意图。在本实施方式中，S100“提供第二晶圆2；其中，所述第二晶圆2具有第五预设标识232”包括S130。S380“获取所述第二晶圆2的总变形量”包括S381、S382。其中，S130、S381、S382的介绍如下：
S130，提供第二晶圆2；其中，所述第二晶圆2包括在第二衬底20上依次形成的第二功能层21、第二连接层22、第二互联层23，所述第二互联层23具有所述第五预设标识232。
S381，获取所述第二功能层21、所述第二连接层22、及所述第二互联层23的变形量；
S382，根据所述第二功能层21、所述第二连接层22、及所述第二互联层23的变形量，获取所述第二晶圆2的总变形量。
在本实施方式中，由于第二晶圆2具有依次形成的第二功能层21、第二连接层22、第二互联层23，因此第二晶圆2的总变形量由第二功能层21、第二连接层22、及第二互联层23的变形量构成，即根据第二功能层21、第二连接层22、及第二互联层23的变形量可以获取第二晶圆2的总变形量。
请一并参阅图16，图16为本申请一实施方式中S390、S520所包括的流程示意图。在本实施方式中，在S390“获取所述第一功能层11的第一变形量”之后，还包括S391。S520“根据所述总变形量、所述第一变形量、及所述第二变形量，形成具有第三变形量且覆盖所述第一连接层12的所述第一互联层13以形成所述第一晶圆1，以使所述第一变形量、所述第二变形量、及所述第三变形量适配所述总变形量，所述第一互联层13具有间隔设置的所述第四标识131与所述第五标识132，所述第四标识131正对应所述第三标识122”还包括S521。其中，S391、S521的介绍如下：
S391，计算所述总形变量与所述第一变形量的差值。
S521，根据所述总变形量、所述第一变形量、及所述第二变形量，形成具有第三变形量且覆盖所述第一连接层12的所述第一互联层13以形成所述第一晶圆1，以使所述第一变形量、所述第二变形量、及所述第三变形量适配所述总变形量，所述第一互联层13具有间隔设置的所述第四标识131与所述第五标识132，所述第四标识131正对应所述第三标识122；其中，所述第二变形量与所述第三变形量之和为所述总形变量与所述第一变形量的差值。
在本实施方式中，在获取第二晶圆2的总变形量与第一功能层11的第一变形量之后，计算总形变量与第一变形量的差值，再获取第一连接层12的第二变形量、及第一互联层13的第三变形量，根据所述差值可以确定第二变形量与第三变形量的和，以使第一变形量、第二变形量、及第三变形量适配总变形量。
在一些实施方式中，第二变形量与第三变形量之和为总形变量与第一变形量的差值。换言之，在本实施方式中，第一变形量、第二变形量、及第三变形量的和为第二晶圆2的总变形量，即第一晶圆1的变形量等于第二晶圆2的总变形量，此时第一晶圆1的变形量适配第二晶圆2的总变形量。本实施方式通过在第一晶圆1形成过程中，根据第二晶圆2的总变形量对第一连接层12、第一互联层13的变形量进行调整，使最后成型的第一晶圆1的变形量适配第二晶圆2的总变形量，可以进一步减小不同晶圆的形变差异，从而减小不同晶圆标识点的位移差异，提高了不同晶圆间的对准精度，进而提升了晶圆键合质量。
请一并参阅图17，图17为本申请一实施方式中S520所包括的流程示意图。在本实施方式中，S520“根据所述总变形量、所述第一变形量、及所述第二变形量，形成具有第三变形量且覆盖所述第一连接层12的所述第一互联层13以形成所述第一晶圆1，以使所述第一变形量、所述第二变形量、及所述第三变形量适配所述总变形量，所述第一互联层13具有间隔设置的所述第四标识131与所述第五标识132，所述第四标识131正对应所述第三标识122”包括S522。其中，S522的介绍如下：
S522，根据所述总变形量、所述第一变形量、及所述第二变形量，形成具有第三变形量且覆盖所述第一连接层12的所述第一互联层13以形成所述第一晶圆1，以使所述第一变形量、所述第二变形量、及所述第三变形量适配所述总变形量，所述第一互联层13具有间隔设置的所述第四标识131与所述第五标识132，所述第四标识131正对应所述第三标识122；其中，所述第二变形量等于所述第三变形量。
在本实施方式中，第一连接层12的第二变形量等于第一互联层13的第三变形量。可以理解的，由于第一互联层13覆盖第一连接层12，当第二变形量等于第三变形量时，第一互联层13与第一连接层12的总体变形量等于第三变形量或第二变形量。本实施方式将第一连接层12设置为第二变形量，且第三变形量等于第二变形量，在形成第一连接层12时就使得第一晶圆1的变形量适配第二晶圆2的总变形量，其后在根据第二变形量形成具有第三变形量的第一互联层13，可以加快第一互联层13的形成速度，不需要单独对第三变形量进行计算，提升晶圆键合效率。
以上是对本申请的晶圆键合方法的详细描述，根据本申请的实施方式，还提供了一种晶圆键合装置3及晶圆键合设备4。该方法可以用于控制上述的晶圆键合装置3及晶圆键合设备4。当然晶圆键合装置3及晶圆键合设备4也可以使用其他的方法进行控制，本申请对此没有限制。本申请实施例提供的晶圆键合装置3及晶圆键合设备4以及晶圆键合方法，可以配合使用，也可以单独使用，这不影响本申请的本质。
请一并参考图18，图18为本申请一实施方式中晶圆键合装置的电子结构示意图。本实施方式还提供了一种晶圆键合装置3，晶圆键合装置3用于键合第一晶圆1与第二晶圆2，第一晶圆1采用上述晶圆制备方法制备而成，第二晶圆2具有第五预设标识232，包括控制单元31，控制单元31用于控制第一晶圆1的第一互联层13表面与第二晶圆2的靠近第一互联层13一侧的表面抵接，并使第五标识132正对应第五预设标识232。
本实施方式提供的晶圆键合装置3，用于键合第一晶圆1与第二晶圆2，第一晶圆1采用如上述的晶圆制备方法制备而成，第二晶圆2具有第五预设标识232，通过采用控制单元31控制第一晶圆1的第一互联层13表面与第二晶圆2的靠近第一互联层13一侧的表面抵接，并使第五标识132正对应第五预设标识232，使得第一晶圆1直接对准第二晶圆2，有利于减小不同晶圆间的形变差异导致的对准偏差，提高了不同晶圆间的对准精度，进而提升了晶圆键合质量。
在本实施方式中，第二晶圆2包括在第二衬底20上依次形成的第二功能层21、第二连接层22、第二互联层23，第二功能层21具有第一预设标识211，第二连接层22具有间隔设置的第二预设标识221与第三预设标识222，第二预设标识221正应对第一预设标识211，第二互联层23还具有与第五预设标识232间隔设置的第四预设标识231，第四预设标识231正对应第三预设标识222，晶圆键合装置3的控制单元31还用于控制第一晶圆1的第一互联层13表面与第二晶圆2的第二互联层23的表面抵接，并使第五标识132正对应第五预设标识232。
请一并参阅图19，图19为本申请又一实施方式中晶圆键合装置的电子结构示意图。在本实施方式中，晶圆键合装置3还包括形成单元32与获取单元33。形成单元32用于形成覆盖第一衬底10且具有第一变形量的第一功能层11；形成单元32还用于形成覆盖第一功能层11且具有第二变形量的第一连接层12；形成单元32还用于形成覆盖第一连接层12且具有第三变形量的第一互联层13；获取单元33用于获取第二晶圆2的总变形量，获取单元33还用于获取第一晶圆1的第一功能层11的第一变形量；在形成覆盖第一晶圆1的第一功能层11的第一连接层12时，获取单元33还用于获取第一连接层12的第二变形量；根据总变形量、第一变形量、及第二变形量，在形成覆盖第一连接层12的第一互联层13时，获取单元33还用于确定第一互联层13的第三变形量以使第一变形量、第二变形量、及第三变形量适配总变形量。
请一并参阅图20，图20为本申请一实施方式中晶圆键合设备的结构示意图。本实施方式提供了一种晶圆键合设备4，晶圆键合设备4包括壳体41、形成件42、检测器43、以及处理器44，壳体41内具有收容空间411，形成件42、检测器43设于收容空间411内，形成件42用于形成第一晶圆1，检测器43用于检测并获取变形量，处理器44设于收容空间411内且电连接形成件42与检测器43，处理器44用于执行上述的晶圆键合方法。
本实施方式提供的晶圆键合设备4，包括壳体41、形成件42、检测器43、以及处理器44，通过在壳体41的收容空间411内设置形成件42与检测器43，处理器44设于收容空间411内且电连接形成件42与检测器43，处理器44用于执行如上述的晶圆键合方法，使得第一晶圆1直接对准第二晶圆2，有利于减小不同晶圆间的形变差异导致的对准偏差，提高了不同晶圆间的对准精度，进而提升了晶圆键合质量。
可选地，处理器44可以是一个或多个中央处理器CPU。在处理器44是一个CPU的情况下，该CPU可以是单核CPU，也可以是多核CPU。
可选的，处理器44可以包括中央处理器(central processing unit，CPU)、数字信号处理器(digital signal processor，DSP)、专用集成电路(application-specificintegrated circuit，ASIC)和现场可编程门阵列(field programmable gate array，FPGA)等。
本实施方式还提供了一种计算机存储介质，计算机存储介质存储有计算机程序，计算机程序包括程序指令，程序指令当被处理器执行时使处理器执行上述的制备方法，程序指令当被处理器执行时还使处理器执行上述的晶圆键合方法。
本实施方式提供的计算机存储介质，计算机存储介质存储有计算机程序，计算机程序包括程序指令，通过程序指令当被处理器执行时使处理器执行如上述的制备方法，程序指令当被处理器执行时还使处理器执行如上述的晶圆键合方法，使得第一晶圆1直接对准第二晶圆2，有利于减小不同晶圆间的形变差异导致的对准偏差，提高了不同晶圆间的对准精度，进而提升了晶圆键合质量。
本领域普通技术人员可以理解实现上述实施方式中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。本申请可以是系统、方法和/或计算机程序产品。计算机程序产品可以包括计算机可读存储介质，其上载有用于使处理器实现本申请的各个方面的计算机可读程序指令。
计算机可读存储介质可以是可以保持和存储由指令执行设备使用的指令的有形设备。可选地，计算机可读存储介质包括但不限于电存储设备、磁存储设备、光存储设备、电磁存储设备、半导体存储设备或者上述的任意合适的组合。进一步可选地，计算机可读存储介质(非穷举的列表)包括：便携式计算机盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、静态随机存取存储器(SRAM)、便携式压缩盘只读存储器(CD-ROM)、数字多功能盘(DVD)、记忆棒、软盘、机械编码设备、例如其上存储有指令的打孔卡或凹槽内凸起结构、以及上述的任意合适的组合。这里所使用的计算机可读存储介质不被解释为瞬时信号本身，诸如无线电波或者其他自由传播的电磁波、通过波导或其他传输媒介传播的电磁波(例如，通过光纤电缆的光脉冲)、或者通过电线传输的电信号。
这里所描述的计算机可读程序指令可以从计算机可读存储介质下载到各个计算/处理装置，或者通过网络、例如因特网、局域网、广域网和/或无线网下载到外部计算机或外部存储设备。网络可以包括铜传输电缆、光纤传输、无线传输、路由器、防火墙、交换机、网关计算机和/或边缘服务器。每个计算/处理装置中的网络适配卡或者网络接口从网络接收计算机可读程序指令，并转发该计算机可读程序指令，以供存储在各个计算/处理装置中的计算机可读存储介质中。
用于执行本申请操作的计算机程序指令可以是汇编指令、指令集架构(ISA)指令、机器指令、机器相关指令、微代码、固件指令、状态设置数据、或者以一种或多种编程语言的任意组合编写的源代码或目标代码，所述编程语言包括面向对象的编程语言—诸如Smalltalk、C++等，以及常规的过程式编程语言—诸如“C”语言或类似的编程语言。计算机可读程序指令可以完全地在用户计算机上执行、部分地在用户计算机上执行、作为一个独立的软件包执行、部分在用户计算机上部分在远程计算机上执行、或者完全在远程计算机或服务器上执行。在涉及远程计算机的情形中，远程计算机可以通过任意种类的网络—包括局域网(LAN)或广域网(WAN)—连接到用户计算机，或者，可以连接到外部计算机(例如利用因特网服务提供商来通过因特网连接)。在一些实施例中，通过利用计算机可读程序指令的状态信息来个性化定制电子电路，例如可编程逻辑电路、现场可编程门阵列(FPGA)或可编程逻辑阵列(PLA)，该电子电路可以执行计算机可读程序指令，从而实现本申请的各个方面。
这里参照根据本申请实施方式中的方法、装置和计算机程序产品的流程图和/或框图描述了本申请的各个方面。应当理解，流程图和/或框图的每个方框以及流程图和/或框图中各方框的组合，都可以由计算机可读程序指令实现。
这些计算机可读程序指令可以提供给通用计算机、专用计算机或其它可编程数据处理装置的处理器，从而生产出一种机器，使得这些指令在通过计算机或其它可编程数据处理装置的处理器执行时，产生了实现流程图和/或框图中的一个或多个方框中规定的功能/动作的装置。也可以把这些计算机可读程序指令存储在计算机可读存储介质中，这些指令使得计算机、可编程数据处理装置和/或其他设备以特定方式工作，从而，存储有指令的计算机可读介质则包括一个制造品，其包括实现流程图和/或框图中的一个或多个方框中规定的功能/动作的各个方面的指令。
也可以把计算机可读程序指令加载到计算机、其它可编程数据处理装置、或其它设备上，使得在计算机、其它可编程数据处理装置或其它设备上执行一系列操作步骤，以产生计算机实现的过程，从而使得在计算机、其它可编程数据处理装置、或其它设备上执行的指令实现流程图和/或框图中的一个或多个方框中规定的功能/动作。
附图中的流程图和框图显示了根据本申请的多个实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或指令的一部分，所述模块、程序段或指令的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
以上对本申请实施方式所提供的内容进行了详细介绍，本文对本申请的原理及实施方式进行了阐述与说明，以上说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (13)

1.一种晶圆制备方法，其特征在于，包括：
提供第二晶圆；
获取所述第二晶圆的总变形量；
提供第一衬底；
形成覆盖所述第一衬底的第一功能层，所述第一功能层具有第一标识；
获取所述第一功能层的第一变形量；
形成覆盖所述第一功能层的第一连接层，所述第一连接层具有间隔设置的第二标识与第三标识，所述第二标识正对应所述第一标识；
获取所述第一连接层的第二变形量；以及
根据所述第二晶圆的总变形量、所述第一变形量、及所述第二变形量，形成具有第三变形量且覆盖所述第一连接层的第一互联层以形成第一晶圆，以使所述第一变形量、所述第二变形量、及所述第三变形量适配所述第二晶圆的总变形量，所述第一互联层具有间隔设置的第四标识与第五标识，所述第四标识正对应所述第三标识；所述第一晶圆可以通过所述第五标识与所述第二晶圆进行对准。
2.如权利要求1所述的晶圆制备方法，其特征在于，“形成覆盖所述第一连接层的第一互联层以形成第一晶圆，所述第一互联层具有间隔设置的第四标识与第五标识，所述第四标识正对应所述第三标识”包括：
形成覆盖所述第一连接层的第一互联层以形成第一晶圆，所述第一互联层具有间隔设置的第四标识与第五标识，所述第四标识正对应所述第三标识；其中，所述第四标识至所述第五标识的距离与所述第二标识至所述第三标识的距离相等。
3.一种晶圆键合方法，其特征在于，包括：
提供第二晶圆；其中，所述第二晶圆具有第五预设标识；
获取所述第二晶圆的总变形量；
提供第一衬底；
形成覆盖所述第一衬底的第一功能层，所述第一功能层具有第一标识；
获取所述第一功能层的第一变形量；
形成覆盖所述第一功能层的第一连接层，所述第一连接层具有间隔设置的第二标识与第三标识，所述第二标识正对应所述第一标识；
获取所述第一连接层的第二变形量；根据所述第二晶圆的总变形量、所述第一变形量、及所述第二变形量，形成具有第三变形量且覆盖所述第一连接层的第一互联层以形成第一晶圆，以使所述第一变形量、所述第二变形量、及所述第三变形量适配所述第二晶圆的总变形量，所述第一互联层具有间隔设置的第四标识与第五标识，所述第四标识正对应所述第三标识；以及
将所述第一互联层的表面与所述第二晶圆的靠近所述第一互联层一侧的表面抵接，并使所述第五标识正对应所述第五预设标识。
4.如权利要求3所述的晶圆键合方法，其特征在于，“提供第二晶圆；其中，所述第二晶圆具有第五预设标识”包括：
提供第二晶圆；其中，所述第二晶圆包括在第二衬底上依次形成的第二功能层、第二连接层、第二互联层，所述第二功能层具有所述第五预设标识；
“将所述第一互联层的表面与所述第二晶圆的靠近所述第一互联层一侧的表面抵接，并使所述第五标识正对应所述第五预设标识”包括：
将所述第一互联层的表面与所述第二互联层的表面抵接，并使所述第五标识正对应所述第五预设标识。
5.如权利要求3所述的晶圆键合方法，其特征在于，“提供第二晶圆；其中，所述第二晶圆具有第五预设标识”包括：
提供第二晶圆；其中，所述第二晶圆包括在第二衬底上依次形成的第二功能层、第二连接层、第二互联层，所述第二互联层具有所述第五预设标识；
“将所述第一互联层的表面与所述第二晶圆的靠近所述第一互联层一侧的表面抵接，并使所述第五标识正对应所述第五预设标识”包括：
将所述第一互联层的表面与所述第二互联层的表面抵接，并使所述第五标识正对应所述第五预设标识。
6.如权利要求5所述的晶圆键合方法，其特征在于，“提供第二晶圆；其中，所述第二晶圆包括在第二衬底上依次形成的第二功能层、第二连接层、第二互联层，所述第二互联层具有第五预设标识”包括：
提供第二晶圆；其中，所述第二晶圆包括在第二衬底上依次形成的第二功能层、第二连接层、第二互联层，所述第二功能层具有第一预设标识，所述第二连接层具有间隔设置的第二预设标识与第三预设标识，所述第二预设标识正应对所述第一预设标识，所述第二互联层具有间隔设置的第四预设标识与第五预设标识，所述第四预设标识正对应所述第三预设标识。
7.如权利要求6所述的晶圆键合方法，其特征在于，“将所述第一互联层的表面与所述第二晶圆的靠近所述第一互联层一侧的表面抵接，并使所述第五标识正对应所述第五预设标识”包括：
将所述第一互联层的表面与所述第二晶圆的靠近所述第一互联层一侧的表面抵接，并使所述第五标识正对应所述第五预设标识；其中，所述第一预设标识正对应所述第一标识，所述第二预设标识正对应所述第二标识，所述第三预设标识正对应所述第三标识，所述第四预设标识正对应所述第四标识。
8.如权利要求3所述的晶圆键合方法，其特征在于，“提供第二晶圆；其中，所述第二晶圆具有第五预设标识”包括：
提供第二晶圆；其中，所述第二晶圆包括在第二衬底上依次形成的第二功能层、第二连接层、第二互联层，所述第二互联层具有所述第五预设标识；
“获取所述第二晶圆的总变形量”包括：
获取所述第二功能层、所述第二连接层、及所述第二互联层的变形量；
根据所述第二功能层、所述第二连接层、及所述第二互联层的变形量，获取所述第二晶圆的总变形量。
9.如权利要求3所述晶圆键合方法，其特征在于，在“获取所述第一功能层的第一变形量”之后，还包括：
计算所述第二晶圆的总变形量与所述第一变形量的差值；
“根据所述第二晶圆的总变形量、所述第一变形量、及所述第二变形量，形成具有第三变形量且覆盖所述第一连接层的所述第一互联层以形成所述第一晶圆，以使所述第一变形量、所述第二变形量、及所述第三变形量适配所述第二晶圆的总变形量，所述第一互联层具有间隔设置的所述第四标识与所述第五标识，所述第四标识正对应所述第三标识”，包括：
根据所述第二晶圆的总变形量、所述第一变形量、及所述第二变形量，形成具有第三变形量且覆盖所述第一连接层的所述第一互联层以形成所述第一晶圆，以使所述第一变形量、所述第二变形量、及所述第三变形量适配所述第二晶圆的总变形量，所述第一互联层具有间隔设置的所述第四标识与所述第五标识，所述第四标识正对应所述第三标识；其中，所述第二变形量与所述第三变形量之和为所述第二晶圆的总变形量与所述第一变形量的差值。
10.如权利要求3所述晶圆键合方法，其特征在于，“根据所述第二晶圆的总变形量、所述第一变形量、及所述第二变形量，形成具有第三变形量且覆盖所述第一连接层的所述第一互联层以形成所述第一晶圆，以使所述第一变形量、所述第二变形量、及所述第三变形量适配所述第二晶圆的总变形量，所述第一互联层具有间隔设置的所述第四标识与所述第五标识，所述第四标识正对应所述第三标识”包括：
根据所述第二晶圆的总变形量、所述第一变形量、及所述第二变形量，形成具有第三变形量且覆盖所述第一连接层的所述第一互联层以形成所述第一晶圆，以使所述第一变形量、所述第二变形量、及所述第三变形量适配所述第二晶圆的总变形量，所述第一互联层具有间隔设置的所述第四标识与所述第五标识，所述第四标识正对应所述第三标识；其中，所述第二变形量等于所述第三变形量。
11.一种晶圆键合装置，其特征在于，用于键合第一晶圆与第二晶圆，所述第一晶圆采用如权利要求1所述的晶圆制备方法制备而成，在第一衬底上依次形成覆盖所述第一衬底的第一功能层、覆盖所述第一功能层的第一连接层、及覆盖所述第一连接层的第一互联层，以形成所述第一晶圆，所述第二晶圆具有第五预设标识，包括：
形成单元，所述形成单元用于形成覆盖所述第一衬底且具有第一变形量的所述第一功能层；所述形成单元还用于形成覆盖所述第一功能层且具有第二变形量的所述第一连接层；所述形成单元还用于形成覆盖所述第一连接层且具有第三变形量的第一互联层；
获取单元，所述获取单元用于获取所述第二晶圆的总变形量，所述获取单元还用于获取所述第一晶圆的所述第一功能层的第一变形量；在形成覆盖所述第一晶圆的所述第一功能层的所述第一连接层时，所述获取单元还用于获取所述第一连接层的第二变形量；根据所述第二晶圆的总变形量、所述第一变形量、及所述第二变形量，在形成覆盖所述第一连接层的所述第一互联层时，所述获取单元还用于确定所述第一互联层的第三变形量以使所述第一变形量、所述第二变形量、及所述第三变形量适配所述第二晶圆的总变形量；
控制单元，所述控制单元用于控制所述第一晶圆的所述第一互联层表面与所述第二晶圆的靠近所述第一互联层一侧的表面抵接，并使所述第五标识正对应所述第五预设标识。
12.如权利要求11所述的晶圆键合装置，其特征在于，所述第二晶圆包括在第二衬底上依次形成的第二功能层、第二连接层、第二互联层，所述第二功能层具有第一预设标识，所述第二连接层具有间隔设置的第二预设标识与第三预设标识，所述第二预设标识正应对所述第一预设标识，所述第二互联层还具有与所述第五预设标识间隔设置的第四预设标识，所述第四预设标识正对应所述第三预设标识，包括：
所述控制单元还用于控制所述第一晶圆的所述第一互联层表面与所述第二晶圆的所述第二互联层的表面抵接，并使所述第五标识正对应所述第五预设标识。
13.一种晶圆键合设备，其特征在于，所述晶圆键合设备包括壳体、形成件、检测器、以及处理器，所述壳体内具有收容空间，所述形成件、所述检测器设于所述收容空间内，所述形成件用于形成所述第一晶圆，所述检测器用于检测并获取变形量，所述处理器设于所述收容空间内且电连接所述形成件与所述检测器，所述处理器用于执行如权利要求3至10任意一项所述的晶圆键合方法。
CN202110310943.4A 2021-03-23 2021-03-23 晶圆制备方法、键合方法、键合装置、键合设备 Active CN113078090B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110310943.4A CN113078090B (zh) 2021-03-23 2021-03-23 晶圆制备方法、键合方法、键合装置、键合设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110310943.4A CN113078090B (zh) 2021-03-23 2021-03-23 晶圆制备方法、键合方法、键合装置、键合设备

Publications (2)

Publication Number Publication Date
CN113078090A CN113078090A (zh) 2021-07-06
CN113078090B true CN113078090B (zh) 2024-04-12

Family

ID=76613768

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110310943.4A Active CN113078090B (zh) 2021-03-23 2021-03-23 晶圆制备方法、键合方法、键合装置、键合设备

Country Status (1)

Country Link
CN (1) CN113078090B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113809066B (zh) * 2021-09-16 2023-10-24 长江存储科技有限责任公司 晶圆、晶圆结构以及晶圆的制造方法
CN116544181B (zh) * 2023-07-07 2023-11-28 长鑫存储技术有限公司 半导体封装方法与半导体封装结构
CN117316838B (zh) * 2023-11-29 2024-03-08 广东长兴半导体科技有限公司 半导体芯片中晶圆智能封测方法及系统

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1197463A (ja) * 1997-09-22 1999-04-09 Hitachi Ltd 圧接型半導体装置
US5933744A (en) * 1998-04-02 1999-08-03 Taiwan Semiconductor Manufacturing Co., Ltd. Alignment method for used in chemical mechanical polishing process
JP2012138423A (ja) * 2010-12-24 2012-07-19 Bondtech Inc 接合装置および接合方法
CN105448862A (zh) * 2014-09-29 2016-03-30 中芯国际集成电路制造(上海)有限公司 半导体结构及其制作方法
US9739728B1 (en) * 2016-06-20 2017-08-22 International Business Machines Corporation Automatic defect detection and classification for high throughput electron channeling contrast imaging
CN109216169A (zh) * 2017-06-29 2019-01-15 万国半导体(开曼)股份有限公司 半导体晶片背面图案与正面图案精确对准的方法
CN110047911A (zh) * 2019-04-22 2019-07-23 武汉新芯集成电路制造有限公司 一种半导体晶圆、键合结构及其键合方法
CN110444492A (zh) * 2019-08-07 2019-11-12 武汉新芯集成电路制造有限公司 对准标记的识别方法及晶圆对准方法
CN110783234A (zh) * 2019-10-29 2020-02-11 长江存储科技有限责任公司 修正晶圆键合对准偏差的方法、晶圆键合方法及其系统
CN111933618A (zh) * 2020-08-13 2020-11-13 武汉新芯集成电路制造有限公司 具有对准标识的晶圆组件及其形成方法、晶圆对准方法
CN112071747A (zh) * 2020-09-17 2020-12-11 武汉新芯集成电路制造有限公司 晶圆键合方法
CN112201572A (zh) * 2020-09-18 2021-01-08 武汉新芯集成电路制造有限公司 多层晶圆的堆叠方法及用于多层晶圆堆叠的系统

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109451761B (zh) * 2018-05-17 2019-11-22 长江存储科技有限责任公司 用于在晶圆键合期间调整晶圆变形的方法和系统
US10642161B1 (en) * 2018-10-10 2020-05-05 International Business Machines Corporation Baseline overlay control with residual noise reduction

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1197463A (ja) * 1997-09-22 1999-04-09 Hitachi Ltd 圧接型半導体装置
US5933744A (en) * 1998-04-02 1999-08-03 Taiwan Semiconductor Manufacturing Co., Ltd. Alignment method for used in chemical mechanical polishing process
JP2012138423A (ja) * 2010-12-24 2012-07-19 Bondtech Inc 接合装置および接合方法
CN105448862A (zh) * 2014-09-29 2016-03-30 中芯国际集成电路制造(上海)有限公司 半导体结构及其制作方法
US9739728B1 (en) * 2016-06-20 2017-08-22 International Business Machines Corporation Automatic defect detection and classification for high throughput electron channeling contrast imaging
CN109216169A (zh) * 2017-06-29 2019-01-15 万国半导体(开曼)股份有限公司 半导体晶片背面图案与正面图案精确对准的方法
CN110047911A (zh) * 2019-04-22 2019-07-23 武汉新芯集成电路制造有限公司 一种半导体晶圆、键合结构及其键合方法
CN110444492A (zh) * 2019-08-07 2019-11-12 武汉新芯集成电路制造有限公司 对准标记的识别方法及晶圆对准方法
CN110783234A (zh) * 2019-10-29 2020-02-11 长江存储科技有限责任公司 修正晶圆键合对准偏差的方法、晶圆键合方法及其系统
CN111933618A (zh) * 2020-08-13 2020-11-13 武汉新芯集成电路制造有限公司 具有对准标识的晶圆组件及其形成方法、晶圆对准方法
CN112071747A (zh) * 2020-09-17 2020-12-11 武汉新芯集成电路制造有限公司 晶圆键合方法
CN112201572A (zh) * 2020-09-18 2021-01-08 武汉新芯集成电路制造有限公司 多层晶圆的堆叠方法及用于多层晶圆堆叠的系统

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Peter Ramm等.《晶圆键合手册》.2016,第155-158页. *

Also Published As

Publication number Publication date
CN113078090A (zh) 2021-07-06

Similar Documents

Publication Publication Date Title
CN113078090B (zh) 晶圆制备方法、键合方法、键合装置、键合设备
US9972589B1 (en) Integrated circuit package substrate with microstrip architecture and electrically grounded surface conductive layer
KR101963465B1 (ko) 복합 반도체 구조 제조 방법 및 화합물 반도체 구조 성장 방법
US9324682B2 (en) Method and system for height registration during chip bonding
US10438882B2 (en) Integrated circuit package with microstrip routing and an external ground plane
US11892693B1 (en) Photonic quantum computer assembly
CN118448364A (zh) 内插器封装上的嵌入式管芯
US10714386B2 (en) Integrated circuit interconnect structure having metal oxide adhesive layer
US10790233B2 (en) Package substrates with integral devices
US20240176084A1 (en) Photonic integrated circuit (pic) first patch architecture
GB2371922A (en) Dissipating heat from semiconductor devices
US11276634B2 (en) High density package substrate formed with dielectric bi-layer
TW202246822A (zh) 具有光子及電路由之積體電路封裝中介層
TW202131036A (zh) 半導體裝置及其形成方法
US20230204879A1 (en) Optical packaging using embedded-in-mold (eim) optical module integration
US9618709B2 (en) Hybrid integration of edge-coupled chips
EP4310563A1 (en) Improved photonics integrated circuit device packaging
US20230343769A1 (en) Packaging architecture for wafer-scale known-good-die to known-good-die hybrid bonding
US20230168448A1 (en) Keep-out zone (koz) barriers to prevent epoxy flow into v-groove zone on photonics die
US10782475B2 (en) III-V component with multi-layer silicon photonics waveguide platform
US20190304890A1 (en) Alignment via-trace structures
US20240319457A1 (en) Undercut architectures for improved thermal efficiency in photonic integrated circuit (pic) architectures
CN108573988B (zh) 电子部件和装备
US20240321657A1 (en) Photonic integrated circuit packages and methods of manufacturing the same
US20230092903A1 (en) Methods and apparatus to embed host dies in a substrate

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant