CN112201572A - 多层晶圆的堆叠方法及用于多层晶圆堆叠的系统 - Google Patents

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Abstract

本申请提供一种多层晶圆的堆叠方法及用于多层晶圆堆叠的系统。该多层晶圆堆叠的方法包括:将晶圆与载片晶圆键合;其中,晶圆上设置有第一特征图形;获取第一特征图形的不同位置相对于载片晶圆的套刻偏差值;对不同位置所对应的套刻偏差值进行拟合,以获得晶圆的实际偏差值;基于实际偏差值对晶圆的曝光制程进行补偿。该方法能够避免因晶圆与载片晶圆对准精度较低而导致晶圆无法进行曝光,进而导致晶圆报废的问题发生。

Description

多层晶圆的堆叠方法及用于多层晶圆堆叠的系统
技术领域
本发明涉及集成电路装备技术领域,尤其涉及一种多层晶圆的堆叠方法及用于多层晶圆堆叠的系统。
背景技术
随着半导体技术的不断发展,3D-IC(三维集成电路)技术得到了广泛的应用;其是利用晶圆级封装技术将不同的晶圆堆叠键合在一起,以实现多层晶圆的堆叠。
目前,在多层晶圆堆叠过程中,临时键合工艺因其对降低晶圆制造成本,提高产品市场竞争力起着至关重要的作用而被广泛使用,但该过程对晶圆及载片晶圆之间的对准精度要求较高;目前,为了实现晶圆与载片晶圆之间的对准,一般通过读取晶圆底部缺口信号以进行晶圆与载片晶圆之间的对准,然后完成键合。
然而,上述晶圆与载片晶圆之间的对准精度取决于机台能力,误差较大;同样,光刻工艺同样也是首先读取晶圆底部信号进行粗对准,当其完成粗对准后则会对相应特征图形进行精对准,最后完成曝光工艺。但是,临时键合工艺的对准精度远不及光刻工艺对准精度,这样便会存在一个问题。当两个晶圆完成临时键合后,如果其套刻误差超过光刻机对准系统允许的误差范围时,晶圆便无法进行曝光,最终导致晶圆报废。
发明内容
本申请提供一种多层晶圆的堆叠方法及用于多层晶圆堆叠的系统,该多层晶圆的堆叠方法能够解决因晶圆与载片晶圆之间的对准精度误差较大,而导致后期在光刻工艺中无法进行曝光,进而导致晶圆报废的问题。
为解决上述技术问题,本申请采用的一个技术方案是:提供一种多层晶圆的堆叠方法,该方法包括:将晶圆与载片晶圆键合;其中,晶圆上设置有第一特征图形;获取第一特征图形的不同位置相对于载片晶圆的套刻偏差值;对不同位置所对应的套刻偏差值进行拟合,以获得晶圆的实际偏差值;基于实际偏差值对晶圆的曝光制程进行补偿。
其中,将晶圆与载片晶圆键合的步骤具体还包括:提供晶圆和载片晶圆;其中,晶圆包括衬底、设置在衬底的一侧表面的介质层以及嵌设于介质层中的金属层;在衬底远离介质层的一侧表面制作第一特征图形。
其中,将晶圆与载片晶圆键合的步骤具体还包括:提供晶圆和载片晶圆;其中,晶圆包括衬底、设置在衬底的一侧表面的介质层以及嵌设于介质层中的金属层;在介质层远离衬底的一侧表面制作第一特征图形。
其中,介质层包括设置在衬底的一侧表面的覆盖层、设置在覆盖层远离衬底的一侧表面的键合层以及设置在键合层远离覆盖层的一侧表面的保护层;在介质层远离衬底的一侧表面制作第一特征图形的步骤具体包括:在制作保护层的过程中形成第一特征图形。
其中,将晶圆与载片晶圆键合的步骤具体还包括:提供晶圆和载片晶圆;其中,晶圆包括衬底、设置在衬底的一侧表面的介质层、嵌设于介质层中的金属层以及将金属层引出介质层远离衬底的一侧表面的键合垫;在介质层远离衬底的一侧表面设置阻挡层,以将键合垫覆盖;在阻挡层上制作第一特征图形。
其中,获取第一特征图形的不同位置相对于载片晶圆的套刻偏差值的步骤具体包括:获取第一特征图形的不同位置相对于载片晶圆的实际坐标及旋转角度;获取不同位置所对应的实际坐标与其相应的理论坐标的差值,以得到不同位置所对应的横轴方向的水平偏移量和纵轴方向的水平偏移量。
其中,对不同位置所对应的套刻偏差值进行拟合,以获得晶圆的实际偏差值的步骤具体包括:对不同位置所对应的横轴方向的水平偏移量、纵轴方向的水平偏移量及旋转弧长进行三元拟合,以获得晶圆的实际偏差值;其中,每一个位置的旋转弧长为该位置与晶圆圆心的距离与旋转角度的乘积。
其中,第一特征图形的不同位置为第一特征图形的沿同一方向间隔设置的各个间距点。
其中,各个间距点等间距排布。
为解决上述技术问题,本申请采用的另一个技术方案是:提供一种用于多层晶圆堆叠的系统,该系统包括测量装置及补偿装置;其中,测量装置用于在晶圆与载片晶圆键合之后,获取晶圆上的第一特征图形的不同位置相对于载片晶圆的套刻偏差值;并对不同位置所对应的套刻偏差值进行拟合,以获得晶圆的实际偏差值;补偿装置与测量装置连接,用于基于实际偏差值对晶圆的曝光制程进行补偿。
本申请提供的多层晶圆的堆叠方法及用于多层晶圆堆叠的系统,该多层晶圆的堆叠方法通过将晶圆与载片晶圆键合之后,进一步通过获取第一特征图形的不同位置相对于载片晶圆的套刻偏差值,然后对不同位置所对应的套刻偏差值进行拟合,以获得晶圆与载片晶圆键合之后晶圆的实际偏差值,之后基于该实际偏差值对晶圆的曝光制程进行补偿,以使晶圆上所需进行曝光的位置处于曝光工艺窗口内,从而避免因晶圆与载片晶圆对准精度较低而导致晶圆无法进行曝光,进而导致晶圆报废的问题发生。
附图说明
图1为本申请一实施例提供的多层晶圆的堆叠方法的流程图;
图2为本申请一实施例提供的晶圆的结构示意图;
图3为本申请第一实施例提供的第一特征图形的位置示意图;
图4为本申请第二实施例提供的第一特征图形的位置示意图;
图5为本申请第三实施例提供的第一特征图形的位置示意图;
图6为本申请第四实施例提供的第一特征图形的位置示意图;
图7为图1中步骤S12的子流程图;
图8为本申请一实施例提供的第一特征图形上的不同位置的分布示意图;
图9为本申请一实施例提供的多层晶圆堆叠的系统的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图,对本申请实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅是本申请的一部分实施例,而不是全部的实施例。基于本申请中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本申请保护的范围。
本申请中的术语“第一”、“第二”、“第三”仅用于描述目的,而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此,限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本申请的描述中,“多个”的含义是至少两个,例如两个,三个等,除非另有明确具体的限定。本申请实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等,如果该特定姿态发生改变时,则该方向性指示也相应地随之改变。此外,术语“包括”和“具有”以及它们任何变形,意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元,而是可选地还包括没有列出的步骤或单元,或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本文中提及“实施例”意味着,结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例,也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是,本文所描述的实施例可以与其它实施例相结合。
下面结合附图和实施例对本申请进行详细的说明。
请参阅图1,图1为本申请一实施例提供的多层晶圆的堆叠方法的流程图;在本实施例中,提供一种多层晶圆的堆叠方法,该方法包括:
步骤S11:将晶圆与载片晶圆键合;其中,晶圆上设置有第一特征图形。
具体的,将晶圆10与载片晶圆进行临时键合,临时键合的具体工艺科参见现有技术,在此不再赘述。
在具体实施过程中,步骤S11具体包括提供晶圆10和载片晶圆;其中,参见图2,图2为本申请一实施例提供的晶圆的结构示意图;晶圆10包括衬底11、设置在衬底11的一侧表面的介质层12以及嵌设于介质层12中的金属层121;具体的,晶圆10为器件晶圆,即,在晶圆10的衬底11上可以形成有半导体器件、芯片电路、通孔或导电焊盘等电子器件,器件晶圆的器件结构可以包括公知的电容、电阻、电感、MOS晶体管、放大器或逻辑电路中的一个或者多个;其中,载片晶圆包括载片衬底和设置在载片衬底的一侧表面的载片介质层;具体的,载片晶圆为空白晶圆或废弃晶圆。
之后,在晶圆10上制作第一特征图形20,以方便后期对晶圆10的套刻偏差进行测量;在一具体实施方式中,参见图3,图3为本申请第一实施例提供的第一特征图形的位置示意图;可在衬底11远离介质层12的一侧表面,即晶圆10的背面,制作第一特征图形20,并将第一特征图形20设置呈深度较小的盲槽结构,这样不仅能够利用该第一特征图形20对后期晶圆10的套刻偏差进行测量;同时在对衬底11进行减薄处理的过程中,能够同时去除该第一特征图形20,从而避免第一特征图形20对多层晶圆10结构造成影响。可以理解,第一特征图形20也可以为沉积于衬底11远离介质层12的一侧表面的介质层。
在另一具体实施方式中,参见图4和图5,其中,图4为本申请第二实施例提供的第一特征图形的位置示意图;图5为本申请第三实施例提供的第一特征图形的位置示意图;当晶圆10的介质层12远离衬底11的一侧表面没有制作键合垫122(见下图6)时,其中,键合垫122用于将介质层12内的金属层121引出金属层121远离衬底11的一侧表面;在该实施方式中,可直接在介质层12远离衬底11的一侧表面制作第一特征图形20;具体的,可在介质层12上蚀刻出第一特征图形20,如,槽体结构,并填充材料以形成第一特征图形20(参见图4);其中,第一特征图形20的位置与金属层121的位置不对应。具体的,可参见图5,在一具体实施例中,介质层包括设置在衬底11的一侧表面上的覆盖层124、设置在覆盖层124远离衬底的一侧表面的键合层125以及设置在键合层125远离覆盖层124的一侧表面上的保护层126;其中,该衬底11上可以已经完成键合之前的所有工艺,例如衬底11上已经形成有器件结构以及电连接器件结构的互连层。器件结构由覆盖层124覆盖。覆盖层124可以为氧化硅,互连层形成于覆盖层124中。器件结构可以为MOS器件、存储器件、芯片和/或其他无源器件。互连层可以为多层结构。互连层包括连接孔和/或连接线路。互连层可以为金属材料,例如可以为钨、铝、铜等。
键合层125包括用于与其他晶圆键合的键合材料层。该键合层125可以为介质材料,可以为单层或多层结构。键合层125可以包括键合用氧化硅层,掺氮碳化硅层(Nitrogendoped Silicon Carbide)、或氟硅酸盐玻璃层(FluorinatedSilicate Glass)等。在一个实施例中,还可以在键合层125上进一步设置保护层126,保护层126用于后续工艺中对键合层125的保护。该保护层126可以为氧化硅。在具体实施过程中,该第二特征图形20具体可在制作保护层126的过程中形成。
在另一具体实施方式中,参见图6,图6为本申请第四实施例提供的第一特征图形的位置示意图;当晶圆10的介质层12远离衬底11的一侧表面制作有键合垫122时,可直接将形成键合垫122的键合孔作为第一特征图形20,以避免新增工艺流程,从而增加成本;或,考虑到若在介质层12上设置第一特征图形20,可能会对键合垫122造成影响,在一实施方式中,可在介质层12远离衬底11的一侧表面设置阻挡层13,然后在该阻挡层13上制作第一特征图形20;具体的,该实施例所对应的第一特征图形20可以是阻挡层13定义出的槽体或通孔结构;通过增设阻挡层13,并在阻挡层13上形成第一特征图形20,不仅能够利用该第一特征图形20对后期晶圆10的套刻偏差进行测量,并可在解键合的过程中将该阻挡层13去除,以避免对晶圆10本身造成破坏;同时,阻挡层13可以防止临时键合胶对键合垫122造成破坏或影响;其中,阻挡层13具体可为氧化硅层。
具体的,上述所涉及的晶圆10上的第一特征图形20均设置在晶圆10的非器件区所对应的位置,比如,切割道所在的位置,以避免对电子元器件的性能造成影响或者破坏电子元器件。
具体的,上述第一特征图形20可为方形、矩形、十字形或圆形等。
步骤S12:获取第一特征图形的不同位置相对于载片晶圆的套刻偏差值。
具体的,参见图7,图7为图1中步骤S12的子流程图;步骤S12具体包括:
步骤S121:获取第一特征图形的不同位置相对于载片晶圆的实际坐标和旋转角度。
在具体实施过程中,可通过量测机台量测并获取第一特征图形20的不同位置相对于载片晶圆的实际坐标和旋转角度。
具体的,可在晶圆10上的第一特征图形20上选取若干不同的位置,然后获取该若干不同位置分别相对载片晶圆的实际坐标;在具体实施过程中,也可在载片晶圆上设置第二特征图形,第一特征图形20上的不同位置具体与第二特征图形上的不同位置对应,即在步骤S121中可具体获取第一特征图形20上若干不同位置相对于第二特征图形上相应位置的实际坐标。
比如,在第一特征图形20上选取A、B、C、D、E五个不同的位置,这五个位置分别与第二特征图形上的A’、B’、C’、D’、E’五个位置对应;在步骤S121中,分别获取A位置相对于A’的实际坐标,B位置相对于B’的实际坐标,C位置相对于C’的实际坐标,D位置相对于D’的实际坐标,E位置相对于E’的实际坐标。
在具体实施过程中,参见图8,图8为本申请一实施例提供的第一特征图形上的不同位置的分布示意图;具体的,第一特征图形20上的不同位置可为第一特征图形20的沿同一方向间隔设置的各个间距点,以便于提高后期拟合的精确度;进一步地,各个间隔点之间的间距相等。
步骤S122:获取不同位置所对应的实际坐标与其相应的理论坐标的差值,以得到不同位置所对应的横轴方向的水平偏移量和纵轴方向的水平偏移量。
在具体实施过程中,预先存储第一特征图形20的不同位置相对于载片晶圆的理论坐标;具体的,该理论坐标和上述获取的实际坐标是在同一坐标系下获取的坐标值,且该理论坐标为晶圆10与载片晶圆完全对准后第一特征图形20的不同位置相对于载片晶圆的坐标。
具体的,下面对该步骤122进行举例说明。
比如,在第一特征图形20上选取A、B、C、D四个不同的位置,其中,A位置对应的理论坐标为(XA0,YA0),实际坐标为(XA1,YA1),B位置对应的理论坐标为(XB0,YB0),实际坐标为(XB1,YB1),C位置对应的理论坐标为(XC0,YC0),实际坐标为(XC1,YC1),D位置对应的理论坐标为(XD0,YD0),实际坐标为(XD1,YD1);则A位置所对应的横轴方向(X方向)的水平偏移量ΔXA为XA1-XA0,纵轴方向(Y方向)的水平偏移量ΔYA为YA1-YA0;B位置所对应的横轴方向(X方向)的水平偏移量ΔXB为XB1-XB0,纵轴方向(Y方向)的水平偏移量ΔYB为YB1-YB0;C位置所对应的横轴方向(X方向)的水平偏移量ΔXC为XC1-XC0,纵轴方向(Y方向)的水平偏移量ΔYC为YC1-YC0;D位置所对应的横轴方向(X方向)的水平偏移量ΔXD为XD1-XD0,纵轴方向(Y方向)的水平偏移量ΔYD为YD1-YD0
步骤S13:对不同位置所对应的套刻偏差值进行拟合,以获得晶圆的实际偏差值。
其中,拟合函数表达式具体如下:
ΔA=ΔXA*X+ΔYA*Y+LA*Z;
ΔB=ΔXB*X+ΔYB*Y+LB*Z;
ΔC=ΔXC*X+ΔYC*Y+LC*Z;
ΔD=ΔXD*X+ΔYD*Y+LD*Z;
其中,ΔA、ΔB、ΔC、ΔD分别为A、B、C、D位置所对应的拟合函数,ΔXA、ΔXB、ΔXC、ΔXD分别为A、B、C、D位置所对应的X方向的水平偏移量,ΔYA、ΔYB、ΔYC、ΔYD分别为A、B、C、D位置所对应的Y方向的水平偏移量,ΔLA、ΔLB、ΔLC、ΔLD分别为A、B、C、D位置所对应的旋转弧长;在具体实施过程中,对函数ΔA、ΔB、ΔC、ΔD进行拟合,即,对不同位置所对应的横轴方向的水平偏移量、纵轴方向的水平偏移量及旋转弧长这三个变量进行三元拟合,以获得晶圆10的实际偏差值;其中,具体拟合方法为常规三元拟合方法,具体可参见现有技术,在此不再赘述。
其中,参见图8,每一个位置的旋转弧长为该位置与晶圆10圆心O的距离与旋转角度的乘积。继续以上述具体实施例为例,A、B、C、D分别为第一特征图形20上的四个不同位置,O为晶圆10的圆心,A位置所对应的旋转弧长具体为A位置与晶圆10圆心O之间的距离SA与旋转角度αA的乘积,即为SA*αA;B位置所对应的旋转弧长具体为B位置与晶圆10圆心O之间的距离SB与旋转角度αB的乘积,即为SB*αB;C位置所对应的旋转弧长具体为C位置与晶圆10圆心O之间的距离SC与旋转角度αC的乘积,即为SC*αC;D位置所对应的旋转弧长具体为D位置与晶圆10圆心O之间的距离SD与旋转角度αD的乘积,即为SD*αD。其中αA、αB、αC、αD分别为A、B、C、D位置所对应的旋转角度。
步骤S14:基于实际偏差值对晶圆的曝光制程进行补偿。
具体的,测量装置测量到实际偏差值之后,将实际偏差值发送至补偿装置,然后使补偿装置基于该实际偏差值对该晶圆10的曝光制程进行调整,以使晶圆10上所需进行曝光的位置处于曝光工艺窗口内,从而降低因晶圆10与载片晶圆对准精度较低而导致晶圆10无法进行曝光,进而导致晶圆10报废问题发生的概率,大大降低了生产成本,提高了产品竞争力。
需要说明的是,该方法提供的多层晶圆的堆叠方法,在曝光补偿之后的其它工艺与现有技术相同或相似,且可实现相同或相似的技术效果,具体可参见现有技术中多层晶圆堆叠的方法,在此不再赘述。
本实施例提供的多层晶圆的堆叠方法,通过将晶圆10与载片晶圆键合之后,进一步通过获取第一特征图形20的不同位置相对于载片晶圆的套刻偏差值,然后对不同位置所对应的套刻偏差值进行拟合,以获得晶圆10与载片晶圆键合之后晶圆10的实际偏差值,之后基于该实际偏差值对晶圆10的曝光制程进行补偿,以使晶圆10上所需进行曝光的位置处于曝光工艺窗口内,从而避免因晶圆10与载片晶圆对准精度较低而导致晶圆10无法进行曝光,进而导致晶圆10报废的问题发生。
请参阅图9,图9为本申请一实施例提供的多层晶圆堆叠的系统的结构示意图;在本实施例中,提供一种用于多层晶圆堆叠的系统30,该系统30能够在多层晶圆10堆叠过程中,对临时键合的晶圆10和载片晶圆的套刻偏差进行测量,同时能够基于测量结果在后续曝光过程中进行补偿,以避免因晶圆10与载片晶圆对准精度较低而导致晶圆10无法进行曝光,进而导致晶圆10报废的问题发生。
具体的,该系统30包括测量装置31和补偿装置32。
其中,测量装置31用于在晶圆10与载片晶圆键合之后,获取晶圆10上的第一特征图形20的不同位置相对于载片晶圆的套刻偏差值;并对不同位置所对应的套刻偏差值进行拟合,以获得晶圆10的实际偏差值。
在一具体实施例中,测量装置31具体用于获取第一特征图形20的不同位置相对于载片晶圆的实际坐标;然后获取不同位置所对应的实际坐标与其相应的理论坐标的差值,以得到不同位置所对应的横轴方向的水平偏移量、纵轴方向的水平偏移量以及旋转角度;之后对不同位置所对应的横轴方向的水平偏移量、纵轴方向的水平偏移量及旋转弧长这三个变量进行三元拟合,以获得晶圆10的实际偏差值。
其中,补偿装置32与测量装置31连接,补偿装置32用于基于实际偏差值对晶圆10的曝光制程进行补偿。
在具体实施例中,测量装置31测量到实际偏差值之后,将实际偏差值发送至补偿装置32,然后使补偿装置32基于该实际偏差值对该晶圆10的曝光制程进行调整,以使晶圆10上所需进行曝光的位置处于光刻机的曝光工艺窗口内,从而避免因晶圆10与载片晶圆对准精度较低而导致晶圆10无法进行曝光,进而导致晶圆10报废的问题发生。
可以理解的是,该系统30还包括其它装置,比如键合装置、与补偿装置32连接的曝光装置等,这些装置的具体结构与功能与现有技术中的装置的结构与功能相同或相似,且可实现相同或相似的技术效果,在此不再赘述。
本实施例提供的用于多层晶圆堆叠的系统30,通过设置测量装置31,以在晶圆10与载片晶圆键合之后,通过测量装置31获取第一特征图形20的不同位置相对于载片晶圆的套刻偏差值,然后对不同位置所对应的套刻偏差值进行拟合,以获得晶圆10与载片晶圆键合之后晶圆10的实际偏差值;同时,通过设置与测量装置31连接的补偿装置32,以在测量装置31获得晶圆10的实际偏差值之后,将实际偏差值发送至补偿装置32,以使补偿装置32能够基于该实际偏差值对晶圆10的曝光制程进行补偿,从而使晶圆10上所需进行曝光的位置处于曝光工艺窗口内,避免因晶圆10与载片晶圆对准精度较低而导致晶圆10无法进行曝光,进而导致晶圆10报废的问题发生。
以上仅为本申请的实施方式,并非因此限制本申请的专利范围,凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换,或直接或间接运用在其他相关的技术领域,均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种多层晶圆的堆叠方法,其特征在于,包括:
将晶圆与载片晶圆键合;其中,所述晶圆上设置有第一特征图形;
获取所述第一特征图形的不同位置相对于所述载片晶圆的套刻偏差值;
对所述不同位置所对应的套刻偏差值进行拟合,以获得所述晶圆的实际偏差值;
基于所述实际偏差值对所述晶圆的曝光制程进行补偿。
2.根据权利要求1所述的多层晶圆的堆叠方法,其特征在于,所述将晶圆与载片晶圆键合的步骤具体还包括:
提供晶圆和载片晶圆;其中,所述晶圆包括衬底、设置在所述衬底的一侧表面的介质层以及嵌设于所述介质层中的金属层;
在所述衬底远离所述介质层的一侧表面制作所述第一特征图形。
3.根据权利要求1所述的多层晶圆的堆叠方法,其特征在于,所述将晶圆与载片晶圆键合的步骤具体还包括:
提供晶圆和载片晶圆;其中,所述晶圆包括衬底、设置在所述衬底的一侧表面的介质层以及嵌设于所述介质层中的金属层;
在所述介质层远离所述衬底的一侧表面制作所述第一特征图形。
4.根据权利要求3所述的多层晶圆的堆叠方法,其特征在于,所述介质层包括设置在所述衬底的一侧表面的覆盖层、设置在所述覆盖层远离所述衬底的一侧表面的键合层以及设置在所述键合层远离所述覆盖层的一侧表面的保护层;所述在所述介质层远离所述衬底的一侧表面制作所述第一特征图形的步骤具体包括:
在制作所述保护层的过程中形成所述第一特征图形。
5.根据权利要求1所述的多层晶圆的堆叠方法,其特征在于,所述将晶圆与载片晶圆键合的步骤具体还包括:
提供晶圆和载片晶圆;其中,所述晶圆包括衬底、设置在所述衬底的一侧表面的介质层、嵌设于所述介质层中的金属层以及将所述金属层引出所述介质层远离所述衬底的一侧表面的键合垫;
在所述介质层远离所述衬底的一侧表面设置阻挡层,以将所述键合垫覆盖;
在所述阻挡层上制作所述第一特征图形。
6.根据权利要求1-5任一项所述的多层晶圆的堆叠方法,其特征在于,所述获取所述第一特征图形的不同位置相对于所述载片晶圆的套刻偏差值的步骤具体包括:
获取所述第一特征图形的不同位置相对于所述载片晶圆的实际坐标及旋转角度;
获取所述不同位置所对应的实际坐标与其相应的理论坐标的差值,以得到所述不同位置所对应的横轴方向的水平偏移量和纵轴方向的水平偏移量。
7.根据权利要求6所述的多层晶圆的堆叠方法,其特征在于,对所述不同位置所对应的套刻偏差值进行拟合,以获得所述晶圆的实际偏差值的步骤具体包括:
对所述不同位置所对应的横轴方向的水平偏移量、纵轴方向的水平偏移量及旋转弧长进行三元拟合,以获得所述晶圆的实际偏差值;其中,每一个位置的旋转弧长为该位置与所述晶圆圆心的距离与所述旋转角度的乘积。
8.根据权利要求1-5任一项所述的多层晶圆的堆叠方法,其特征在于,所述第一特征图形的不同位置为所述第一特征图形的沿同一方向间隔设置的各个间距点。
9.根据权利要求8所述的多层晶圆的堆叠方法,其特征在于,所述各个间距点等间距排布。
10.一种用于多层晶圆堆叠的系统,其特征在于,包括:
测量装置,用于在晶圆与载片晶圆键合之后,获取所述晶圆上的第一特征图形的不同位置相对于所述载片晶圆的套刻偏差值;并对所述不同位置所对应的套刻偏差值进行拟合,以获得所述晶圆的实际偏差值;
补偿装置,与所述测量装置连接,用于基于所述实际偏差值对所述晶圆的曝光制程进行补偿。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113078090A (zh) * 2021-03-23 2021-07-06 长江存储科技有限责任公司 晶圆制备方法、键合方法、键合装置、键合设备
CN113488414A (zh) * 2021-07-06 2021-10-08 长鑫存储技术有限公司 晶圆生产监控方法、系统与电子设备
CN113809066A (zh) * 2021-09-16 2021-12-17 长江存储科技有限责任公司 晶圆、晶圆结构以及晶圆的制造方法
CN114280902A (zh) * 2021-12-07 2022-04-05 武汉新芯集成电路制造有限公司 对准标记的制作方法及半导体器件的制作方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020039828A1 (en) * 2000-08-14 2002-04-04 Leica Microsystems Lithography Gmbh Method for exposing a layout comprising multiple layers on a wafer
CN106483770A (zh) * 2015-08-31 2017-03-08 中芯国际集成电路制造(上海)有限公司 套刻精度补偿方法
CN106547171A (zh) * 2015-09-17 2017-03-29 上海微电子装备有限公司 一种用于光刻装置的套刻补偿系统及方法
CN109884862A (zh) * 2019-04-16 2019-06-14 长江存储科技有限责任公司 三维存储器曝光系统中套刻偏差的补偿装置及方法
CN110416078A (zh) * 2019-08-02 2019-11-05 武汉新芯集成电路制造有限公司 光刻工艺的扩张补偿的确定方法、装置及器件的制造方法
CN111591955A (zh) * 2020-05-26 2020-08-28 上海华虹宏力半导体制造有限公司 晶圆键合结构及方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020039828A1 (en) * 2000-08-14 2002-04-04 Leica Microsystems Lithography Gmbh Method for exposing a layout comprising multiple layers on a wafer
CN106483770A (zh) * 2015-08-31 2017-03-08 中芯国际集成电路制造(上海)有限公司 套刻精度补偿方法
CN106547171A (zh) * 2015-09-17 2017-03-29 上海微电子装备有限公司 一种用于光刻装置的套刻补偿系统及方法
CN109884862A (zh) * 2019-04-16 2019-06-14 长江存储科技有限责任公司 三维存储器曝光系统中套刻偏差的补偿装置及方法
CN110416078A (zh) * 2019-08-02 2019-11-05 武汉新芯集成电路制造有限公司 光刻工艺的扩张补偿的确定方法、装置及器件的制造方法
CN111591955A (zh) * 2020-05-26 2020-08-28 上海华虹宏力半导体制造有限公司 晶圆键合结构及方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113078090A (zh) * 2021-03-23 2021-07-06 长江存储科技有限责任公司 晶圆制备方法、键合方法、键合装置、键合设备
CN113078090B (zh) * 2021-03-23 2024-04-12 长江存储科技有限责任公司 晶圆制备方法、键合方法、键合装置、键合设备
CN113488414A (zh) * 2021-07-06 2021-10-08 长鑫存储技术有限公司 晶圆生产监控方法、系统与电子设备
CN113488414B (zh) * 2021-07-06 2023-10-13 长鑫存储技术有限公司 晶圆生产监控方法、系统与电子设备
CN113809066A (zh) * 2021-09-16 2021-12-17 长江存储科技有限责任公司 晶圆、晶圆结构以及晶圆的制造方法
CN113809066B (zh) * 2021-09-16 2023-10-24 长江存储科技有限责任公司 晶圆、晶圆结构以及晶圆的制造方法
CN114280902A (zh) * 2021-12-07 2022-04-05 武汉新芯集成电路制造有限公司 对准标记的制作方法及半导体器件的制作方法
CN114280902B (zh) * 2021-12-07 2024-01-05 武汉新芯集成电路制造有限公司 对准标记的制作方法及半导体器件的制作方法

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