KR101963465B1 - 복합 반도체 구조 제조 방법 및 화합물 반도체 구조 성장 방법 - Google Patents

복합 반도체 구조 제조 방법 및 화합물 반도체 구조 성장 방법 Download PDF

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Abstract

복합 반도체 구조를 제조하는 방법은, 복수의 실리콘 기반 디바이스를 포함하는 SOI 기판을 제공하는 단계 및 복수의 포토닉 디바이스를 포함하는 화합물 반도체 기판을 제공하는 단계를 포함한다. 상기 방법은 또한, 복수의 포토닉 다이를 제공하기 위해 상기 화합물 반도체 기판을 다이싱하는 단계를 포함한다. 각각의 다이는 상기 복수의 포토닉 디바이스 중 하나 또는 그 이상을 포함한다. 상기 방법은 또한, 어셈블리 기판을 제공하는 단계, 상기 어셈블리 기판의 미리 정해진 부분에 상기 복수의 포토닉 다이를 탑재하는 단계, 상기 SOI 기판과 상기 어셈블리 기판을 정렬하는 단계, 복합 기판 구조를 형성하기 위해 상기 SOI 기판과 상기 어셈블리 기판을 결합하는 단계, 및 상기 복합 기판 구조로부터 상기 어셈블리 기판의 적어도 일부를 제거하는 단계를 포함한다.

Description

복합 반도체 구조 제조 방법 및 화합물 반도체 구조 성장 방법{METHOD OF FABRICATING COMPOSITE SEMICONDUCTOR STRUCTURE AND METHOD OF GROWING COMPOUND SEMICONDUCTOR STRUCTURE}
관련 출원의 상호 참조
본 출원은 "템플릿 지원형 웨이퍼 결합 방법 및 시스템(Method and System for Template Assisted Wafer Bonding)"이라는 명칭의 2010년 12월 8일자 미합중국 임시특허출원 제61/420,917호 및 "템플릿 지원형 웨이퍼 결합 방법 및 시스템(Method and System for Template Assisted Wafer Bonding)"이라는 명칭의 2011년 5월 20일자 미합중국 특허출원 제13/112,142호를 우선권 주장의 기초로 하고, 이들 출원들의 개시 내용은 여하한 목적으로 참조에 의하여 본 명세서에 편입된다.
본 발명의 실시예들은 기판이라고도 불리는 반도체 웨이퍼들의 템플릿 지원형 결합을 위한 방법 및 시스템에 관련된다. 보다 구체적으로, 본 발명의 실시예들은 CMOS 디바이스를 포함하는 SOI 웨이퍼에 포토닉 디바이스들을 웨이퍼 스케일로 결합하는 방법 및 장치에 관련된다. 본 발명의 실시예들은 이러한 예보다 더 넓은 적용가능성을 갖고, 실리콘 상에 고속 디바이스를 위한 III-V 물질을 집적하기 위한 또는 반도체 물질들의 이종(heterogeneous) 성장을 위한 애플리케이션을 또한 포함한다.
포토닉(photonic) 디바이스 바이어스 제어, 변조, 증폭, 데이터 직렬화 및 역직렬화(de-serialization), 프레이밍, 라우팅, 및 다른 기능들과 같은 진보된 전자 기능들은 일반적으로 실리콘 집적 회로 상에 배치된다. 시장 형성이 가능한 비용으로 매우 향상된 기능 및 성능을 갖는 디바이스들의 생산을 가능하게 하는 실리콘 집적 회로의 설계 및 제조에 관한 전세계적 인프라스트럭쳐의 존재가 그 주요 이유이다. 실리콘은 그 간접 에너지 밴드갭으로 인하여 광 방출 또는 광 증폭에 유용하지 않았다. 이러한 결함은 실리콘 상의 모놀리식으로 집적된 광전자(opto-electronic) 집적 회로의 제조를 막아왔다.
인화 인듐(indium phosphide), 비화 갈륨(gallium arsenide), 관련된 3원(ternary) 및 4원(quaternary) 물질과 같은 화합물 반도체는 광 통신에 매우 중요하고, 특히, 이들의 간접 에너지 밴드갭 때문에 광 방출 디바이스 및 포토다이오드에 매우 중요하다. 동시에, 이러한 물질들 상에 진보된 전기적 기능들을 집적하는 것은 틈새 산업의, 고성능 애플리케이션으로 한정되었는데, 이는 이들 물질 내에 디바이스 및 회로를 제조하는 비용이 훨씬 더 높기 때문이다.
따라서, 해당 기술 분야에서는 실리콘의 복합적 집적 및 복합 반도체 디바이스와 관련된 향상된 방법 및 시스템에 대한 요구가 존재한다.
본 발명의 실시예들은 기판이라고도 불리는 반도체 웨이퍼들의 템플릿 지원형 결합을 위한 방법 및 시스템에 관련된다. 보다 구체적으로, 본 발명의 실시예들은 CMOS 디바이스를 포함하는 SOI 웨이퍼에 포토닉 디바이스들을 웨이퍼 스케일로 결합하는 방법 및 장치에 관련된다. 본 발명의 실시예들은 이러한 예보다 더 넓은 적용가능성을 갖고, 실리콘 상에 고속 디바이스를 위한 III-V 물질을 집적하기 위한 또는 반도체 물질들의 이종(heterogeneous) 성장을 위한 애플리케이션을 또한 포함한다.
본 발명의 실시예에 의하면, 실리콘 포토닉스에서 웨이퍼 스케일 공정을 가능하게 하는 방법들이 제공된다. 일 예로서, 본 발명의 일 실시예에 의하면, 복합 반도체 구조를 제조하는 방법이 제공된다. 이 방법은 복수의 실리콘 기반 디바이스를 포함하는 SOI 기판을 제공하는 단계, 복수의 포토닉 디바이스 또는 고속 트랜지스터같은 다른 디바이스를 포함하는 화합물 반도체 기판을 제공하는 단계, 및 복수의 포토닉 다이를 제공하기 위해 상기 화합물 반도체 기판을 다이싱하거나 다르게 형성하는 단계를 포함한다. 각각의 다이는 상기 복수의 포토닉 또는 전자 디바이스 중 하나 또는 그 이상을 포함한다. 상기 방법은 또한, 어셈블리 기판을 제공하는 단계, 상기 어셈블리 기판의 미리 정해진 부분에 복수의 화합물 반도체 다이를 탑재하는 단계, 상기 SOI 기판과 상기 어셈블리 기판을 정렬하는 단계, 복합 기판 구조를 형성하기 위해 상기 SOI 기판과 상기 어셈블리 기판을 결합하는 단계, 및 상기 복합 기판 구조로부터 상기 어셈블리 기판의 적어도 일부를 제거하는 단계를 포함한다.
본 발명의 다른 실시예에 의하면, 실리콘 기반 기판 상에 화합물 반도체 구조를 성장시키는 방법이 제공된다. 이 방법은 결합 표면을 갖는 SOI 기부(base) 웨이퍼를 제공하는 단계, 시드 웨이퍼를 제공하는 단계 및 복수의 시드 다이를 제공하기 위해 상기 시드 웨이퍼를 다이싱하는 단계를 포함한다. 상기 방법은 또한, 템플릿 웨이퍼를 제공하는 단계, 상기 템플릿 웨이퍼 상에 상기 복수의 시드 다이를 탑재하는 단계, 상기 템플릿 웨이퍼를 상기 SOI 기부 웨이퍼에 결합하는 단계를 포함한다. 상기 복수의 시드 다이는 상기 SOI 기부 웨이퍼의 상기 결합 표면에 연결된다. 상기 방법은 또한, 상기 템플릿 웨이퍼의 적어도 일부를 제거하는 단계, 상기 복수의 시드 다이의 표면의 적어도 일부를 노출시키는 단계, 및 상기 노출된 시드 다이 위에 화합물 반도체 구조를 성장시키는 단계를 포함한다.
본 발명을 이용하면 종래 기술에 비해 많은 이점을 얻을 수 있다. 예를 들어, 본 발명의 일 실시예에서, 템플릿 웨이퍼의 사용은 비싼 III-V 물질이 더 적게, 예컨대, 특정 디바이스 기능을 구현하는데 필요한 경우에만 사용될 수 있게 한다. 이렇게 해서, 필요한 III-V 또는 다른 물질의 양을 최소화함으로써 본 명세서에 개시된 실시예들에 의해 완성품의 비용 구조가 개선된다. 또한, 일부 실시예들에 의하면 분할(split) 면을 생성하기 위해 어닐(anneal) 프로세스가 채용된 후에 남아있는 템플릿 웨이퍼의 패턴화된 영역에서 광 신호를 라우팅함으로써 포토닉 집적 회로에 다중 레벨의 광 상호접속이 형성될 수 있다. 본 명세서에 개시된 부착(attach)과 분할 프로세스는 한번 또는 여러 번 채용될 수 있다.
특정 실시예에서는, 다수의 결합 프로세스가 채용되고 III-V, II-VI, 또는 다른 물질의 산재하는 평면들을 갖는 교번하는 결정질(crystalline) 실리콘의 3차원 구조가 형성된다. 본 발명의 실시예들에 의해 제공되는 또 다른 이점은 실리콘 기부(base) 웨이퍼에 대한 정렬이 웨이퍼 스케일을 기초로 행해진다는 것이다. 또한, 활성 스트라이프(stripe) 또는 영역의 정의는 웨이퍼 결합 프로세스 후에 III-V 또는 다른 물질 상에서 수행될 수 있고, 이는 정렬 허용 오차를 현저히 완화한다.
실시예에 따라서는, 이러한 이점들의 하나 또는 그 이상이 존재할 수 있다. 이러한 그리고 다른 이점들은 본 명세서 전반에 걸쳐서 그리고 이하에 보다 구체적으로 개시되어 있다. 본 발명의 다양한 추가적인 목적, 특성 및 이점들은 첨부된 도면 및 상세한 설명을 참조로 보다 잘 이해될 수 있다.
도 1은 본 발명의 일 실시예에 의한 집적된 광전자(optoelectronic) 디바이스의 간략화된 개념도이다.
도 2는 본 발명의 일 실시예에 의한 집적된 광전자 디바이스를 제조하는 방법을 도시하는 간략화된 흐름도이다.
도 3a는 본 발명의 일 실시예에 의한 가공된 SOI 기판의 간략화된 평면도이다.
도 3b는 본 발명의 일 실시예에 의한 가공된 III-V 기판 및 상기 가공된 III-V 기판의 다이싱(dicing)의 간략화된 투시도이다.
도 3c는 본 발명의 일 실시예에 의한 복수의 III-V 다이를 포함하는 어셈블리 기판의 간략화된 평면도이다.
도 3d는 본 발명의 일 실시예에 의한 복수의 III-V 다이를 포함하는 어셈블리 기판과 가공된 SOI 기판의 연결을 도시하는 간략화된 분해 투시도이다.
도 3e는 도 3d에 도시된 결합된 기판 구조로부터 상기 어셈블리 기판의 일부를 제거하는 것을 도시하는 간략화된 투시도이다.
도 4는 본 발명의 일 실시예에 의한, 웨이퍼 결합, 어셈블리 기판 분할, 및 폴리싱(polishing) 후에 복합 기판 구조의 일부를 도시하는 간략화된 개념도이다.
도 5는 본 발명의 일 실시예에 의한 집적된 광전자 디바이스를 갖는 기판의 간략화된 평면도이다.
도 6은 본 발명의 다른 실시예에 의한 집적된 광전자 디바이스를 제조하는 방법을 도시하는 간략화된 흐름도이다.
도 7a는 본 발명의 일 실시예에 의한, 디바이스 정의(definition) 중의 복합 기판 구조의 일부를 도시하는 간략화된 개념도이다.
도 7b는 본 발명의 일 실시예에 의한 공정 후의 복합 기판 구조의 일부를 도시하는 간략화된 개념도이다.
도 7c는 본 발명의 일 실시예에 의한 다층(multilayer) 구조의 간략화된 개념도이다.
도 8은 본 발명의 일 실시예에 의한 이종(異種) 에피택시 성장을 수행하는 방법을 도시하는 간략화된 흐름도이다.
도 9a 내지 도 9e는 본 발명의 일 실시예에 의한 다양한 제조 단계에서 복합 기판 구조의 일부를 도시하는 간략화된 개념도이다.
도 10은 본 발명의 일 실시예에 의하여 제조된 다층 구조의 간략화된 개념도이다.
본 발명에 의하면, 반도체 웨이퍼들의 템플릿 지원형 결합에 관련된 방법 및 시스템이 제공된다. 단지 예로서, 본 발명은 III-V 다이(또는 좀더 복잡한 회로를 위한 디바이스 영역)를 어셈블리 기판(템플릿 웨이퍼라고도 함)을 이용하여 웨이퍼 레벨에서 기판에 결합하는 방법에 적용되었다. 상기 방법 및 장치는 포토닉스 집적 실리콘 디바이스 및 고속 전자 기능과 화합물 반도체 디바이스를 집적하는 실리콘 회로의 웨이퍼 스케일 공정을 포함하는 다양한 반도체 공정 애플리케이션에 적용가능하다.
본 발명의 발명자들은, 개별적인 구현에 비하여 성능을 희생시키지 않으면서 비용 및 전력이 감소될 수 있다면, 실리콘 포토닉스의 상업적 중요성이 높아질 것으로 판단하였다. 본 발명의 실시예들에 의하면, 웨이퍼 스케일 프로세스로서 실리콘 포토닉 웨이퍼 상에 III-V 물질을 집적함으로써 성능이 유지된다. 본 명세서의 전반에 걸쳐 상세히 설명되는 바와 같이, 템플릿 지원형 결합은 배치(batch) 프로세싱(카세트에서 카세트로)이 가능한 실리콘-온-인슐레이터 또는 실리콘과 III-V 물질의 복합적인 집적을 위한 웨이퍼 스케일 공정 패러다임을 제공한다.
본 발명의 실시예들을 제한하지 않으면서, 이하의 프로세스 및 구조들을 정의하기 위해 다음의 정의들이 사용된다.
복합 결합(Composite Bonding): 금속 대 금속, 금속 인터페이스 층 지원형 및/또는 직접 반도체 결합의 조합을 이용하는 웨이퍼 결합 프로세스로서, 이러한 기술들 각각의 바람직한 특성의 조합을 획득함. 이러한 기술들에 의해 제공되는 장점은 금속 대 금속 결합을 위한 강도, 지원된 금속 인터페이스 층의 표면 거칠기 및 열 팽창 계수의 부정합을 수용하는 능력, 및 직접 반도체 결합을 위한 광학적 투명도를 포함하지만, 이에 한정되지는 않는다.
복합 반도체-온-인슐레이터(Composite Semiconductor-on-Insulator; C-SOI): III-V, 실리콘, 및 잠재적으로는 다른 물질의 복합체를 생성하기 위해 실리콘-온-인슐레이터 기판 상에 웨이퍼 결합 III-V 물질을 결합하는 실리콘 포토닉 웨이퍼. 결과적인 스택은 복합 반도체-온-인슐레이터 웨이퍼, 또는 C-SOI 웨이퍼 또는 C-SOI 기판으로 불린다.
템플릿 지원형 결합(Template-Assisted Bonding): 템플릿을 생성하는 중간 단계를 통해 웨이퍼 스케일 레벨에서 조각(piece)들을 웨이퍼 결합하는 것. 본 명세서 전반에 걸쳐 설명되는 바와 같이, 일 실시예에서는, 중간 캐리어(어셈블리 기판이라고도 함), 예컨대, 캐리어 기판으로부터 템플릿 상의 물질이 더 깨끗하게 분리될 수 있게 하기 위해 주입 영역을 포함하도록 준비된 캐리어가 이용된다.
도 1은 본 발명의 일 실시예에 의한 집적된 광전자(optoelectronic) 디바이스 100의 간략화된 개념도이다. 도 1을 참조하면, 실리콘 핸들(handle) 웨이퍼 112, 산화물 층 114 및 단결정 실리콘 층 116을 포함하는 SOI 기판 110(기부 웨이퍼라고도 함)이 하나 또는 그 이상의 전자 회로, 도파관(waveguide)과 같은 포토닉 소자, 다중모드 간섭 커플러, 격자(grating), 인덱스 변환(index turning) 소자, 또는 마하-젠더 변조기(Mach-Zender modulator; MZM) 등을 형성하기 위해 가공된다. 일 예로서, 매우 다양한 전기 디바이스 기능을 제공하는 CMOS 회로가 실리콘 층 116 내에 제조될 수 있다. 도 1에 도시된 개념도에서, 이러한 회로와 소자들은 층 116 내에 형성되지만, 실제 디바이스 구성요소들은 층 116 밖으로 연장될 수 있다. 도 1에는 SOI 기판 110이 도시되지만, 일부 실시예는 SOI 기판 대신에 실리콘 웨이퍼를 이용한다.
도 1에는 어셈블리 기판의 디바이스 층(본 명세서 전반에 걸쳐 보다 상세히 설명됨)에 형성된 도파관 130이 도시된다. 도 1에 도시된 바와 같이, 상기 디바이스 층은 비아 132를 통해 상기 SOI 기판의 단결정 실리콘 층 116에 형성된 CMOS 회로에 접속되는 전기적 상호접속 층을 포함하는 다수의 기능을 제공한다. 상기 도파관 130은 광 디바이스들을 상호접속하기 위해 또는 광 신호를 상기 구조의 하나의 섹션으로부터 다른 섹션으로 가져가기 위해 상기 디바이스 층 내에 정의된 광 도파관일 수 있다. 따라서, 템플릿 웨이퍼 자체인 상기 어셈블리 기판의 디바이스 층은 몇 가지 다른 타입의 기능적 애플리케이션으로 가공될 수 있다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자(이하, 당업자라고도 함)는 많은 변형, 수정 및 대안을 인식할 것이다.
일 실시예에서, 상기 기판은 금속 패터닝 전에 표준 실리콘 프로세스 플로우(예컨대, CMOS 프로세스 플로우)로부터 제거될 수 있다. 금속 패터닝이 없으면 본 명세서에 기술된 템플릿 지원형 결합 프로세스 중에 더 높은 온도에서의 공정이 수행될 수 있다. 이 실시예에서, 상기 기판은 템플릿 지원형 결합 프로세스 후에 상기 표준 실리콘 프로세스의 완성을 위해 제조 설비 또는 다른 적합한 공정 설비로 복귀할 수 있다. 도 3a는 도 1에 도시된 SOI 기판 110에 대응하는 가공된 SOI 기판의 간략화된 평면도이다. 상기 가공된 SOI 기판은 도 3a에 도시된 그리드에 의하여 표시되는 복수의 디바이스 영역들을 포함한다.
도 3b는 본 발명의 일 실시예에 의한 가공된 III-V 기판 및 상기 가공된 III-V 기판의 다이싱(dicing)의 간략화된 투시도이다. 도 3b에 도시된 실시예에서, 다이싱은 톱날을 이용하여 행해지지만 본 발명의 실시예들은 이러한 특정 다이싱 방법으로 국한되는 것은 아니고 다른 기술들도 본 발명의 범위 내에 포함된다. 일반적으로, III-V 기판들은 도 3a에 도시된 가공된 SOI 기판보다 작다. 도 3b에 도시된 다이싱 작업 후에, 본 명세서의 전반에 걸쳐 상세히 기술한 바와 같이 복수의 III-V 다이들이 어셈블리 기판에 탑재될 수 있다. III-V 다이들은 이득 칩(gain chip), 광검출기(photodetector), MZMs 또는 서큘레이터(circulator) 등으로서 적합한 소자들을 포함할 수 있다. 일부 실시예들과 관련하여 다이싱이 논의되지만, 본 발명이 결합을 위해 물질을 더 작은 섹션들로 분리하는 이러한 특정 기술로 국한되는 것은 아니다. 다이싱은 본 발명의 실시예들과 관련하여 사용하기에 적합한 하나의 방법이고 클리빙(cleaving), 식각 등의 다른 분리 방법 또한 사용될 수 있고 본 발명의 범위 내에 포함된다는 것이 당업자에게는 자명하다.
도 3c는 본 발명의 일 실시예에 의한 복수의 III-V 다이를 포함하는 어셈블리 기판의 간략화된 평면도이다. 도 3c에는 도시되지 않지만, 웨이퍼 분리를 위한 메커니즘을 제공하기 위해 템플릿 기판 또는 웨이퍼라고도 불리는 어셈블리 기판이 가공된다. 일 실시예에서, 상기 어셈블리 기판(예컨대, 상기 가공된 SOI 기판과 동일한 크기의 실리콘 기판)은 산화 및 이온 주입(예컨대, H2 + 또는 He2 + 이온을 이용함)되어 상기 어셈블리 기판 내로 미리 정해진 깊이에서 웨이퍼 분리 영역(즉, 파단면)을 형성한다. 이러한 프로세스는 도 3d에 도시된 것처럼 어셈블리 기판-기부 층(기부 영역이라고도 함) 및 어셈블리 기판-디바이스 층(디바이스 영역이라고도 함)에 도시된다. 도시된 실시예에 의하면, 기판 제거를 행하기 위해 주입 분리가 사용되는데, 기계적 박화(thinning) 또는 다른 래핑(lapping) 기술에 의해 템플릿 웨이퍼의 대부분을 물리적으로 제거하는 것도 가능하다.
도 3c에 있어서, 이 평면도는 상기 다이들에 인접한 기부 층의 표면 및 다양한 III-V 다이들을 포함한다. 상기 어셈블리 기판의 디바이스 층은 도 3c에 도시된 바와 같이 III-V 다이들의 부착을 위한 결합 위치 및/또는 정렬 구성을 갖도록 패터닝될 수 있다. III-V 다이에 더하여, 다른 디바이스, 구조물 및 물질이 특정 애플리케이션에 적합하도록 상기 어셈블리 기판에 결합되거나 탑재될 수 있다. 일부 실시예에서, III-V 다이들과 상기 어셈블리 기판 사이의 결합의 강도는 특정 애플리케이션에 따라 변한다. 따라서, 이들 구성요소들 간의 강한 결합과 약한 결합은 모두 본 발명의 범위에 속한다. 상기 어셈블리 기판의 정의된 결합 위치에 부착될 수 있는 다른 물질의 예는 하나 또는 다수의 III-V 물질, II-VI 물질, 자성체, 실리콘 기반 물질(예컨대, 상기 어셈블리 기판으로부터의 실리콘과 다른 특성을 갖는 실리콘 물질), 비선형 광학 물질, 또는 상기 가공된 SOI 기판 상의 디바이스들에 의해 제공되는 기능에 기능적 향상을 제공하는 다른 물질이다. III-V 다이들 또는 다른 물질의 부착은 픽앤플레이스(pick and place) 툴 또는 다른 적합한 다이 부착 시스템을 이용하여 행해질 수 있다.
도 3d는 본 발명의 일 실시예에 의한 복수의 III-V 다이를 포함하는 어셈블리 기판과 가공된 SOI 기판의 연결을 도시하는 간략화된 분해 투시도이다. 상기 어셈블리 기판 상에 탑재된 III-V 다이들은 도 3d에 III-V 디바이스 매트릭스로서 표현되고, 당업자는 매트릭스에 대한 기준은 연속적인 층이 아니라 III-V 다이들이 분산된 일정한 범위를 가리킨다는 점을 알 수 있을 것이다. 도 3d에 도시된 바와 같이, 상기 가공된 SOI 기판상의 디바이스들은 상기 어셈블리 기판 상에 탑재된 III-V 다이와 정렬되고 상기 두 개의 기판들은 결합 기판 구조를 형성하기 위해 연결된다. 상기 소자들의 정렬은 상기 SOI 기판에 존재하는 전자 및/또는 포토닉 회로에 대한 상기 어셈블리 기판 상에 탑재된 III-V 다이들의 배치를 제공한다는 것이 당업자에게는 자명하다. 여하한 목적으로 그 개시 내용 전체가 본 명세서에 참조에 의하여 편입되는 2010년 10월 12일자 미합중국 특허출원 제12/902,621호에 논의된 방법들을 포함하는, 웨이퍼 결합을 행하는 몇 가지 방법들이 본 발명의 범위에 포함된다.
특정 실시예에서, 상기 반도체 소자들 사이에(예컨대, 상기 SOI 기판의 층들과 III-V 다이들의 사이에) 인터페이스 지원형 결합이 형성되고, 중간 층(예컨대, In0.7Pd0.3와 같은 InxPdy)이 옴(ohmic) 접촉 및 투명도, 응력 조절과 다른 장점들을 포함하는 광학적 품질을 제공한다.
도 3e는 도 3d에 도시된 결합된 기판 구조의 상기 어셈블리 기판 부분의 디바이스 영역으로부터 상기 어셈블리 기판의 기부 영역을 제거하는 것을 도시하는 간략화된 투시도이다. 일 실시예에서, 위에서 논의된 것과 같이 상기 어셈블리 기판에서 수행되는 이온 주입 프로세스는 도 3e에 도시된 것처럼 상기 어셈블리 기판의 일부(기부 영역)의 웨이퍼 분리가 일어나도록 한다. 도 3e에 도시된 것처럼, 상기 어셈블리 기판의 기부 영역이 제거되고, SOI 기판 제조 및 재사용 기술과 관련된 기판 재사용과 유사한 방식으로 다시 사용될 수 있다. 상기 웨이퍼 분리 프로세스는 기판 결합 프로세스 후에 행해지는 것으로 도시되지만, 이것이 본 발명에 필수적인 것은 아니고 웨이퍼 분리는 웨이퍼 결합 전에, 도중에 또는 그 후에 수행될 수 있다.
일부 실시예에서는, 도 3d 및 3e에 도시된 프로세스들이 결합되는데, 상기 결합 프로세스로부터의 열은 주입된 종(species)의 피크에 의해 정의되는 면을 따라 상기 어셈블리 기판이 분할되게 하기 때문이다. 다른 실시예에서는, 상기 결합 프로세스 전에 또는 후에 수행되는 어닐 프로세스 동안 상기 어셈블리 기판이 분할된다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다. 또 다른 실시예에서는, 기부 층 부분을 제거하기 위해 래핑 및/또는 폴리싱 단계들이 이용된다.
상기 가공된 SOI 기판, 부착된 III-V 다이 매트릭스 및, 도 3e에 도시된 바와 같이, 상기 어셈블리 기판의 디바이스 영역과 관련된 얇은 실리콘 층 또는 산화물/실리콘 층을 포함할 수 있는 상기 어셈블리 기판의 디바이스 영역은 분할 프로세스에 의해 생성된 남아있는 거칠기를 제거하기 위해 CMP 프로세스 또는 다른 폴리싱 프로세스를 사용하여 폴리싱될 수 있다. 이렇게 해서, 실시예들은 집적된 광전자 디바이스들을 제조하는데 사용하기에 적합한 실리콘 - III-V - 실리콘 스택을 포함하는 기판 350을 제공한다. 결과적으로 도 3e와 같은 기판 350은 얇은 실리콘 층에 추가적인 광 또는 전자 디바이스를 정의하기 위해 더욱 가공될 수 있다. 필요에 따라 다른 물질에 대한 전기적 상호접속이 이루어진다. 도 1을 참조하면, 상기 어셈블리 기판의 디바이스 층의 일부는 상기 디바이스의 좌측 부분에 남아있고 다른 부분은 도파관을 형성하기 위해 가공된다. 비아는 상기 어셈블리 기판의 디바이스 층을 통과하여 상기 가공된 SOI 기판상의 실리콘 층 116에 전기적으로 접촉하는 것으로 도시된다. 평탄화(planarizing) 물질은 다양한 디바이스 소자의 표면을 평탄화하고 부동태화(passivation)하기 위해 피착(deposit)된다. 평탄화 물질의 예는 이산화규소(silicon dioxide), 질화규소(silicon nitride), 실리콘 옥시나이트라이드(silicon oxynitride), 폴리이미드 또는 다른 고분자 물질, 스핀온 글래스(spin-on glass), 사이클로틴(cyclotene), 또는 피랄린(pyraline) 등을 포함한다. 평탄화 물질은 먼저 기부 웨이퍼 구조 110에 인가되고, 액세스 구역을 개방하기 위해 패터닝될 수 있는데, 상기 액세스 구역을 통해 디바이스 소자들이 상기 기부 웨이퍼에 부착될 수 있다.
일 예로서, 어셈블리 기판의 디바이스 영역이 실리콘 층(예컨대, 단결정 실리콘)을 포함하면, 이 실리콘 층은 칩 상에 광 상호접속부를 형성하기 위해 제거 또는 패터닝될 수 있다. 이는 다수의 광 레벨에 대해서 반복될 수 있는 프로세스에 광 라우팅이 제공될 수 있게 한다. 상기 가공된 SOI 기판이 금속화(metallization) 프로세스 전에 제조 설비로부터 제거되는 실시예에서는, 이러한 프로세스 단계들이 수행되도록 복귀된다.
도 3e에 도시된 것과 같은 이온 주입 프로세스에 기초한 웨이퍼 분할에 대한 대안으로서, 다른 실시예들은 예컨대, 화학기계적 폴리싱(chemical mechanical polishing; CMP) 프로세스를 사용하여, 어셈블리 기판의 일부의 벌크(bulk) 제거를 이용한다. 이 기술은 최종 구조에서 더 두꺼운 실리콘 최상층이 요구될 때 유용할 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
일 실시예에서, 도 3c 내지 3e에 도시된 프로세스들을 반복함으로써 실리콘과 다른 물질의 다층 스택을 생성하기 위해서, 도 3e에 도시된 것과 같은 많은 수의 집적된 광전자 디바이스를 포함하는 기판 350이 새로운 어셈블리 기판으로서 사용될 수 있다. 광 상호접속의 다수의 층을 정의하기 위해 상기 프로세스들이 반복될 때 패터닝과 평탄화가 수행될 수 있다. 프로세스 후에, 상기 기판 350은 다이싱되어 테스트 및 사용을 위한 (도 1에 도시된 디바이스 같은) 개별화된 다이들을 제공할 수 있다.
도 3a 내지 3e에 도시된 템플릿 지원형 결합 프로세스를 이용하면, III-V 다이들, 이득 칩으로서 사용하기에 적합한 다른 물질들, 광검출기, MZMs, 서큘레이터, 고속 전자 디바이스 등을 포함하는 다양한 디바이스들이 어셈블리 기판에 탑재되고, 상기 어셈블리 기판은 정렬 타겟 및/또는 물질 부착 지점들을 갖도록 패턴화된 수소 주입 실리콘 웨이퍼일 수 있다. 일부 구현예에서는, 패터닝 전에 도 3e에 도시된 분할 면을 정의하기 위해, 예컨대, 어닐링 단계 중에 수소, 헬륨, 또는 다른 주입 프로세스들이 수행되고, 상기 SOI 기판은 상기 분할 면을 따라 분할된다. 도 3e를 참조하면, 도시된 실시예는 얇은 실리콘 디바이스 층을 포함하고 실리콘- III-V -실리콘 스택을 형성한다. 상기 디바이스 층은 제거 또는 패터닝되어 칩 상에 광 상호접속부를 형성하고 광 라우팅을 가능하게 할 수 있고, 이는 다수의 광 레벨에 대해 반복될 수 있다. 일 예로서, 광 도파관의 상부 표면을 효과적으로 형성하기 위해 트레이스(trace)들이 실리콘에 패터닝될 수 있다. 다른 예로서, 상기 SOI 기판 내의 멀티코어 프로세서와 상기 디바이스 층의 광 도파관 사이에 접속부가 형성될 수 있다. 일부 실시예에서, 상기 어셈블리 기판은 다시 폴리싱되고 재사용될 수 있다. 도 10에 도시된 것처럼, III-V 다이 및 실리콘의 다층 스택을 형성하기 위해 본 명세서에 기술된 프로세스들이 반복될 수 있고, 다층 광 상호접속이 형성될 수 있게 한다.
도 2는 본 발명의 일 실시예에 의한 집적된 광전자 디바이스를 제조하는 방법 200을 도시하는 간략화된 흐름도이다. 상기 방법은 레이저, 광 이득 매질, 검출기, 변조기, 광학 소자 등과 같은 III-V 디바이스를 형성하기 위해 III-V 기판을 가공하는 단계(단계 210)를 포함한다. III-V 디바이스의 형성에 더하여, 광 서큘레이터 또는 아이솔레이터(isolator), 및 다른 광전자 소자 등과 같은 디바이스들을 위한 자기(magnetic) 디바이스 소자를 형성하기 위해 다른 물질들이 가공될 수 있다. 디바이스 가공 후에, 상기 III-V 기판은 균일한 두께를 형성하기 위해 래핑되고 III-V 다이를 제공하기 위해 다이싱될 수 있다(단계 212). 래핑이 필수적인 것은 아니다.
상기 방법은 또한 어셈블리 기판을 준비하는 단계를 포함한다(단계 220). 일 실시예에서, 실리콘 기판은 상기한 III-V 다이들을 위한 탑재 위치를 제공하기 위해 산화, 주입 및 패터닝된다(단계 222). 이 실시예에서 어셈블리 기판은 주입량의 피크(예컨대, 수소 주입 프로세스 중에 형성됨)에 의해 정의되는 분할 면에 의해 분리된 기부 영역 및 디바이스 영역을 포함한다. 상기 패터닝 프로세스는, 반도체 피스들(예컨대, III-V 반도체 디바이스들)이 결합되는 위치를 정의하는 템플릿 기판 상의 금속 패턴들의 정의를 포함할 수 있다. 일부 실시예에서, 금속 패턴 대신에 또는 이에 더하여, 반도체 피스들(예컨대, III-V 반도체 디바이스들)이 직접 결합되는 위치들의 표지를 제공하기 위해 패터닝 프로세스 중에 타겟들이 형성된다. 본 명세서의 전체에 걸쳐 보다 상세히 설명되는 바와 같이, 상기 디바이스 영역은 상기 가공된 SOI 기판에 결합되고 디바이스 제조를 위해 사용되며, 상기기부 영역은 제거되고 잠재적으로 재사용된다. SOI 기판은 CMOS 디바이스, 전자 소자, 포토닉 소자 등을 제공하기 위해 가공된다(단계 230). 상기 SOI 기판은 표면 준비를 포함하는 웨이퍼 결합 작업을 위해 준비된다(단계 232). 상기 어셈블리 기판 및 상기 SOI 기판이 정렬되고(단계 240) 이 두 개의 기판을 연결하고 복합 기판 구조를 형성하기 위해 웨이퍼 결합 프로세스가 수행된다(단계 242).
다음으로 주입량의 피크가 위치하는 깊이에서 상기 어셈블리 기판을 분할하기 위해 어닐링 프로세스가 사용된다(단계 244). 일부 실시예에서는, 상기 어셈블리 기판이 웨이퍼 결합 프로세스(단계 242)의 결과로서 분할되기 때문에 이 단계가 생략된다. 일부 실시예에서, 분할 후 기판이 폴리싱되어(단계 246) 분할 프로세스로부터 생기는 표면 거칠기를 제거한다. 도 4는 본 발명의 일 실시예에 의한, 웨이퍼 결합, 어셈블리 기판 분할, 및 폴리싱 후에 복합 기판 구조의 일부를 도시하는 간략화된 개념도이다. 상기 어셈블리 기판의 디바이스 층에 광 도파관을 패터닝하고(단계 248) 전기적 상호접속부를 형성하기 위해(단계 250) 후속 공정이 수행될 수 있다. III-V 다이들과 SOI 기판 간의 결합뿐 아니라 결합 패드, SOI 기판, 및 III-V 다이들 간의 결합은 앞서 참조된 미합중국 특허출원 제12/902,621호에 개시된 것과 같은 금속 지원형(metal assisted) 결합, 반도체-반도체 결합 등일 수 있다.
상기 어셈블리 기판은 주입량 피크의 깊이에서 또는 그 부근에서 분할될 수 있지만, 본 발명의 실시예들은 이러한 특정 분할 깊이로 한정되지 않고 주입량의 피크가 아닌 다른 깊이도 가능하다. 또한, 본 명세서에서는 어셈블리 기판을 제거하는 방법으로서 어닐링 프로세스를 이용하는 분할이 개시되는 반면, 다른 방법들, 예컨대, 어셈블리 기판의 벌크 제거를 위한 래핑 또는 다른 적합한 기술이 제한 없이 본 발명의 범위에 포함된다는 점에 유의한다.
도 2에 도시된 구체적인 단계들은 본 발명의 일 실시예에 의한 집적된 광전자 디바이스를 제조하는 특정 방법을 제공한다는 점이 인식되어야 한다. 다른 실시예에 의하면 다른 시퀀스의 단계들이 수행될 수도 있다. 예를 들어, 본 발명의 다른 실시예들은 상기한 단계들을 다른 순서로 수행할 수 있다. 또한, 도 2에 도시된 개별 단계들은 그에 적합한 다양한 시퀀스로 수행될 수 있는 다수의 하위 단계들을 포함할 수 있다. 또한, 특정 애플리케이션에 따라서는 추가적인 단계들이 부가되거나 제거될 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
도 5는 본 발명의 일 실시예에 의한 집적된 광전자 디바이스를 갖는 기판의 간략화된 평면도이다. 도 5를 참조하면, SOI 기판이 도시되고, 상기 SOI 기판의 주연부에는 전기 결합 패드가 형성된다. CMOS 회로는 일반적으로 SOI 기판에 형성된다. 어셈블리 기판의 디바이스 층에 형성된 실리콘 도파관은 III-V 디바이스 영역에 위치된 III-V 디바이스들과 SOI 기판에 형성된 CMOS 소자 및/또는 다른 III-V 디바이스 간의 광 통신을 제공한다. 일 예로서, CMOS 회로 영역의 네 개의 도시된 부분들에 제조된 네 개의 멀티코어 프로세서는 도시된 III-V 디바이스들에 광 연결된 광 도파관을 이용하여 상호접속될 수 있다.
도 6은 본 발명의 다른 실시예에 의한 집적된 광전자 디바이스를 제조하는 방법을 도시하는 간략화된 흐름도이다. 도 6에 도시된 실시예에서, 가공되지 않은 에피택시 물질이 박화(thinning)되고 추가적인 공정을 위해 어셈블리 기판에 부착된다. 방법 600은 에피택시 구조를 성장시키고 레이저, 검출기, 변조기, 광학 소자, 고속 전자 소자, 자기 디바이스 등에 유용한 다른 물질을 준비하는 단계(단계 610)를 포함한다. 이러한 가공되지 않은 웨이퍼들은 디바이스 소자들을 형성하기 위해 다이싱되고(단계 612) 추가적으로 가공된다. 가공되지 않은 웨이퍼들은 상기 에피택시 성장 프로세스 후에 또는 그 일부로서 박화될 수 있다.
어셈블리 기판이 준비되고(단계 620), 예컨대, 실리콘 웨이퍼의 산화, 주입 및 패터닝에 의해 디바이스 층과 기부 층을 형성한다. 일부 실시예에서는, 특정 애플리케이션에 적합하도록 이러한 단계들 중 하나 또는 그 이상이 수행되지 않는다. 상기 가공되지 않은 웨이퍼들로부터의 디바이스 소자들은 어셈블리 웨이퍼 상에 탑재된다(단계 622). SOI 기부 웨이퍼가 가공되고(단계 630), 이는 CMOS 회로, 전기 소자, 및 포토닉 소자의 형성을 포함할 수 있다. 상기 SOI 기부 웨이퍼는 웨이퍼 결합을 위해 준비된다(단계 632). 일 실시예에서는, 이하에서 논의되는 웨이퍼 결합 프로세스 중에 가공되지 않은 에피택시 물질로의 접촉 영역을 형성하기 위해 상기 SOI 기부 웨이퍼 상에 금속이 추가적으로 피착된다.
어셈블리 웨이퍼 및 SOI 기부 웨이퍼가 정렬되고(단계 640) 결합된다(단계 642). 일 실시예에서는, 어셈블리 웨이퍼가 SOI 기부 웨이퍼에 정렬되지만, 이는 본 발명에 필수적인 것은 아니다. 상기 어셈블리 웨이퍼는, 예컨대, 주입량의 피크 부근에서, 어닐링 프로세스를 이용하여 분할된다(단계 644). 어셈블리 기판의 기부 층으로부터 어셈블리 웨이퍼의 디바이스 층을 분리함으로써 발생하는 표면 거칠기를 제거하기 위해 폴리싱 프로세스(예컨대, CMP)가 사용된다(단계 646).
웨이퍼 결합 프로세스 및 어셈블리 웨이퍼의 기부 층의 제거 후에, 광 도파관을 형성하기 위한 디바이스 층의 패터닝(단계 648) 및 프로톤 주입 또는 III-V 산화(단계 650)와 같은 추가적인 프로세스 단계들이 수행되어 에피택시 물질 위에 활성 스트라이프 영역을 정의할 수 있다. 예를 들어, 프로톤 주입 프로세스 중에, 주입 에너지는 디바이스 구조(III-V 물질에 형성됨)의 "뒤쪽(back)"을 통한 주입이 SOI 기부 웨이퍼로의 결합에 인접한 물질에 스트라이프 영역을 정의하도록 정해진다. 다층 구조를 형성하기 위해 층들의 평탄화(단계 652) 및 도 6에 도시된 단계들 중 하나 또는 그 이상의 반복이 이용될 수 있다. III-V 물질에 대한 전기적 상호접속부의 패터닝은 일부 실시예에서 행해진다(단계 654).
도 6에 도시된 실시예에서는, 에피택시 물질이 결합되고, 광학 기구들을 포함할 수 있고 이 광학 기구들 상에 정의된 다른 트레이스들을 구비할 수 있는 가공된 SOI 기판 상의 영역들로의 상호접속 및 스트라이프 영역을 정의하기 위해 후처리된다. 도 6에 도시된 실시예의 장점은 III-V 디바이스 상의 미리 정의된 구성들과 관련된 엄격한 정렬 허용 오차가 감소 또는 제거된다는 것이다. 따라서, 도 6에 도시된 실시예는 도 3에 도시된 실시예와 공통의 구성요소들을 공유하지만, 도 6에 도시된 방법은 도 1에 도시된 방법을 사용해서는 가능하지 않은 이점을 제공할 수 있다. 일 예로서, 도 6에 도시된 실시예에서는 결합 후에 활성 스트라이프 영역이 형성되기 때문에, 어셈블리 웨이퍼로의 부착 프로세스 및 SOI 기부 웨이퍼에 대한 어셈블리 웨이퍼 정렬의 정렬 허용 오차가 실질적으로 감소된다(약 ±1㎛ 내지 약 ±10㎛의 크기).
도 6에 도시된 구체적인 단계들은 본 발명의 일 실시예에 의한 집적된 광전자 디바이스를 제조하는 특정 방법을 제공한다는 점이 인식되어야 한다. 다른 실시예에 의하면 다른 시퀀스의 단계들이 수행될 수도 있다. 예를 들어, 본 발명의 다른 실시예들은 상기한 단계들을 다른 순서로 수행할 수 있다. 또한, 도 6에 도시된 개별 단계들은 그에 적합한 다양한 시퀀스로 수행될 수 있는 다수의 하위 단계들을 포함할 수 있다. 또한, 특정 애플리케이션에 따라서는 추가적인 단계들이 부가되거나 제거될 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
도 7a는 본 발명의 일 실시예에 의한, 디바이스 정의(definition) 중의 복합 기판 구조의 일부를 도시하는 간략화된 개념도이다. 도 7a에 도시된 바와 같이, III-V 디바이스 소자들(또는 다른 물질들)은 평탄화 물질이 디바이스 층 아래에 또는 그 위에 있을 수 있도록 SOI 기부 웨이퍼에 결합된다. 본 발명의 실시예들에 의해 제공되는 하나의 프로세스 플로우에 있어서, 상기 평탄화 물질에는 III-V 디바이스가 결합될 수 있게 하는 개구가 정의된다. 템플릿 웨이퍼 내의 액세스 영역이 템플릿 웨이퍼의 패터닝에 이어서, 그리고, 주입 마스크의 정의 이전에 평탄화 물질의 형성을 가능하게 한다면, 디바이스 아래에 이러한 평탄화 물질의 형성이 일어날 수 있다. III-V 디바이스에 액세스하기 위한 영역들이 개방되고 상기 III-V 디바이스 소자들의 뒷면에 주입 마스크가 형성되며, 상기와 같이 주입은 활성 영역을 정의한다. 주입 후에는, 상호접속을 정의하고, 평탄화 등을 제공하기 위해 후처리가 수행된다.
도 7b는 본 발명의 일 실시예에 의한 공정 후의 복합 기판 구조의 일부를 도시하는 간략화된 개념도이다. 도 7b에 도시된 것처럼, 주입 마스크가 제거되고 패시베이션과 다른 장점들을 제공하기 위해 추가적인 평탄화 물질이 피착되고 패터닝된다.
도 7c는 본 발명의 일 실시예에 의한 다층(multilayer) 구조의 간략화된 개념도이다. 도 7c에 단면도로 도시된 바와 같이, 본 명세서에 개시된 실시예를 사용함으로써 다수 레벨의 실리콘 및 III-V 물질이 형성된다. 실리콘 층들이 광 도파관을 생성하기 위해 사용될 수 있고 III-V 반도체 또는 층 스택 내의 다른 물질로의 전기적 접속을 만드는 비아를 갖도록 패터닝될 수 있다. 본 발명의 실시예들을 이용하면, 상기 도시된 실리콘 디바이스 층(근본적으로는 어셈블리 웨이퍼로부터)에 회로를 생성하는 것이 가능하고, 따라서 "3-D" 집적 광전자 회로를 생성하는 것이 가능하다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
도 8은 본 발명의 일 실시예에 의한 이종 에피택시 성장을 수행하는 방법을 도시하는 간략화된 흐름도이다. 방법 800은 어셈블리 웨이퍼에 부착되고, 예컨대, 직접 웨이퍼 결합 또는 금속 지원형 결합을 이용하여 가공된 웨이퍼, 예컨대, 실리콘 또는 SOI 웨이퍼에 결합되는 결정 "시드(seed)"를 이용한다. 일부 실시예에서는, 금속 층이 서로 다른 열팽창 계수를 갖는 물질들 간의 응력 조정을 돕기 때문에, 금속 지원형 결합이 이용된다. 상기 시드 물질은 실리콘 상에서 바람직한 비실리콘 결정질 물질, 예컨대, InP 또는 GaAs 시드 물질 또는 다른 적합한 물질일 수 있다. 도 8에 도시된 실시예에서는 어셈블리 웨이퍼가 이용되지만, 본 발명에 필수적인 것은 아니고 일부 실시예들은 어셈블리 웨이퍼의 이용을 생략하고 다른 격자 상수를 갖는 범용 웨이퍼 상에 에피택시 물질을 성장시킨다. 다른 실시예에서, 어셈블리 웨이퍼 상에 탑재된 III-V 물질은 고온 CMOS 공정 단계 후에 SOI 웨이퍼 상에 III-V 물질의 에피택시 성장을 위한 시드 층을 형성한다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
도 8을 참조하면, 방법 800은 시드 물질 웨이퍼를 균일한 두께로 래핑하는 단계를 포함한다(단계 810). 일부 실시예에서는, 균일한 두께의 시드 물질 웨이퍼를 받고 단계 810은 생략된다. 시드 물질은 어셈블리 웨이퍼에 탑재된 후에 균일한 두께로 래핑 및 폴리싱될 수도 있다(단계 822). 상기 시드 물질 웨이퍼는 다이싱되어(단계 812) 복수의 시드 물질 다이들을 제공한다. 다양한 실시예에서, 시드 물질은 III-V 물질, II-VI 물질, 자성체, 또는 비선형 광학 물질 등이다. 어셈블리 웨이퍼가 준비되고(단계 820) 시드 물질 다이들은 어셈블리 웨이퍼에 탑재된다(단계 822). 어셈블리 웨이퍼를 준비(단계 820)하는 동안, 산화, 주입, 및 패터닝 단계들이 모두 사용되거나 일부가 사용될 수 있다. 예를 들어, 전체적인 3-D 층 스택의 측정 구조에 따라 일부 또는 모든 단계들이 제거될 수 있다.
SOI 기부 웨이퍼는 금속 피착 프로세스 전까지만 가공되고(단계 830) SOI 기부 웨이퍼가 웨이퍼 결합을 위해 준비된다(단계 832). 도시된 실시예에서, 상기 SOI 기부 웨이퍼는 금속 피착 프로세스까지 가공되지만, 본 발명의 실시예에 필수적인 것은 아니다. 다른 실시예에서, 상기 SOI 가공은 금속 피착 프로세스를 진행하는 단계 이전에 중단되고 금속 피착 프로세스 이전의 단계들은 에피택시 성장 후에 수행된다(예컨대, 단계 850에서). 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
어셈블리 웨이퍼는 SOI 기부 웨이퍼와 정렬되고(단계 840) 이 웨이퍼들을 연결하기 위해 웨이퍼 결합이 행해진다(단계 842). 도 9a는 웨이퍼 결합 전에 SOI 웨이퍼와 정렬된, III-V 시드 다이들이 부착된 주입 어셈블리 웨이퍼를 도시한다. 이하에 보다 상세히 설명된 것처럼, 도 9a 내지 9e에 도시된 실시예는 선택적인 에피택시 성장 프로세스에서 III-V 시드 결정을 이용한다. 일 예로서, 다양한 에피택시 층을 포함하는 InP 구조를 결합하는 대신, 한 세트의 InP 시드 결정이 어셈블리 기판에 결합되고, 상기 어셈블리 기판은 SOI 기판에 결합된다. 상기 InP 시드 결정들을 노출시키기 위해 개구들이 만들어지고, 디바이스 영역(예컨대, 제1 영역의 이득 물질, 다른 영역의 검출기, 제3 영역의 MZM 디바이스 등)을 정의하기 위해 선택적 에피택시가 수행되어, 실리콘 디바이스 위에 놓이는 선택된 영역 상에 III-V 물질을 선택적으로 성장시키는 일반화된 어프로치를 제공한다. 혼합된 시드 물질, 예컨대, InP와 GaAs, 또는 III-V와 II-VI 물질 등이 사용될 수도 있다.
도 9b는 시드 다이들의 표면과 어셈블리 웨이퍼의 디바이스층을 평탄화하기 위해 CMP 프로세스가 수행된 후의 주입된 어셈블리 웨이퍼를 도시한다. 상기 두 웨이퍼의 결합은 도 9c에 도시된다. 주입 프로세스를 이용하는 실시예에서는, 상기 어셈블리 웨이퍼가 대략 주입량 피크에서 분할되어 디바이스 층 및 기부 층을 형성한다. 다른 실시예에서, 어셈블리 웨이퍼는 그 일부를 제거하기 위해 폴리싱된다. 도 9d에 도시된 실시예에서, 분할 면에서 표면 거칠기를 제거하기 위해 CMP 프로세스가 사용된다. 상기 기부 층이 제거되었고 도 9d에는 도시되지 않는다. 가공된 디바이스들이 어셈블리 웨이퍼에 부착되는 일부 실시예에서, III-V 시드 다이의 두께 허용 오차는 상기 SOI 기판과 III-V 시드 다이 상의 결합 면들 사이의 균일한 결합을 제공하도록 제어된다. CMP 공정에 더하여, 상기 III-V 시드 위에 홀을 개방하기 위해 건식 또는 습식 화학적 식각 프로세스가 사용될 수 있고, 상기 홀을 통해 에피택시 성장을 위한 영역을 제공한다.
상기 시드 물질 다이 위에서의 성장을 위해 액세스 구역이 개방되고(단계 848) 도 9e에 도시된 것처럼 선택적 에피택시를 이용하여 에피택시 구조가 성장된다. 상기 시드 물질은 습식 또는 건식 식각, CMP 등을 통해 액세스될 수 있다. 이렇게 해서, 상기 시드 물질 다이들은 상기 프로세스의 이 단계에서 SOI 웨이퍼 상에 탑재되지만, 상기 시드 물질 다이들에 매칭되는 에피택시 물질 격자를 형성하기 위해 실리콘과 다른 격자 상수를 갖는 물질의 에피택시 성장이 행해질 수 있다. 따라서, 본 발명의 실시예들에 의해 이종 성장(실리콘 기판(예컨대, SOI 기판) 상의 III-V 물질)이 제공된다.
상기 시드 물질에 매칭되는 에피택시 구조 격자의 성장 후에, 상기 시드 물질(예컨대, III-V 물질)의 가공뿐 아니라 단계 830에서 수행되지 않은 금속 피착 단계를 포함하는 CMOS 공정의 나머지가 수행될 수 있다. 다수의 서로 다른 시드 물질들(예컨대, GaAs 및 InP) 위에서 성장이 일어나는 실시예에서는 상기 프로세스의 서로 다른 지점에서 서로 다른 시드 물질들이 액세스될 수 있다. 이러한 다양한 시드 물질에 액세스하기 위해 상기 기판의 미리 정해진 부분들이 마스킹될 수 있다.
본 명세서에 개시된 방법 및 시스템을 다른 시드 물질에 적용할 수 있는 가능성에 비추어 볼 때, 본 발명의 실시예들은 고속 III-V 디바이스 또는 회로가 실리콘 웨이퍼 상에 통합되는 애플리케이션에 유용하고 실리콘 기판에 연결된 광학 소자들에 국한되지 않는다는 점에 유의하여야 한다. 또 다른 예로서, 본 발명의 실시예들은 더 긴 거리의 광 디바이스들과 결합될 수 있는 단거리 광 상호접속(예컨대, 코어 투 코어, 칩 투 칩, 등)의 제조에 유용하다. 다른 예들은 회로(예컨대, 파워 증폭기)를 위한 고속 트랜지스터와 무선 통신 애플리케이션을 위해 CMOS에 형성된 다른 회로들의 집적을 포함할 수 있다.
도 8에 도시된 다양한 단계들은 도 6과 관련하여 논의된 것과 같은 다중레벨 구조를 형성하기 위해 반복될 수 있다. 도 8에 도시된 구체적인 단계들은 본 발명의 일 실시예에 의한 이종 에피택시 성장을 수행하는 특정 방법을 제공한다는 점이 인식되어야 한다. 다른 실시예에 의하면 다른 시퀀스의 단계들이 수행될 수도 있다. 예를 들어, 본 발명의 다른 실시예들은 상기한 단계들을 다른 순서로 수행할 수 있다. 또한, 도 8에 도시된 개별 단계들은 그에 적합한 다양한 시퀀스로 수행될 수 있는 다수의 하위 단계들을 포함할 수 있다. 또한, 특정 애플리케이션에 따라서는 추가적인 단계들이 부가되거나 제거될 수 있다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
도 8 및 9a 내지 9e와 관련하여 도시된 방법을 이용하면, 시드 결정들이 어셈블리 기판에 부착되고 직접 웨이퍼 결합, 금속 지원형 결합 등을 이용하여 실리콘 또는 SOI 기판에 결합된다. 일부 실시예는 금속 지원형 결합을 이용하는데, 금속 층이 TCE가 다른 물질들 간의 응력을 조정하는 것을 돕기 때문이다. 시드 물질은 실리콘과 집적되는 비실리콘 결정질 물질, 예컨대, InP, GaAs, 다른 III-V, II-VI, 또는 다른 적합한 시드 물질일 수 있다. 다른 실시예에서는, 어셈블리 기판이 사용되지 않고 에피택시 구조들은 다른 격자 상수를 갖는 기판 상에 형성된다. 도시된 것처럼, 시드 물질은 습식 또는 건식 식각, CMP 등을 통해 액세스될 수 있다.
다수의 다른 시드 물질들에서의 성장이 바람직하다면, 상기 프로세스의 다른 지점에서 서로 다른 시드 결정들이 제공 및/또는 액세스될 수 있다(예컨대, GaAs 및 InP 또는 II-VI). 다수의 시드 물질들의 사용은 고속 III-V 디바이스 또는 회로들이 실리콘 구조 상에 통합되는 애플리케이션에 유용할 것이다. 따라서, 본 발명의 실시예들은 광 상호접속 애플리케이션으로 국한되지 않는다. 다른 예로서, 이 프로세스는 더 장거리인 광 디바이스와 단거리인 광 상호접속(코어 투 코어, 칩 투 칩)의 조합에 적용가능할 것이다.
도 10은 본 발명의 일 실시예에 의하여 제조된 다층 구조의 간략화된 개념도이다. 도 10에 도시된 실시예에서, CMOS 디바이스들을 포함하는 SOI 기판이 제공되고, SOI 기부 웨이퍼 1024, 매립된 산화물(buried oxide; BOX) 층 1022, 실리콘 층 1020 및 CMOS 회로를 포함한다. 실리콘 디바이스 층 1018은 상기 SOI 기판에 연결되고 에피택시 층 1016은 실리콘 디바이스 층 1018과 집적된 시드 결정 위에 성장된다. 상기 디바이스 층 1018의 면에 존재하는 평탄화 물질이 도시된다.
다층 구조를 구성하는 다음 디바이스 층들과 에피택시 층들이 도시된다. 이 층들은 시드 물질, 에피택시 물질 등을 갖는 추가적인 템플릿으로 템플릿 지원형 결합 프로세스를 반복함으로써 형성된다. 예를 들어, 시드 물질 1014 및 1012를 갖는 템플릿 웨이퍼가 순차적으로 결합된다. 템플릿 웨이퍼 내의 식각된 개구는 에피택시 구조의 선택적 구역 성장을 위한 액세스를 제공한다. 또한 층들 사이에 그리고 층들 내에 비아 및 상호접속부가 형성될 수 있다. 추가적인 전자 디바이스 또는 회로들 또한 상기 스택 내의 템플릿 웨이퍼 상에 형성될 수 있다.
이렇게 해서, 본 명세서에 개시된 시드 결정 어프로치를 이용하여 다층 구조가 제조된다. 도 10에 도시된 것처럼, 다수의 레벨의 전자 소자들(예컨대, CMOS 회로)이 실리콘 디바이스 층들 내에 제조되고, 상기 실리콘 디바이스 층들은 상기 구조가 켜켜이 구축될 때 다양한 어셈블리 웨이퍼들로부터 분리된다. III-V 실리콘의 성장이 도시되었지만, 다른 실시예들은 사파이어 상의 GaN과 같은 다른 물질 시스템 및 다른 격자 부정합 구조를 이용한다. 일 실시예에서, 최종적인 III-V 에피택시 물질의 성장은 SOI 웨이퍼 상의 시드 결정 영역 위에 수행된다. 당업자는 많은 변형, 수정 및 대안을 인식할 수 있을 것이다.
본 명세서에서 논의된 III-V 디바이스들은 포토닉 기능 이외의 기능들을 가질 수 있다. 예를 들어, 본 발명의 실시예들은 다른 기능을 갖는 실리콘 또는 SOI 웨이퍼 상에 휴대전화 전력 증폭기와 같은 고속 디바이스를 위한 III-V 물질을 결합하기 위해 사용될 수 있다. 포토닉 애플리케이션 이외의 애플리케이션도 본 발명의 범위 내에 포함된다.
본 명세서에 개시된 예 및 실시예들은 단지 예시를 위한 것이고 당업자는 그와 관련된 다양한 수정 및 변경을 도출할 수 있으며 이러한 수정 및 변경은 본 출원의 사상 및 목적과 첨부된 청구범위에 포함된다.

Claims (26)

  1. 복합 반도체 구조를 제조하는 방법에 있어서,
    복수의 실리콘 기반 디바이스를 포함하는 SOI 기판을 제공하는 단계 - 상기 실리콘 기반 디바이스들은 포토닉 소자들을 포함함 -;
    복수의 포토닉 디바이스를 포함하는 화합물 반도체 기판을 제공하는 단계;
    복수의 포토닉 다이를 제공하기 위해 상기 화합물 반도체 기판을 다이싱하는 단계 - 각각의 다이는 상기 복수의 포토닉 디바이스 중 하나 또는 그 이상을 포함함 -;
    어셈블리 기판을 제공하는 단계 - 상기 어셈블리 기판은 분리를 위한 주입 영역을 포함함 -;
    상기 어셈블리 기판의 미리 정해진 부분에 상기 복수의 포토닉 다이를 탑재하는 단계;
    상기 SOI 기판과 상기 어셈블리 기판을 정렬하는 단계;
    복합 기판 구조를 형성하기 위해 상기 SOI 기판과 상기 어셈블리 기판을 결합하는 단계; 및
    상기 복합 기판 구조로부터 상기 어셈블리 기판의 적어도 일부를 제거하는 단계
    를 포함하는 복합 반도체 구조 제조 방법.
  2. 제1항에 있어서,
    상기 복수의 실리콘 기반 디바이스는 CMOS 디바이스를 포함하는, 복합 반도체 구조 제조 방법.
  3. 제1항에 있어서,
    상기 복수의 실리콘 기반 디바이스는, 검출기, CCD, 논리 회로, 또는 이미터 결합 논리(emitter coupled logic) 회로, BiCMOS 회로, NMOS 회로, 또는 PMOS 회로 중 적어도 하나를 포함하는, 복합 반도체 구조 제조 방법.
  4. 제1항에 있어서,
    상기 화합물 반도체 기판은 III-V 웨이퍼를 포함하는, 복합 반도체 구조 제조 방법.
  5. 제1항에 있어서,
    상기 포토닉 소자들은 하나 또는 그 이상의 도파관을 포함하는, 복합 반도체 구조 제조 방법.
  6. 제1항에 있어서,
    상기 복수의 포토닉 디바이스는 레이저, 검출기 또는 변조기 중 적어도 하나를 위한 소자를 포함하는, 복합 반도체 구조 제조 방법.
  7. 제6항에 있어서,
    상기 복수의 포토닉 디바이스는 영상(imaging) 광학 기구, 자성체, 복굴절 물질 또는 비선형 광학 물질 중 적어도 하나를 포함하는, 복합 반도체 구조 제조 방법.
  8. 제1항에 있어서,
    상기 화합물 반도체 기판은 전자 디바이스를 더 포함하는, 복합 반도체 구조 제조 방법.
  9. 제8항에 있어서,
    상기 전자 디바이스는 HBTs, HEMTs, 또는 FETs 중 적어도 하나를 포함하는, 복합 반도체 구조 제조 방법.
  10. 제1항에 있어서,
    상기 어셈블리 기판을 제공하는 단계는,
    실리콘 기판을 산화시키는 단계;
    상기 주입 영역을 형성하기 위해 상기 산화된 실리콘 기판에 주입을 행하는 단계; 및
    상기 미리 정해진 부분을 형성하기 위해 상기 주입된 기판을 패터닝하는 단계
    를 포함하는 복합 반도체 구조 제조 방법.
  11. 제10항에 있어서,
    상기 산화된 실리콘 기판에 주입을 행하는 단계는 수소 또는 헬륨 중 적어도 하나를 주입하는 단계를 포함하는, 복합 반도체 구조 제조 방법.
  12. 제10항에 있어서,
    상기 어셈블리 기판의 적어도 일부를 제거하는 단계는 상기 주입 영역에서 상기 어셈블리 기판을 분할하기 위해 상기 복합 기판 구조를 어닐링하는 단계를 포함하는, 복합 반도체 구조 제조 방법.
  13. 제10항에 있어서,
    상기 어셈블리 기판의 적어도 일부를 제거하는 단계는 상기 어셈블리 기판의 일부를 래핑하는 단계를 포함하는, 복합 반도체 구조 제조 방법.
  14. 실리콘 기반 기판 상에 화합물 반도체 구조를 성장시키는 방법에 있어서,
    결합 표면 및 복수의 포토닉 소자를 갖는 SOI 기부 웨이퍼를 제공하는 단계;
    시드 웨이퍼를 제공하는 단계;
    복수의 시드 다이를 제공하기 위해 상기 시드 웨이퍼를 다이싱하는 단계;
    템플릿 웨이퍼를 제공하는 단계;
    상기 템플릿 웨이퍼 상에 상기 복수의 시드 다이를 탑재하는 단계;
    상기 템플릿 웨이퍼를 상기 SOI 기부 웨이퍼에 결합하는 단계 - 상기 복수의 시드 다이는 상기 SOI 기부 웨이퍼의 상기 결합 표면에 연결됨 -;
    상기 템플릿 웨이퍼의 적어도 일부를 제거하는 단계;
    상기 복수의 시드 다이의 표면의 적어도 일부를 노출시키는 단계; 및
    상기 노출된 시드 다이 위에 화합물 반도체 구조를 성장시키는 단계
    를 포함하는 화합물 반도체 구조 성장 방법.
  15. 제14항에 있어서,
    상기 화합물 반도체 구조를 성장시키는 단계는 에피택시 성장 프로세스를 수행하는 단계를 포함하는, 화합물 반도체 구조 성장 방법.
  16. 제14항에 있어서,
    상기 SOI 기부 웨이퍼는 트랜지스터와 관련된 도핑된 영역을 포함하는, 화합물 반도체 구조 성장 방법.
  17. 제14항에 있어서,
    상기 시드 웨이퍼는 III-V 웨이퍼를 포함하는, 화합물 반도체 구조 성장 방법.
  18. 제14항에 있어서,
    상기 템플릿 웨이퍼에 상기 복수의 시드 다이를 탑재하는 단계는 상기 템플릿 웨이퍼의 미리 정해진 영역에 상기 복수의 시드 다이를 탑재하는 단계를 포함하는, 화합물 반도체 구조 성장 방법.
  19. 제14항에 있어서,
    상기 템플릿 웨이퍼를 제공하는 단계는,
    실리콘 기판을 산화시키는 단계;
    분리를 위한 주입 영역을 형성하기 위해 상기 산화된 실리콘 기판에 도펀트를 주입하는 단계; 및
    상기 복수의 시드 다이를 위한 탑재 위치를 형성하기 위해 상기 주입된 기판을 패터닝하는 단계
    를 포함하는 화합물 반도체 구조 성장 방법.
  20. 제19항에 있어서,
    상기 주입 영역은 상기 템플릿 웨이퍼의 표면으로부터 0.1㎛ 내지 5㎛ 범위인 화합물 반도체 구조 성장 방법.
  21. 제20항에 있어서,
    상기 템플릿 웨이퍼의 적어도 일부를 제거하는 단계는,
    상기 결합된 템플릿 웨이퍼와 SOI 기부 웨이퍼를 어닐링하는 단계; 및
    상기 주입 영역에서 상기 템플릿 웨이퍼를 분할하는 단계
    를 포함하는 화합물 반도체 구조 성장 방법.
  22. 제21항에 있어서,
    상기 시드 다이들의 표면과 상기 템플릿 웨이퍼를 평탄화하기 위해, 상기 템플릿 웨이퍼를 분할한 후에 CMP 프로세스를 수행하는 단계를 더 포함하는 화합물 반도체 구조 성장 방법.
  23. 제14항에 있어서,
    상기 화합물 반도체 구조를 성장시킨 후에 게이트 금속을 제조하는 단계 또는 트랜지스터 상호접속부를 제조하는 단계 중 적어도 하나를 더 포함하는 화합물 반도체 구조 성장 방법.
  24. 제14항에 있어서,
    상기 복수의 시드 다이의 표면의 적어도 일부를 노출시키는 단계는 상기 템플릿 웨이퍼의 일부를 패터닝하고 식각하는 단계를 포함하는, 화합물 반도체 구조 성장 방법.
  25. 제14항에 있어서,
    상기 템플릿 웨이퍼를 상기 SOI 기부 웨이퍼에 결합하는 단계는 반도체-반도체 결합 또는 금속 지원형 반도체 결합 중 적어도 하나를 형성하는 단계를 포함하는, 화합물 반도체 구조 성장 방법.
  26. 제25항에 있어서,
    상기 금속 지원형 반도체 결합은 InPd를 포함하는, 화합물 반도체 구조 성장 방법.
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