JP6205563B2 - テンプレート支援ウェハ接合のための方法およびシステム - Google Patents

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Description

関連出願の相互参照
本出願は、米国特許法第119上(e)項の下、2010年12月8日に「Method and System for Template Assisted Wafer Bonding」の名称で出願された米国特許仮出願第61/420,917号の優先権を主張するものであり、ならびに、2011年5月20日に「Method and System for Template Assisted Wafer Bonding」の名称で出願された米国特許出願第13/112,142号の優先権を主張するものであり、なお、当該文献の開示は、すべての目的のためにその全体が参照により本明細書に組み入れられる。
発明の背景
先進的な電子機能、例えば、フォトニックデバイスのバイアス制御、変調、増幅、データシリアライゼーションおよびデシリアライゼーション、フレーミング、ルーティング、ならびに他の機能などは、通常、シリコン集積回路上に配置される。この主な理由は、市場可能コストにおいて非常に先進的な機能および性能を有するデバイスの生産を可能にするシリコン集積回路の設計および製作のためのグローバルインフラストラクチャの存在である。シリコンは、その間接的エネルギーバンドギャップのために、発光または光増幅にとって有用ではなかった。この欠点が、シリコン上にモノリシックに集積される光電子集積回路の製作を妨げてきた。
化合物半導体、例えば、リン化インジウム、ガリウムヒ素、ならびに関連する三成分材料および四成分材料などは、それらの直接的エネルギーバンドギャップにより、光通信にとって、特に発光デバイスおよびフォトダイオードにおいて、非常に重要である。同時に、これらの材料への先進的な電気的機能の集積は、これらの材料においてデバイスおよび回路を製作するコストが非常に高いために、特定分野での高性能用途に限定されている。
したがって、シリコンおよび化合物半導体デバイスの複合集積に関連する方法およびシステムの改良が、当技術分野において必要とされている。
本発明の態様は、基板とも呼ばれる半導体ウェハのテンプレート支援接合のための方法およびシステムに関する。とりわけ、本発明の態様は、CMOSデバイスを含むSOIウェハにフォトニックデバイスをウェハスケールで接合するための方法および機器に関する。本発明の態様は、この例よりも幅広い適用性を有しており、ならびに半導体材料の不均一成長またはシリコン上への高速デバイスのためのIII-V族材料の集積への適用も含む。
本発明の態様により、シリコンフォトニクスにおけるウェハスケールでの加工を可能にする方法が提供される。一例として、本発明の態様により、複合半導体構造物を製作する方法が提供される。当該方法は、シリコンベースの複数のデバイスを含むSOI基板を提供する工程、複数のフォトニックデバイスまたは他のデバイス、例えば、高速トランジスタなどを含む化合物半導体基板を提供する工程、ならびに当該化合物半導体基板をダイシングするかもしくはそうでなければ形成して、複数のフォトニックダイを提供する工程を含む。各ダイは、当該複数のフォトニックデバイスまたは電子デバイスのうちの1つまたは複数を含む。当該方法は、アセンブリ基板を提供する工程、複数の化合物半導体ダイを当該アセンブリ基板の所定の部分に取り付ける工程、SOI基板とアセンブリ基板とを位置合わせする工程、SOI基板とアセンブリ基板とを連結して複合基板構造物を形成する工程、および当該複合基板構造物からアセンブリ基板の少なくとも一部を除去する工程も含む。
本発明の別の態様により、シリコンベースの基板上に化合物半導体構造物を成長させる方法が提供される。当該方法は、接合面を有するSOIベースウェハを提供する工程、シードウェハを提供する工程、および当該シードウェハをダイシングして複数のシードダイを提供する工程を含む。当該方法は、テンプレートウェハを提供する工程、当該テンプレートウェハ上に複数のシードダイを取り付ける工程、および当該テンプレートウェハをSOIベースウェハに接合する工程も含む。当該複数のシードダイは、SOIベースウェハの接合面に連結される。当該方法はさらに、当該テンプレートウェハの少なくとも一部を除去する工程、複数のシードダイの表面の少なくとも一部を露出させる工程、および露出されたシードダイ上に化合物半導体構造物を成長させる工程を含む。
本発明を使用することにより、従来技術に勝る多数の利点が実現される。例えば、本発明による一態様において、テンプレートウェハを使用することにより、より高価なIII-V族材料を、控えめに、例えば特定のデバイス機能を実装することが求められるところにのみ、使用することができる。したがって、本明細書において説明される態様により、III-V族材料または必要な他の材料の量を最小限にすることによって、最終製品のコスト構造が改善される。さらに、アニール処理を用いて分割平面を作成した後に残る、テンプレートウェハの、パターン形成された領域において光信号をルーティングすることにより、いくつかの態様によるフォトニック集積回路において、複数のレベルの光相互接続を形成することができる。本明細書において説明される取り付けプロセスおよび分割プロセスは、単回または複数回用いることができる。
特定の態様において、複数の接合プロセスが用いられ、結晶シリコンと、III-V族、II-VI族、または他の材料が散在する平面とが交互に存在する三次元構造物が形成される。本発明の態様によって提供されるさらなる別の恩恵は、シリコンのベースウェハに対する位置合わせが、ウェハスケールベースで実施されるということである。さらに、ウェハ接合プロセスの後に、III-V族または他の材料上において活性ストライプもしくは活性領域の画定を実施してもよく、これは、位置合わせの許容範囲を著しく緩める。
態様に応じて、1つまたは複数の恩恵が存在し得る。これらの恩恵または他の恩恵は、本明細書を通して、とりわけ以下において説明される。本発明の様々な追加の目的、機能、および利点は、以下の詳細な説明および後の添付の図面を参照することにより、より完全に理解することができる。
本発明の態様による、集積された光電子デバイスの簡略化された模式図である。 本発明の態様による、集積された光電子デバイスを製作する方法を示す簡略化されたフローチャートである。 図3Aは、本発明の態様による、加工済みSOI基板の簡略化された平面図である。図3Bは、本発明の態様による、加工済みIII-V族基板および当該加工済みIII-V族基板のダイシングの簡略化された斜視図である。図3Cは、本発明の態様による、複数のIII-V族ダイを含むアセンブリ基板の簡略化された平面図である。図3Dは、本発明の態様による、加工済みSOI基板と複数のIII-V族ダイを含むアセンブリ基板との連結を示す簡略化された分解透視図である。図3Eは、図3Dに示される接合された基板構造物からのアセンブリ基板の一部の除去の、簡略化された斜視図である。 本発明の態様による、ウェハ接合、アセンブリ基板の分割、および研磨の後の、複合基板構造物の一部を示す簡略化された模式図である。 本発明の態様による、集積された光電子デバイスを有する基板の簡略化された平面図である。 本発明の別の態様による、集積された光電子デバイスを製作する方法を示す簡略化されたフローチャートである。 本発明の態様による、デバイス画定の際の複合基板構造物の一部を示す簡略化された概略図である。 本発明の態様による、加工後の複合基板構造物の一部を示す簡略化された模式図である。 本発明の態様による多層構造物の簡略化された模式図である。 本発明の態様による、不均一エピタキシャル成長を実施する方法を示す簡略化されたフローチャートである。 図9A〜9Eは、本発明の態様による、様々な製作段階での複合基板構造物の一部の簡略化された模式図である。 本発明の態様により製作された多層構造物の簡略化された模式図である。
特定の態様の詳細な説明
本発明により、半導体ウェハのテンプレート支援接合に関連する方法およびシステムが提供される。単なる一例として、本発明は、アセンブリ基板(テンプレートウェハとも呼ばれる)を使用して、ウェハレベルにおいてIII-V族ダイ(またはより複雑な回路のためのデバイス領域)を基板に接合する方法に適用される。当該方法および機器は、化合物半導体デバイスによる高速電子機能を集積するシリコン回路とシリコンデバイスを集積するフォトニクスのウェハスケールでの加工を含む様々な半導体加工用途に適用可能である。
本発明者らは、性能を犠牲にすることなく、不連続な実装に関連してコストおよび電力を低減することができれば、シリコンフォトニクスの商業的重要性が高まることを見出した。本発明の態様により、ウェハスケールのプロセスとして、III-V族材料をシリコンフォトニックウェハ上に集積することによって、性能同等性が達成される。本明細書を通してより完全に説明されるように、テンプレート支援接合は、バッチ加工(カセット・トゥ・カセット)に適しているシリコンまたはシリコン・オン・インシュレータとIII-V族材料との複合集積のためのウェハスケールでの加工のパラダイムを提供する。
本発明の態様を限定するつもりはないが、本明細書において説明するプロセスおよび構造を定義するために、以下の定義が使用される。
複合接合：金属と金属の接合、金属界面層支援接合、および/または半導体直接接合の組み合わせを使用して、これらの各技術の望ましい特徴の組み合わせを実現する、ウェハ接合プロセス。これらの技術によって提供される恩恵としては、これらに限定されるわけではないが、金属と金属の接合の強度、熱膨張係数の不一致および金属界面層支援接合の表面粗さに対応する能力、ならびに半導体直接接合における光透過性が挙げられる。
複合半導体・オン・インシュレータ(C-SOI)：III-V族、シリコン、および可能性のある他の材料による複合材料を作り出すために、ウェハ接合されたIII-V族材料をシリコン・オン・インシュレータ基板上に組み合わせるシリコンフォトニックウェハ。結果として得られるスタックは、複合半導体・オン・インシュレータウェハ、またはC-SOIウェハもしくは基板とも呼ばれる。
テンプレート支援接合：テンプレート製造の中間工程による、ウェハスケールレベルでのピースのウェハ接合。本明細書を通して説明されるように、ある態様において、中間担持体(アセンブリ基板とも呼ばれる)、例えば、担持体基板から、テンプレート上の材料がよりクリーンに分離することを可能にする注入領域を含むように調製されている担持体などが用いられる。
図1は、本発明の態様による、集積された光電子デバイス100の簡略化された模式図である。図1を参照すると、シリコンハンドルウェハ112、酸化層114、および単結晶シリコン層116を含むSOI基板110(ベースウェハとも呼ばれる)が、1つまたは複数の電子回路、導波路などのフォトニック要素、多モード干渉結合器、グレーティング、屈折率チューニング要素、Mach-Zender型変調器(MZM)などを形成するために加工されている。一例として、CMOS回路を、多種多様な電気デバイス機能性を提供するシリコン層116において製作することができる。図1に示す模式図において、これらの回路および要素は、層116に形成されているが、実際のデバイス部品は、層116の外側まで広がり得る。SOI基板110が図1に示されているが、いくつかの態様では、SOI基板に代わってシリコンウェハが用いられている。
アセンブリ基板のデバイス層(本明細書を通してより完全に説明される)に形成された導波路130が、図1に示されている。図1に示されているように、このデバイス層は、SOI基板の単結晶シリコン層116に形成されたCMOS回路部品にビア132によって接続されている電気的相互接続層などの、複数の機能性を提供する。当該導波路130は、光学デバイスを相互接続するためにまたは光信号を当該構造のあるセクションから別のセクションへと伝送するためにデバイス層に画定された光導波路であり得る。したがって、アセンブリ基板であるテンプレートウェハそれ自体のデバイス層は、様々な異なるタイプの機能用途へと加工することができる。当業者は、多くの変形、修正、代替を認識するであろう。
一態様において、当該基板は、金属パターン形成の前に、標準的シリコンプロセスフロー(例えば、CMOSプロセスフロー)から除去することができる。金属パターン形成が無ければ、本明細書において説明されるテンプレート支援接合プロセスの際に、より高い温度での加工を実施することが可能となる。この態様において、当該基板は、テンプレート支援接合プロセスの後に、標準的シリコンプロセスの完了のための製作設備または他の好適な加工設備へと戻すことができる。図3Aは、図1に示されたSOI基板110に対応する、加工済みSOI基板の簡略化された平面図である。当該加工済みSOI基板は、図3Aに示されるグリッドによって図示された複数のデバイス領域を含む。
図3Bは、本発明の態様による、加工済みIII-V族基板および加工済みIII-V族基板のダイシングの簡略化された斜視図である。図3Bに示される態様において、ダイシングはブレードを使用して実施されるが、本発明の態様は、この特定のダイシング方法に限定されるものではなく、他の技術も本発明の範囲内に包含される。典型的には、III-V族基板は、図3Aに示されている加工済みSOI基板よりも小さい。図3Bに示されたダイシング作業の後、複数のIII-V族ダイが、本明細書を通してより完全に説明されるように、アセンブリ基板への取り付けのために利用可能である。III-V族ダイは、利得チップ、光検出器、MZM、サーキュレータなどとして好適な要素を含み得る。ダイシングは、いくつかの態様との関連において説明されるが、本発明は、接合のために材料をより小さいセクションへと分離するためのこの特定の技術に限定されるものではない。当業者には明白であるように、ダイシングは、本発明の態様と共に使用するのに好適な方法の1つであり、他の分離法、例えば、劈開またはエッチングなども本発明の範囲内に包含され、同様に用いることができる。
図3Cは、本発明の態様による複数のIII-V族ダイを含むアセンブリ基板の簡略化された平面図である。図3Cには示されていないが、テンプレート基板もしくはウェハとも呼ばれる当該アセンブリ基板は、ウェハ分離のためのメカニズムを提供するために加工される。ある態様において、当該アセンブリ基板(例えば、加工済みSOI基板と同じサイズのシリコン基板)は、酸化され、かつ(例えば、H2+またはHe2+イオンを使用して)イオン注入されて、当該アセンブリ基板中の所定の深さにおいてウェハ分離領域（すなわち、破壊平面）が形成される。そのようなプロセスは、図3Dに示されるような、アセンブリ基板-ベース層(ベース領域とも呼ばれる)およびアセンブリ基板-デバイス層(デバイス領域とも呼ばれる)において示される。図示された態様により、基板除去を達成するために注入分離が使用されるが、機械的薄肉化技術または他のラッピング技術により当該テンプレートウェハのバルクを物理的に除去することも可能である。
図3Cにおいて、当該平面図は、ダイに隣接するベース層の表面および様々なIII-V族ダイを含む。当該アセンブリ基板のデバイス層は、図3Cに示されるようなIII-V族ダイの取り付けのための位置合わせフィーチャおよび/または接合場所についてパターン形成され得る。III-V族ダイに加えて、他のデバイス、構造物、および材料を、特定の用途に応じて、当該アセンブリ基板上に連結または取り付けることができる。いくつかの態様において、III-V族ダイとアセンブリ基板との間の接合強度は、特定の用途の必要に応じて変わる。したがって、これらの要素の間の強い接合および弱い接合の両方は、本発明の範囲内に包含される。アセンブリ基板上の画定された接合場所に取り付けることができる他の材料の例は、1つまたは複数のIII-V族材料、II-VI族材料、磁性材料、シリコンベースの材料(例えば、アセンブリ基板のシリコンとは異なる特性を有するシリコン材料)、非線形光学材料、または、加工済みSOI基板上のデバイスによって提供される機能に対して機能増強を提供する他の材料である。III-V族ダイまたは他の材料の取り付けは、ピックアンドプレースツールまたは他の好適なダイ取り付けシステムを使用して実施することができる。
図3Dは、本発明の態様による、加工済みSOI基板と、複数のIII-V族ダイを含むアセンブリ基板との連結を示す簡略化された分解透視図である。アセンブリ基板上に取り付けられたIII-V族ダイは、図3DにおいてIII-V族デバイスマトリックスとして表されており、当業者は、マトリックスへの言及は、連続層ではなく、III-V族ダイが配置されている寸法を示しているということを理解するであろう。図3Dに示されているように、加工済みSOI基板上のデバイスは、アセンブリ基板上に取り付けられたIII-V族ダイと位置合わせされており、2つの基板が連結されて、接合された基板構造物を形成する。当業者には明かであるように、要素の位置合わせは、SOI基板上に存在する電子回路および/またはフォトニック回路に対しての、アセンブリ基板上に取り付けられたIII-V族ダイの位置付けを提供する。2010年10月12日に出願された米国特許出願第12/902,621号において説明されている方法など、ウェハ接合を実施するいくつかの方法は、本発明の範囲内に包含され、なお当該出願の開示は、すべての目的のために、参照によりその全体が本明細書に組み入れられる。
特定の態様において、界面支援接合が、半導体要素間(例えば、SOI基板の層とIII-V族ダイの間)において形成され、そこの中間層(例えば、InxPdy、例えば、In0.7Pd0.3など)は、オーム接触および透明度などの光学品質、応力緩和、ならびに他の恩恵を提供する。
図3Eは、図3Dに示された接合済み基板構造物のアセンブリ基板部分のデバイス領域から、アセンブリ基板のベース領域を除去する、簡略化された斜視図である。ある態様において、上記において説明したようなアセンブリ基板で実施されるイオン注入プロセスは、図3Eに示されているように、アセンブリ基板の一部(ベース領域)のウェハ分離を生じさせる。図3Eに示されているように、アセンブリ基板のベース領域は、除去され、SOI基板製作および再生技術に関連する基板再生に類似する方法において再び使用され得る。ウェハ分離プロセスが基板接合プロセスに続くように図示されているが、本発明では必ずしもそうする必要はなく、ウェハ分離は、ウェハ接合プロセスの前、途中、または後に実施することができる。
いくつかの態様において、図3Dおよび3Eに示されたプロセスは、接合プロセスからの熱によって、注入された種のピークにより画定された平面に沿ってアセンブリ基板が分割されるように、組み合わされる。他の態様において、アセンブリ基板は、接合プロセスの前または後に実施されるアニール処理プロセスの際に分割される。当業者は、多くの変形、修正、代替を認識するであろう。さらに他の態様において、ラッピングおよび/または研磨工程が、ベース層部分を移動させるために利用される。
加工済みSOI基板、取り付けられたIII-V族ダイマトリックス、ならびに、図3Eに示されているようにアセンブリ基板のデバイス領域に付随する薄いシリコン層または酸化物/シリコン層を含み得るアセンブリ基板のデバイス領域は、分割プロセスによって生じた任意の残留する粗さを除去するために、CMPプロセスまたは他の研磨プロセスを使用して研磨することができる。したがって、態様により、集積された光電子デバイスの製作での使用に好適なシリコン−III-V族−シリコンのスタックを含む基板350が提供される。図3Eにおいて結果として生じる基板350は、さらに加工して、薄いシリコン層において追加の光学デバイスまたは電子デバイスを画定することができる。必要に応じて、他の材料への電気的相互接続が作成される。図1を参照すると、アセンブリ基板のデバイス層の一部が、デバイスの左側部分に残っており、別の部分は、加工されて導波路を形成している。加工済みSOI基板上のシリコン層116への電気接続を作成するために、アセンブリ基板のデバイス層を貫通するようにビアが示されている。様々なデバイス要素の表面を平坦化しかつ不動態化するために、平坦化材料が被着される。平坦化材料の例としては、二酸化シリコン、窒化シリコン、酸窒化シリコン、ポリイミドもしくは他のポリマー材料、スピンオンガラス、シクロテン、ピラリンなどが挙げられる。平坦化材料は、最初にベースウェハ構造物110に適用され得、次いでオープンアクセスエリアがパターン形成され得、このエリアを通じて、デバイス要素がベースウェハに取り付けられ得る。
一例として、アセンブリ基板のデバイス領域がシリコン層(例えば、単結晶シリコン)を含む場合、このシリコン層を除去またはパターン形成することにより、チップ上に光相互接続を形成することができる。これは、複数の光学レベルのために繰り返すことができるプロセスにおける、光学ルーティングの提供を可能にする。加工済みSOI基板がメタライゼーションプロセスの前に製作設備から除去される態様では、これらのプロセス工程を実施するために当該基板が戻される。
図3Eに示されるようなイオン注入プロセスに基づくウェハ分離の代替策として、他の態様は、例えば化学機械研磨(CMP)プロセスなどを使用した、アセンブリ基板の一部のバルク除去を用いる。これらの技術は、完成した構造においてより薄いシリコン最上層が所望される場合に有用であり得る。当業者は、多くの変形、修正、代替を認識するであろう。
一態様において、図3Eに示されているような、いくつかの集積された光電子デバイスを含む基板350は、図3C〜3Eに示されたプロセスを繰り返すことによってシリコンと他の材料との多層スタックを作り出すために、新しいアセンブリ基板として使用することができる。光相互接続の多層を画定するために当該プロセスが繰り返されるように、パターン形成および平坦化が実施される。加工後、基板350は、ダイシングすることにより、試験および使用のための単体化されたダイ(例えば、図1に示されるデバイス)を提供することができる。
図3A〜3Eに示されるテンプレート支援接合プロセスを用いる場合、III-Vダイ、利得チップとしての使用に好適な他の材料、光検出器、MZM、サーキュレータ、高速電子デバイスなどを含む様々なデバイスが、アセンブリ基板上に取り付けられ、これは、位置合わせ標的および/または材料取り付け部位についてパターン形成された水素注入シリコンウェハであり得る。いくつかの態様において、例えばアニール処理工程の間にSOIウェハがそれに沿って分割されるような、図3Eに示された分割平面を画定するために、水素、ヘリウム、または他の注入プロセスが、パターン形成する前に実施される。図3Eを参照すると、示された態様は、薄いシリコンデバイス層を含み、シリコン−III-V族−シリコンのスタックを作り出す。当該デバイス層は、チップ上に光相互接続を形成するために、ならびに光学ルーティングを可能にするために、除去またはパターン形成することができ、これは、複数の光学レベルのために繰り返すことができる。一例として、当該シリコンにおいてトレースをパターン形成することにより、光学導波路の上側平面を効果的に形成することができる。別の例として、SOI基板におけるマルチコアプロセッサとデバイス層における光学導波路との間において、接続を形成することができる。いくつかの態様において、アセンブリ基板は、再び研磨して再利用することができる。図10に示されるように、本明細書において説明されるプロセスは、III-V族ダイおよびシリコンの多層スタックを作り出すために繰り返すことができ、これにより、多層光相互接続を形成することができる。
図2は、本発明の態様による、集積された光電子デバイスを製作する方法200を示す簡略化されたフローチャートである。当該方法は、III-V族基板を加工して、III-V族デバイス(210)、例えば、レーザー、光学利得媒体、検出器、変調器、光学要素などを形成する工程を含む。他の材料を加工して、III-V族デバイスの形成に加えて、光学サーキュレータまたはアイソレータなどのデバイスのための磁気デバイス要素、および他の光電子要素などを形成することができる。デバイス加工後、III-V族基板は、ラッピングによって均一の厚さを形成することができ、ならびにIII-V族ダイ(212)を提供するためにダイシングすることができる。ラッピングは必ずしも必要でない。
当該方法は、アセンブリ基板(220)を調製する工程も含む。一態様において、シリコン基板を、酸化し、注入し、パターン形成して、上記において説明したIII-V族ダイのための取り付け場所を提供する(222)。この態様におけるアセンブリ基板は、(例えば、水素注入プロセスの間に形成された)注入ドーズ量のピークによって画定された分割平面によって分離されるベース領域およびデバイス領域を含む。このパターン形成プロセスは、半導体ピース(例えば、III-V族半導体デバイス)が接合される場所を画定する、テンプレートウェハ上の金属パターンの画定を含み得る。いくつかの態様において、半導体ピース(例えば、III-V族半導体デバイス)が直接接合される場所のしるしを提供するために、金属パターンに加えてまたは金属パターンの代わりに、パターン形成プロセスの間に、標的が形成される。本明細書を通してより完全に説明されるように、デバイス領域は、加工済みSOI基板に接合され、デバイス製作のために使用され、ならびにベース領域は、除去され、場合によっては再利用される。SOI基板は、CMOSデバイス、エレクトロニクス、フォトニック要素などを提供するために加工される(230)。当該SOI基板は、表面調製を含め、ウェハ接合作業のために調製される(232)。アセンブリ基板およびSOI基板は位置合わせされ(240)、当該2つの基板を連結して複合基板構造物を形成するためにウェハ接合プロセスが実施される(242)。
次いで、アニール処理プロセスを使用して、注入ドーズ量のピークの深さにおいてアセンブリ基板が分割される(244)。いくつかの態様では、ウェハ接合プロセス(242)の結果としてアセンブリ基板が分割されるので、当該工程は省かれる。いくつかの態様において、分割後の基板は、分割プロセスの結果として生じる表面粗さを除去するために、研磨される(246)。図4は、本発明の態様による、ウェハ接合、アセンブリ基板分割、および研磨の後の複合基板構造物の一部を示す簡略化された模式図である。後続する加工を実施して、アセンブリ基板のデバイス層に光導波路をパターン形成し(248)、ならびに電気的相互接続を形成する(250)こともできる。接合パッドと、SOI基板と、III-V族ダイとの間の接合、ならびにIII-V族ダイとSOI基板との間の接合は、上記において言及した米国特許出願第12/902,621号に記載されているような、金属支援接合、半導体-半導体接合などであり得る。
アセンブリ基板は、注入ドーズ量のピークの深さにおいて、または深さ付近において分割することができるが、本発明の態様は、この特定の分割深さに限定されず、注入ドーズ量のピーク以外の他の深さを実現することも可能である。さらに、アセンブリ基板を除去する方法として、アニール処理プロセスを使用した分割が本明細書において説明されているが、他の方法、例えば、これに限定されるわけではないが、アセンブリ基板のバルクを除去するラッピング工程または他の好適な技術も、本発明の範囲内に包含されることに留意されたい。
図2に示された特定の工程は、本発明の態様による、集積された光電子デバイスを製作する特定の方法を提供していることを理解されたい。工程の他の順番も、代替の態様により実施され得る。例えば、本発明の代替の態様は、異なる順序において、上記において概説した工程を実施し得る。さらに、図2に示された個々の工程は、個々の工程の必要に応じて様々な順番において実施することができる複数の部分工程を含み得る。さらに、特定の用途に応じて、追加の工程を追加または除去することもできる。当業者は、多くの変形、修正、代替を認識するであろう。
図5は、本発明の態様による、集積された光電子デバイスを有する基板の簡素化された平面図である。図5を参照すると、SOI基板が、SOI基板の末端部分において形成された電気接合パッドと共に示されている。CMOS回路は、通常、SOI基板に形成される。アセンブリ基板のデバイス層に形成されたシリコン導波路は、III-V族デバイス領域に配置されたIII-V族デバイスと、SOI基板および/または他のIII-V族デバイスに形成されたCMOS要素との間に光通信を提供する。一例として、CMOS回路部品領域における図示された4つの部分に製作された4つのマルチコアプロセッサは、任意により、図示されたIII-V族デバイスに結合された光導波路を使用して相互接続することができる。
図6は、本発明の別の態様による、集積された光電子デバイスを製作する方法を示す簡略化されたフローチャートである。図6に示された態様では、未加工のエピタキシャル材料が、薄化され、さらなる加工のためにアセンブリ基板に取り付けられている。当該方法600は、レーザー、検出器、変調器、光学要素、高速エレクトロニクス、磁気デバイスなどにとって有用な、エピタキシャル構造を成長させる工程および他の材料を調製する工程を含む(610)。これらの未加工ウェハをダイシングして(612)、さらなる加工のためのデバイス要素を形成することができる。当該未加工ウェハは、エピタキシャル成長プロセスの後、またはエピタキシャル成長プロセスの一部として、薄化することができる。
アセンブリウェハは、デバイス層およびベース層を形成するために、例えば、シリコンウェハの酸化、注入、およびパターン形成によって調製される(620)。いくつかの態様において、これらの工程の1つまたは複数は、特定の用途の必要に応じて実施されない。未加工ウェハからのデバイス要素が、当該アセンブリウェハ上に取り付けられる(622)。SOIベースウェハが加工され(630)、これには、CMOS回路、エレクトロニクス、およびフォトニック要素の形成を含ませることができ、ならびにSOIベースウェハは、ウェハ接合のために調製される(632)。ある態様において、下記において説明されるウェハ接合プロセスの際に未加工のエピタキシャル材料に接触領域を形成するために、追加の金属がSOIベースウェハ上に被着される。
アセンブリウェハとSOIベースウェハとが位置合わせされ(640)、ウェハ接合される(642)。ある態様において、アセンブリウェハは、SOIベースウェハに位置合わせされるが、これは、本発明の態様に必ずしも必要ではない。当該アセンブリウェハは、アニール処理プロセスを使用して、例えば注入ドーズ量の適切なピークにおいて分割される(644)。アセンブリ基板のベース層からアセンブリウェハのデバイス層を分離した結果として生じた表面粗さが、研磨プロセス(例えば、CMP)を使用して除去される(646)。
ウェハ接合プロセスおよびアセンブリ基板のベース層の除去の後、追加のプロセス工程、例えば、光導波路を形成するためのデバイス層のパターン形成(648)およびプロトン注入もしくはIII-V族酸化(650)などを実施することにより、エピタキシャル材料上に活性ストライプ領域が画定され得る。例えば、プロトン注入プロセスの際、(III-V族材料において形成された)デバイス構造の「背面」を通しての注入によって、SOIベースウェハへの接合に隣接する材料のストライプ領域が画定されるように、注入のエネルギーが選択される。層の平坦化(652)および図6に示された工程のうちの1つまたは複数の繰り返しを用いることによって、多層構造を構築することができる。III-V族材料への電気的相互接続のパターン形成が、いくつかの態様において実施される(654)。
図6に示された態様において、エピタキシャル材料が接合され、次いで、後加工により、ストライプ領域と加工済みSOI基板上の領域への相互接続とが画定され、当該加工済みSOI基板は、オプティクスを含み得、ならびにそれらの上に画定された他のトレースを有し得る。図6に示された態様の利点は、III-V族デバイス上に事前に画定されたフィーチャに関連する厳しい位置合わせ許容範囲の緩和または排除である。したがって、図6に示された態様は、図3に示された態様と共通の要素を共有するが、図6に示された方法は、図1に示された方法を使用しては利用できない恩恵を提供し得る。一例として、図6に示された態様では、活性ストライプ領域が、接合の後に形成されるため、アセンブリウェハへの取り付けおよびSOIベースウェハに対するアセンブリウェハの位置合わせの両方のプロセスの位置合わせ許容範囲は、実質的に緩和される(約±1μm〜約±10μmのオーダーにおいて)。
図6に示された特定の工程は、本発明の態様による、集積された光電子デバイスを製作する特定の方法を提供することは理解されたい。代替の態様により、工程の他の順番も実施され得る。例えば、本発明の代替の態様は、異なる順序において、上記において概説された工程を実施し得る。さらに、図6に示された個々の工程は、個々の工程の必要に応じて様々な順番において実施され得る複数の部分工程を含み得る。さらに、追加の工程も、特定の用途に応じて、追加または除外され得る。当業者は、多くの変形、修正、代替を認識するであろう。
図7Aは、本発明の態様による、デバイス画定の際の複合基板構造物の一部を示す簡略化された模式図である。図7Aに示されているように、III-V族デバイス要素(または他の材料)は、平坦化材料がデバイス層の下またはデバイス層の上に存在し得るように、SOIベースウェハに接合される。本発明の態様により提供されるあるプロセスフローにおいて、III-V族デバイスの接合を可能にする開口部が平坦化材料に画定される。デバイスの下での平坦化材料の形成は、テンプレートウェハのパターン形成の後での、しかし注入マスクの画定の前でのこの平坦化材料の形成がテンプレートウェハにおけるアクセス領域によって可能となる場合に生じ得る。領域は、III-V族デバイスにアクセスするために開口され、注入マスクは、III-V族デバイス要素の「背面」側に形成され、上記において説明したように、注入が活性領域を画定する。注入後、相互接続の画定および平坦化の提供などのために、後加工が実施される。
図7Bは、本発明の態様による、加工後の複合基板構造物の一部を示す簡略化された模式図である。図7Bに示されるように、注入マスクが除去されており、ならびに恩恵の中でもとくに不動態化を提供するために、追加の平坦化材料が被着され平坦化されている。
図7Cは、本発明の態様による、多層構造物の簡略化された模式図である。図7Cの断面に示されているように、本明細書において説明される態様を使用することによって、シリコンおよびIII-V族材料の複数のレベルが形成されている。シリコン層は、光導波路を作り出すために使用することができ、またはIII-V族半導体または層スタックにおける他の材料へ電気接続を到達させるために、ビアについてパターン形成され得る。本発明の態様を用いる場合、図示されたシリコンデバイス層(アセンブリウェハに由来)に回路を作成することが可能であり、したがって、「3D」集積光電子回路を作り出すことが可能である。当業者は、多くの変形、修正、代替を認識するであろう。
図8は、本発明の態様による、不均一エピタキシャル成長を実施する方法を示している簡略化されたフローチャートである。当該方法800は、結晶「シード」を用いており、これは、アセンブリウェハに取り付けられ、次いで、加工済みウェハ、例えば、シリコンまたはSOIウェハに、例えば、ウェハ直接接合または金属支援接合のいずれかを使用して、接合される。金属層が、異なる熱膨張係数を有する材料間における応力の緩和を助けるので、いくつかの態様において金属支援接合が用いられている。シード材料は、シリコン上に所望される任意の非シリコン結晶性材料、例えば、InPもしくはGaAs材料または他の好適な材料であり得る。図8に示された態様ではアセンブリウェハが用いられているが、これは、本発明に必ずしも必要ではなく、いくつかの態様では、アセンブリウェハの使用が省かれており、異なる格子定数を有する一般的なウェハ上においてエピタキシャル材料を成長させている。他の態様において、アセンブリウェハ上に取り付けられたIII-V族材料は、SOIウェハ上でのIII-V族材料のエピタキシャル成長およびその後の高温CMOS加工工程のためのシードの層を形成する。当業者は、多くの変形、修正、代替を認識するであろう。
図8を参照すると、方法800は、厚さを均一化するためにシード材料ウェハをラッピングする工程を含む(810)。いくつかの態様では、シード材料ウェハは均一の厚さにおいて受け入れられ、よって工程810が省かれる。シード材料も、均一の厚さまでラッピングまたは研磨され得、続いてアセンブリウェハに取り付けられる(822)。当該シード材料ウェハは、複数のシード材料ダイを提供するためにダイシングされる(812)。様々な態様において、シード材料は、III-V族材料、II-VI材料、磁性材料、非線形光学材料などである。アセンブリウェハが調製され(820)、シード材料ダイが当該アセンブリウェハに取り付けられる(822)。アセンブリウェハの調製(820)の際には、酸化、注入、およびパターン形成工程のすべてを使用してもよく、またはサブセットを使用してもよい。例えば、いずれかまたはすべての工程は、3D層スタック全体の特定の構造に応じて、排除してもよい。
SOIベースウェハは、金属被着プロセス(830)まで加工されるが、それ以上には進まず、SOIベースウェハが、ウェハ接合のために調製される(832)。図示された態様では、SOIベースウェハは、金属被着プロセスまで加工されているが、これは、本発明の態様に必ずしも必要ではない。他の態様において、SOI加工は、金属被着プロセスに先行する工程の前で止められ、金属被着プロセスの前のこれらの工程は、エピタキシャル成長の後に実施される(例えば、工程850において)。当業者は、多くの変形、修正、代替を認識するであろう。
アセンブリウェハが、SOIベースウェハに位置合わせされ(840)、ウェハを一緒に連結するためにウェハ接合が実施される(842)。図9Aは、ウェハ接合の前の、SOIウェハに位置合わせされた、取り付けられたIII-V族シードダイを有する、注入済みアセンブリウェハを示している。以下においてより完全に説明されるように、図9A〜9Eに示された態様は、選択的エピタキシャル成長プロセスにおいて、III-V族シード結晶を用いている。一例として、様々なエピタキシャル層を含有するInP構造を接合するのではなく、InPシード結晶のセットがアセンブリ基板に接合され、これが、次いでSOI基板に接合される。InPシード結晶を露出させるために開口部が作成され、選択的エピタクシーを実施してデバイス領域が画定され(例えば、第一領域における利得材料、他の領域における検出器、第三の領域におけるMZMデバイスなど)、その結果、シリコンデバイスを覆う選択された領域上にIII-V族材料を選択的に成長させるための一般化手法が提供される。例えば、InPおよびGaAs、III-V族およびII-VI材料など、混合されたシード材料を使用してもよい。
図9Bは、シードダイおよびアセンブリウェハのデバイス層の表面を平坦化するためにCMPプロセスが実施された後の、注入済みアセンブリウェハを示している。2つのウェハのウェハ接合が、図9Cに示されている。当該アセンブリウェハは、注入プロセスを用いる態様では、デバイス層およびベース層を形成するためにおよそ注入ドーズ量ピークにおいて分割される。他の態様において、当該アセンブリウェハは、当該アセンブリウェハの一部を除去するために研磨される。図9Dに示された態様において、CMPプロセスを使用して、分割平面の表面粗さが除去される。ベース層は除去されており、図9Dには示されていない。加工済みデバイスがアセンブリウェハに取り付けられるいくつかの態様では、SOI基板上の接合部位とIII-V族シードダイとの間の均一な接合を提供するために、III-V族シードダイの厚さの許容範囲が制御される(例えば、研磨プロセスによって)。CMP加工に加えて、III-V族シードの上に穴を開けて当該穴を通してエピタキシャル成長のためのエリアを提供するために、乾式または湿式化学エッチングプロセスを使用することができる。
シード材料ダイの成長のためにアクセスエリアを開け(848)、図9Eに示されるような選択的エピタクシーを使用してエピタキシャル構造を成長させる。湿式もしくは乾式エッチング、またはCMPなどにより、シード材料にアクセスされ得る。したがって、プロセスのこの段階で、シード材料ダイがSOIウェハ上に取り付けられるが、シリコンとは格子定数の異なる材料のエピタキシャル成長は、シード材料ダイに適合したエピタキシャル材料格子を形成するように実施することができる。したがって、不均一成長(シリコン基板(例えば、SOI基板など)上のIII-V族材料)が、本発明の態様によって提供される。
シード材料に適合するエピタキシャル構造格子の成長の後、工程830において実施されなかった金属被着工程などのCMOS加工の残りの工程ならびにシード材料(例えば、III-V族材料)の加工を実施することができる。複数の異なるシード材料での成長が実施される態様では(例えば、GaAsおよびInP)、異なるシード材料が、プロセスの異なるポイントにおいて、アクセスされ得る。これらの様々なシード材料にアクセスするために、基板の所定の部分のマスキングを実施することができる。
したがって、異なるシード材料に対する、本明細書において説明される方法およびシステムの適用性の観点から、本発明の態様は、高速III-V族デバイスもしくは回路がシリコンウェハ上に組み入れられるような用途に対して有用であり、本発明の態様は、シリコン基板に連結された光学要素に限定されないということに留意されたい。別の例として、本発明の態様は、より長距離の光学デバイスと組み合わせることができる短距離光相互接続(例えば、コアとコア、チップとチップなど)の製作のために有用である。さらなる例は、回路(例えば、電力増幅器など)のための高速トランジスタと、無線通信用途のための、CMOSにおいて形成された他の回路との集積を含み得る。
図8に示された様々な工程は、図6に関連して説明したように、多重レベルの構造物を形成するために繰り返すことができる。図8に示された特定の工程は、本発明の態様による不均一エピタキシャル成長を実施する特定の方法を提供することは理解されたい。工程の他の順番も、代替の態様により、実施され得る。例えば、本発明の代替の態様は、異なる順序において、上記に概説した工程を実施し得る。さらに、図8に示された個々の工程は、個々の工程の必要に応じて様々な順番において実施され得る複数の部分工程を含み得る。さらに、特定の用途に応じて、追加の工程を追加または除去してもよい。当業者は、多くの変形、修正、代替を認識するであろう。
図8および9A〜9Eに関連して示された方法を用いる場合、シード結晶がアセンブリ基板に取り付けられ、次いで、ウェハ直接接合、金属支援接合などを用いて、シリコン基板またはSOI基板に接合される。金属層が、異なるTCEを有する材料間における応力の緩和を助けるので、いくつかの態様において、金属支援接合が用いられている。シード材料は、シリコンに集積された非シリコン結晶性材料、例えば、InP、GaAs、他のIII-V族、II-VI族、または他の好適なシード材料などであり得る。代替の態様において、アセンブリ基板は使用されず、異なる格子定数を有する基板上にエピタキシャル構造が形成される。図示されているように、シード材料は、湿式もしくは乾式エッチングまたはCMPなどによってアクセスされ得る。
複数の異なるシード材料上での成長が所望される場合(例えば、GaAsおよびInPあるいはII-VI族の両方)、異なるシード結晶が、プロセスの異なるポイントにおいて提供および/またはアクセスされ得る。複数のシード材料の使用は、高速III-V族デバイスもしくは回路がシリコン構造上に組み入れられるような用途にとって有用である。したがって、本発明の態様は、光相互接続用途に限定されない。別の例として、このプロセスは、短距離光学相互接続(例えば、コアとコア、チップとチップ)と長距離光学デバイスとの組み合わせに適用可能である。
図10は、本発明の態様により製作された多層構造物の簡略化された模式図である。図10に示す態様において、CMOSデバイスを含むSOI基板が提供され、これは、SOIベースウェハ1024、埋め込み酸化物(BOX)層1022、シリコン層1020、およびCMOS回路部品を含んでいる。シリコンデバイス層1018は、SOI基板に連結されており、エピタキシャル層1016は、シリコンデバイス層1018に集積されたシード結晶上に成長している。デバイス層1018の平面における平坦化材料が示されている。
続いて、デバイス層およびエピタキシャル層によって多層構造が構成されているのが示されている。これらの層は、シード材料またはエピタキシャル材料などを有する追加のテンプレートによるテンプレート支援接合プロセスを繰り返すことによって形成される。例えば、シード材料1014および1012を有するテンプレートウェハは、連続して接合することができる。テンプレートウェハにおけるエッチングされた開口部は、エピタキシャル構造の選択的エリア成長のためのアクセスを提供する。ビアおよび相互接続も、層間および層内に形成され得る。追加の電子デバイスもしくは電子回路も、スタックのテンプレートウェハ上に形成することができる。
したがって、本明細書において説明されるシード結晶手法を使用して、多層構造が製作される。図10に示されているように、積層により構造が構築されるので、多重レベルのエレクトロニクス(例えば、CMOS回路)が、様々なアセンブリウェハから分離されたシリコンデバイス層において製作される。シリコン上でのIII-V族の成長が図示されているが、他の態様では、他の材料系、例えば、サファイヤ上のGaNなど、および他の格子ミスマッチ構造が用いられる。一態様において、最終的なIII-V族エピタキシャル材料の成長は、SOIウェハ上のシード結晶領域において実施される。当業者は、多くの変形、修正、代替を認識するであろう。
本明細書において説明したIII-V族デバイスは、フォトニック機能以外も有し得ることに留意されたい。例えば、本発明の態様は、高速デバイス、例えば、携帯電話の電力増幅器などのためのIII-V族材料を、他の機能を有するシリコンウェハまたはSOIウェハ上に接合するために使用することができる。他の非フォトニック用途も、同様に本発明の範囲内に包含される。
本明細書において説明した実施例および態様は、例示目的のみのためのものであり、その観点からの様々な修正および変更が、当業者に提示されであろうし、ならびにそれらは、本明細書の趣旨および範囲ならびに添付の請求項の範囲内に包含されることも理解される。

Claims (14)

  1. 複数のデバイスを含む基板を提供する工程；
    エピタキシャル層を含む化合物半導体基板を提供する工程；
    該化合物半導体基板をダイシングして複数の化合物半導体ダイを提供する工程；
    アセンブリ基板を提供する工程；
    該複数の化合物半導体ダイを、該アセンブリ基板の所定の部分に取り付ける工程；
    該基板と該アセンブリ基板とを位置合わせする工程；
    該基板と該アセンブリ基板とを連結して、複合基板構造物を形成する工程；
    該複合基板構造物から該アセンブリ基板の少なくとも一部を除去する工程；
    １つ以上のフォトニックデバイスを該複数の化合物半導体ダイ上に画定する工程；
    該１つ以上のフォトニックデバイスへの電気的相互接続をパターン形成する工程；
    を含む、複合半導体構造物を製作する方法。
  2. 該複数のデバイスが、CMOSデバイスを含む、請求項1記載の方法。
  3. 該化合物半導体基板が、III-V族ウェハまたはII-VI族ウェハのうちの少なくとも１つを含む、請求項1記載の方法。
  4. 該１つ以上のフォトニックデバイスが、レーザー、検出器、または変調器のうちの少なくとも1つを含む、請求項1記載の方法。
  5. アセンブリ基板を提供する該工程が、
    シリコン基板を酸化すること；
    注入領域を形成するために、該酸化されたシリコン基板に注入を行うこと；および
    該所定の部分を形成するために、該注入済みの基板にパターン形成を行うこと
    を含む、請求項1記載の方法。
  6. 該アセンブリ基板の他の部分に導波路構造を形成する工程をさらに含む、請求項1記載の方法。
  7. 該導波路構造が、１つ以上のフォトニックデバイスの組を光学的に接続するように動作可能である、請求項６記載の方法。
  8. デバイス面および該面上に１つ以上の半導体デバイスを含む第１の基板を提供する工程；
    エピタキシャル化合物半導体材料を含む化合物半導体基板を提供する工程；
    該化合物半導体基板をダイシングして複数の化合物半導体ダイを提供する工程；
    第２の基板を提供する工程；
    該複数の化合物半導体ダイを、該第２の基板の所定の部分に取り付ける工程；
    該第１の基板と該第２の基板とを位置合わせする工程；
    該第１の基板と該第２の基板とをボンディングして、複合半導体構造物を形成する工程であって、該複数の化合物半導体ダイが該第１の基板の該デバイス面に連結される工程；
    該第２の基板の一部を除去して該複数の化合物半導体ダイを露出させる工程；
    １つ以上のデバイス領域を１つ以上の該複数の化合物半導体ダイ内に画定する工程；
    該１つ以上のデバイス領域への電気的相互接続を形成する工程；
    を含む、複合半導体構造物を製作する方法。
  9. 該第１の基板および該第２の基板のうちの少なくとも１つが、シリコン基板またはＳＯＩ基板を含む、請求項８記載の方法。
  10. 該化合物半導体基板が、III-V族ウェハまたはII-VI族ウェハを含み、該エピタキシャル化合物半導体材料が、III-V族材料またはII-VI族材料を含む、請求項８記載の方法。
  11. 該１つ以上の半導体デバイスが、ＣＭＯＳデバイス、ＢｉＣＭＯＳデバイス、ＮＭＯＳデバイス、ＰＭＯＳデバイス、検出器、またはＣＣＤのうちの少なくとも1つを含む、請求項８記載の方法。
  12. 該１つ以上のデバイス領域が、レーザー、検出器、または変調器のうちの少なくとも1つの部分を形成する、請求項８記載の方法。
  13. 該１つ以上のデバイス領域への前記電気的相互接続を前記第２の基板に形成する工程をさらに含む、請求項８記載の方法。
  14. 該第２の基板の他の部分に１つ以上の導波路を形成する工程をさらに含み、
    該１つ以上の導波路のそれぞれが、該１つ以上のデバイス領域の各組を光学的に接続するように動作可能である、請求項８記載の方法。
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