CN113063992A - 用于测量两路脉冲信号间时间差的计时电路及计时方法 - Google Patents

Abstract

本发明涉及一种用于测量两路脉冲信号间时间差的计时电路及计时方法，属于计时电路技术领域，解决了现有计时电路存在的硬件电路结构复杂等问题。计时电路包括第一和第二JK触发器、与门U1、与门2、或门U3及计时组件；第一JK触发器的CLK端接收其中一路脉冲信号，J端、K端和Q非端连接与门U2的第二输入端，Q端连接与门U1的第二输入端；第二JK触发器的CLK端接收另一路脉冲信号，J端、K端和Q非端连接与门U1的第一输入端，Q端连接与门U2的第一输入端；与门U1的输出端连接或门U3的第一输入端、与门U2的输出端连接或门U3的第二输入端，或门U3的输出端连接计时组件，计时组件基于或门U3输出的计数控制脉冲获取计时结果并输出。

Description

用于测量两路脉冲信号间时间差的计时电路及计时方法

技术领域

本发明涉及计时电路技术领域，尤其涉及一种用于测量两路脉冲信号间时间差的计时电路及计时方法。

背景技术

在实际应用过程中，当测量运动物体在一段运动轨迹上的运动时间时，采用的测量方法是：将两个激光传感器对准被测物体运动轨迹的两端，然后测量两个传感器动作的时间差，量程100ms，测量精度至少要达到0.1ms。

而目前市场上绝大部分计时电路的功能是测量同一路脉冲信号上升沿与下降沿之间的时间差，且测量精度为最高为1ms。同时，现有的测量两路脉冲信号下降沿或上升沿之间时间差的计时电路，普遍存在硬件电路结构复杂、控制逻辑复杂及测量精度较低等问题。

发明内容

鉴于上述的分析，本发明实施例旨在提供一种用于测量两路脉冲信号间时间差的计时电路及计时方法，用以解决现有计时电路存在的硬件电路结构复杂、控制逻辑复杂及测量精度较低等问题。

一方面，本发明实施例提供了一种用于测量两路脉冲信号间时间差的计时电路，所述电路包括第一JK触发器、第二JK触发器、与门U1、与门2、或门U3及计时组件；其中，

所述第一JK触发器的CLK端接收其中一路脉冲信号，J端、K端和Q非端连接与门U2的第二输入端，Q端连接与门U1的第二输入端；

所述第二JK触发器的CLK端接收另一路脉冲信号，J端、K端和Q非端连接与门U1的第一输入端，Q端连接与门U2的第一输入端；

与门U1的输出端连接或门U3的第一输入端、与门U2的输出端连接或门U3的第二输入端，或门U3的输出端连接计时组件，所述计时组件基于或门U3输出的计数控制脉冲获取两路脉冲信号间时间差、并将所述时间差作为计时结果输出。

在上述方案的基础上，本发明还做出了如下改进：

进一步，所述电路还包括复位组件，所述复位组件用于复位所述第一JK触发器、第二JK触发器及计时组件。

进一步，所述计时组件包括第三JK触发器、时钟芯片和计数器；其中，所述第三JK触发器的J端连接或门U3的输出端，以接收或门U3输出的计数控制脉冲，CLK端连接所述时钟芯片的时钟脉冲输出端，Q端连接所述计数器的计数脉冲输入端，计数器的输出端用于输出计时结果。

进一步，所述计时电路还包括电源，第一至第三JK触发器的SD非端及第三JK触发器的K端连接电源正极，计数器的COM端接地。

进一步，所述复位组件包括电阻R1和开关K1；

第一至第三JK触发器的RD非端、时钟芯片的RST非端和计数器的RST非端均连接至开关K1与电阻R1相连的一端，开关K1的另一端连接地，电阻R1的另一端连接电源正极。

进一步，若所述脉冲信号为上升沿有效的脉冲信号，则所述第一JK触发器和第二JK触发器均选用上升沿有效的JK触发器；

若所述脉冲信号为下降沿有效的脉冲信号，则所述第一JK触发器和第二JK触发器均选用下降沿有效的JK触发器。

进一步，上升沿有效的脉冲信号由NPN型传感器输出；下降沿有效的脉冲信号由PNP型传感器输出。

进一步，所述第三JK触发器为上升沿有效的JK触发器。

进一步，所述电路还包括非门U4、非门U5；

其中一路脉冲信号经非门U4后发送至第一JK触发器的CLK端；另一路脉冲信号经非门U5后发送至第二JK触发器的CLK端；

若所述脉冲信号为上升沿有效的脉冲信号，则所述第一JK触发器和第二JK触发器均选用下降沿有效的JK触发器；

若所述脉冲信号为下降沿有效的脉冲信号，则所述第一JK触发器和第二JK触发器均选用上升沿有效的JK触发器。

另一方面，本发明还提供了一种利用权利要求1-9任一项所述的计时电路的计时方法，其特征在于，所述计时方法包括以下步骤：

步骤S1：复位计时电路；

步骤S2：利用第一JK触发器和第二JK触发器之一接收起始脉冲信号，或门U3输出的计数控制脉冲发生跳变，触发计时组件开始计数；

步骤S3：利用第一JK触发器和第二JK触发器中的另一个触发器接收结束脉冲信号，或门U3输出的计数控制脉冲再次发生跳变，触发计时组件结束计数；

步骤S4：计时组件统计从开始计数到结束计数过程中记录的脉冲个数，处理所述脉冲个数得到两路脉冲信号间时间差、将所述时间差作为计时结果输出并显示；

所述起始脉冲信号为所述两路脉冲信号中的其中一路，所述结束脉冲信号为所述两路脉冲信号中的另一路。

与现有技术相比，本发明至少可实现如下有益效果之一：

本发明提供的用于测量两路脉冲信号间时间差的计时电路及计时方法，具备如下有益效果：

(1)能够实现两路脉冲信号的计时；

(2)通过将J端、K端和Q非端相连，使得第一JK触发器和第二JK触发器能够对接收到的脉冲信号中的第一个有效沿(根据设计需要，可将脉冲信号的上升沿或者下降沿作为有效沿)进行前沿防抖动和锁止处理，避免了JK触发器对脉冲信号的第二个及后续的有效沿的重复处理以及对测量读数的影响；

(3)当第一JK触发器或第二JK触发器接收到脉冲信号时，均会引起或门U3输出的计数控制脉冲的跳变(高低电平之间的跳变)，因此，基于或门U3输出的计数控制脉冲即可两路脉冲信号间时间差、并将所述时间差作为计时结果输出；

(4)计时电路硬件结构简单、控制逻辑清晰，能够满足计时电路的高精度要求。

综上，本发明通过选取上述器件形成计时电路，硬件电路结构较为简单、控制逻辑清晰、测量精度高，具备防抖动、精度高、测量精准、成本低和使用寿命长等优点，适用于对两路脉冲信号间时间差进行精密测量的场合。

本发明中，上述各技术方案之间还可以相互组合，以实现更多的优选组合方案。本发明的其他特征和优点将在随后的说明书中阐述，并且，部分优点可从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过说明书以及附图中所特别指出的内容中来实现和获得。

附图说明

附图仅用于示出具体实施例的目的，而并不认为是对本发明的限制，在整个附图中，相同的参考符号表示相同的部件。

图1为测量两路脉冲信号间时间差的计时电路的电路图；

图2为测量两路脉冲信号间时间差的计时方法流程图。

具体实施方式

下面结合附图来具体描述本发明的优选实施例，其中，附图构成本申请一部分，并与本发明的实施例一起用于阐释本发明的原理，并非用于限定本发明的范围。

实施例1

本发明的具体实施例1，公开了一种用于测量两路脉冲信号间时间差的计时电路，电路图如图1所示，包括：第一JK触发器、第二JK触发器、与门U1、与门2、或门U3及计时组件；其中，所述第一JK触发器的CLK端接收其中一路脉冲信号，J端、K端和Q非端连接与门U2的第二输入端，Q端连接与门U1的第二输入端；所述第二JK触发器的CLK端接收另一路脉冲信号，J端、K端和Q非端连接与门U1的第一输入端，Q端连接与门U2的第一输入端；与门U1的输出端连接或门U3的第一输入端、与门U2的输出端连接或门U3的第二输入端，或门U3的输出端连接计时组件，所述计时组件基于或门U3输出的计数控制脉冲获取两路脉冲信号间时间差、并将所述时间差作为计时结果输出。

与现有技术相比，本实施例提供的用于测量两路脉冲信号间时间差的计时电路，具备如下优势：(1)能够实现两路脉冲信号的计时；(2)通过将J端、K端和Q非端相连，使得第一JK触发器和第二JK触发器能够对接收到的脉冲信号中的第一个有效沿(根据设计需要，可将脉冲信号的上升沿或者下降沿作为有效沿)进行前沿防抖动和锁止处理，避免了JK触发器对脉冲信号的第二个及后续的有效沿的重复处理以及对测量读数的影响；(3)当第一JK触发器或第二JK触发器接收到脉冲信号时，均会引起或门U3输出的计数控制脉冲的跳变(高低电平之间的跳变)，因此，基于或门U3输出的计数控制脉冲即可两路脉冲信号间时间差、并将所述时间差作为计时结果输出；(4)本实施例提供的计时电路硬件结构简单、控制逻辑清晰，能够满足计时电路的高精度要求。

优选地，为实现上述计时电路的复用、扩展计时电路的使用场景，所述电路还包括复位组件，所述复位组件用于复位所述第一JK触发器、第二JK触发器及计时组件。计时电路在开始计时之前，首先利用复位组件复位第一JK触发器、第二JK触发器及计时组件，从而清零第一JK触发器、第二JK触发器及计时组件中存储的数据，然后通过第一JK触发器、第二触发器前后接收两路脉冲信号(先接收到的信号为起始脉冲信号、后接收到的信号为结束脉冲信号)，并经由计时电路处理得到计时结果。

优选地，所述计时组件包括第三JK触发器、时钟芯片和计数器(或“光栅表”)；其中，所述第三JK触发器的J端连接或门U3的输出端，以接收或门U3输出的计数控制脉冲，CLK端连接所述时钟芯片的时钟脉冲输出端，Q端连接所述计数器的计数脉冲输入端，计数器的输出端用于输出计时结果。或门U3启用或停用(截止)第三JK触发器J端：当或门U3启用第三JK触发器J端时，时钟芯片的时钟脉冲输入至第三JK触发器的CLK端，CLK端对接收到的时钟脉冲进行二分频后输出至计数器的计数脉冲输入端，计数器开始计时；当或门U3停用第三JK触发器J端时，第三JK触发器被截止，时钟芯片的时钟脉冲无法经由第三JK触发器的CLK端发送至计时器，计数器结束计时；计数器通过统计从开始计数到结束计数过程中的脉冲个数，并处理所述脉冲个数即可得到两路脉冲信号间时间差、将所述时间差作为计时结果输出并显示。需要说明的是，当选取如上所述的计时组件时，复位组件需要复位计时组件中的第三JK触发器和计时器。

优选地，所述计时电路还包括电源，第一至第三JK触发器的SD非端及第三JK触发器的K端连接电源正极，计数器的COM端接地。由于此时将第三JK触发器的K端连接电源正极，因此，第三JK触发器选用上升沿触发器，此时，JK触发器的工作过程为：当第三JK触发器的J端接收到的计数控制脉冲从低电平跳变至高电平时，第三JK触发器的J、K端均为高电平，此时，第三JK触发器的J端被启用；而当第三JK触发器的J端接收到的计数控制脉冲从高电平跳变至低电平时，第三JK触发器的J端为低电平、K端均为高电平，此时，第三JK触发器的J端被停用。

优选地，所述复位组件包括电阻R1和开关K1；所述第一至第三JK触发器的RD非端、时钟芯片的RST非端和计数器的RST非端均连接至开关K1与电阻R1相连的一端，开关K1的另一端连接地，电阻R1的另一端连接电源正极。闭合开关K1然后断开，即可时间一次复位。

在使用上述计时电路的过程中，需要根据两路脉冲信号的有效沿选取匹配的第一JK触发器、第二JK触发器；下面分两种情况说明如何选取第一JK触发器和第二JK触发器：

(1)脉冲信号直接输入第一JK触发器、第二JK触发器：

若所述脉冲信号为上升沿有效的脉冲信号，则所述第一JK触发器和第二JK触发器均选取上升沿有效的JK触发器；若所述脉冲信号为下降沿有效的脉冲信号，则所述第一JK触发器和第二JK触发器均选取下降沿有效的JK触发器。示例性地，上升沿有效的脉冲信号可由NPN型传感器输出；下降沿有效的脉冲信号可由PNP型传感器输出。需要说明的是，NPN型传感器、PNP型传感器的结构及其输出脉冲信号的引脚均为现有方式，此处不再赘述。

(2)计时电路中还设置有非门，脉冲信号经由非门输入第一JK触发器、第二JK触发器：

优选地，所述电路还包括非门U4、非门U5；其中一路脉冲信号经非门U4后发送至第一JK触发器的CLK端；另一路脉冲信号经非门U5后发送至第二JK触发器的CLK端；若所述脉冲信号为上升沿有效的脉冲信号，则所述第一JK触发器和第二JK触发器均选取下降沿有效的JK触发器；若所述脉冲信号为下降沿有效的脉冲信号，则所述第一JK触发器和第二JK触发器均选取上升沿有效的JK触发器。

优选地，第一至第三JK触发器的型号可以为7473、74L73、74LS73A、74HC(T)73、5473、54L73、54LS73A、54HC(T)73、7476、74L76、74LS76A、74HC(T)76、5476、54L76、54LS76A、54HC(T)76。图1中以第一至第三JK触发器选取型号为74LS76的JK触发器为例进行说明。

考虑到计时电路的小型化设计，可根据实际需要将第一JK触发器和第二JK触发器集成在同一芯片中，或者在满足要求的情况下将第一至第三JK触发器均集成在同一芯片中。

所述时钟芯片的型号为DS3231M系列产品，时钟芯片集成了温度补偿晶体振荡器(TCXO)，能输出稳定的32.768KHz时钟信号，精度为±5ppm，计时最小分辨率为0.03ms，该型号的时钟芯片能够有效提升计时精度和计时准确度。而市场上的常用的计时器最小分辨率1ms，从而导致计时精度较低。

此外，计数器的型号可选为HB961系列产品。电源Vcc可根据需要选择5V直流电。

此外，对图1中涉及的芯片做如下说明：芯片IC1：A对应于第一JK触发器、芯片IC1：B对应于第二JK触发器、芯片IC2对应于第三JK触发器，芯片IC3对应时钟芯片，芯片IC4对应计数器。

实施例2

本发明的具体实施例2，公开了一种用于测量两路脉冲信号间时间差的计时方法，适用于实施例1中任一种的计时电路。流程图如图2所示，所述工作方法包括以下步骤：

步骤S1：复位计时电路；

步骤S2：利用第一JK触发器和第二JK触发器之一接收起始脉冲信号，或门U3输出的计数控制脉冲发生跳变，触发计时组件开始计数；

步骤S3：利用第一JK触发器和第二JK触发器中的另一触发器接收结束脉冲信号，或门U3输出的计数控制脉冲再次发生跳变，触发计时组件结束计数；

步骤S4：计时组件统计从开始计数到结束计数过程中记录的脉冲个数，处理所述脉冲个数得到两路脉冲信号间时间差、将所述时间差作为计时结果输出并显示；

所述起始脉冲信号为所述两路脉冲信号中的其中一路，所述结束脉冲信号为所述两路脉冲信号中的另一路。

优选地，以脉冲信号为下降沿有效、选取的第一JK触发器和第二JK触发器均为下降沿有效的触发器、第三JK触发器为上升沿有效的触发器、不设置非门的情况为例，对计时电路的工作过程做如下说明：

步骤S1：复位计时电路；断开开关K1，对第一JK触发器、第二JK触发器及计时组件进行复位。当在第一和第二JK触发器均未收到脉冲信号时，计数器暂不计时；

具体地，此时，第一JK触发器和第二JK触发器的初始状态为：Q非＝1＝J＝K，与门U1、U2的输出均为0，或门U3的输出为0，因此计数器并不计时；

步骤S2：当第一JK触发器和第二JK触发器之一接收到起始脉冲信号时，或门U3输出的计数控制脉冲发生跳变，触发计时组件开始计数；

具体地，当第一JK触发器和第二JK触发器之一接收到起始脉冲信号时，或门U3输出的计数控制脉冲由0变为1，因此，或门U3输出的计数控制脉冲的上升沿启用第三JK触发器，时钟芯片的时钟脉冲信号通过第三JK触发器的CLK端、并经二分频处理后从Q端输出至计数器的计数输入端，计数器开始计数；

对于第一JK触发器和第二JK触发器，分别将其Q非端与J端、K端相连接，实现对输入脉冲信号S1和S2的前沿防抖动处及锁止处理。具体地，若第一JK触发器先接收到起始脉冲信号，则第一JK触发器的CLK端先接收到首个下降沿：Q＝1，Q非＝0＝J＝K，此时第一JK触发器处于锁止状态，当第一JK触发器的CLK端再接收到后续的脉冲信号时，第一JK触发器的状态不再改变。这样就实现了只测量一次(锁止)和防抖的功能。第二JK触发器的工作原理同第一JK触发器。

此时，与门U1的输出为1，与门U2的输出为0；(若第二JK触发器先接收到起始脉冲信号，此时，与门U1的输出为0，与门U2的输出为1)；即，当第一和第二JK触发器中的之一接收到起始脉冲信号时，或门U3的输出由0变为1，通过或门U3产生计数控制脉冲的上升沿。

因此，第一JK触发器和第二JK触发器中先接收到起始脉冲信号的JK触发器，通过其Q端控制一个与门，输出经前沿防抖处理的信号，通过或门U3产生计数控制脉冲的上升沿，该上升沿连接到第三JK触发器的J端，控制时钟芯片IC3的时钟脉冲信号通过第三JK触发器的CLK端经二分频处理后(J＝K＝1时，因为JK触发器是上升沿或下降沿触发，所以CLK上每两个脉冲，才在Q端输出一个脉冲)从Q端输出到计数器/光栅表IC4的计数输入端，IC4开始计数；

步骤S3：当第一JK触发器和第二JK触发器中的另一接收到结束脉冲信号时，或门U3输出的计数控制脉冲再次发生跳变，触发计时组件结束计数；

在上述步骤S3中，若第二JK触发器后接收到结束脉冲信号，与门U1的输出为0，与门U2的输出为0；(若第一JK触发器后接收到结束脉冲信号，此时，与门U1的输出为0，与门U2的输出为1)；此时，或门U3的输出由1变为0；通过或门U3产生计数控制脉冲的下降沿。即，第一和第二JK触发器中后接收到结束脉冲信号的JK触发器通过其Q端控制另一个与门，输出经前沿防抖处理的信号，通过或门U3产生计数控制脉冲的下降沿，该下降沿截止第三JK触发器的Q端输出的二分频时钟脉冲信号，计数器/光栅表IC4停止计数。

步骤S4：计时组件统计从开始计数到结束计数过程中记录的脉冲个数，处理所述脉冲个数得到两路脉冲信号间时间差、将所述时间差作为计时结果输出并显示；

具体地，此时计数器/光栅表IC4计数的脉冲个数，是时钟芯片IC3的时钟脉冲二分频信号在两个传感器S1、S2下降沿之间的脉冲个数，通过计数器/光栅表IC4内部进行计算和处理，换算成以ms为单位的时间值，显示在计数器/光栅表IC4的读数显示器上。

通过执行步骤S1至S4，即完成了一次测量。在一次工作完成后，短按开关K1一次，对整个电路进行复位操作，准备下一次测量。

本发明方法实施例的具体实施过程参见上述电路实施例即可，本实施例在此不再赘述。由于本实施例与上述电路实施例原理相同，所以本方法也具有上述电路实施例相应的技术效果。

本领域技术人员可以理解，实现上述实施例方法的全部或部分流程，可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于计算机可读存储介质中。其中，所述计算机可读存储介质为磁盘、光盘、只读存储记忆体或随机存储记忆体等。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

Claims (10)

1.一种用于测量两路脉冲信号间时间差的计时电路，其特征在于，所述电路包括第一JK触发器、第二JK触发器、与门U1、与门2、或门U3及计时组件；其中，

所述第一JK触发器的CLK端接收其中一路脉冲信号，J端、K端和Q非端连接与门U2的第二输入端，Q端连接与门U1的第二输入端；

所述第二JK触发器的CLK端接收另一路脉冲信号，J端、K端和Q非端连接与门U1的第一输入端，Q端连接与门U2的第一输入端；

与门U1的输出端连接或门U3的第一输入端、与门U2的输出端连接或门U3的第二输入端，或门U3的输出端连接计时组件，所述计时组件基于或门U3输出的计数控制脉冲获取两路脉冲信号间时间差、并将所述时间差作为计时结果输出。

2.根据权利要求1所述的用于测量两路脉冲信号间时间差的计时电路，其特征在于，所述电路还包括复位组件，所述复位组件用于复位所述第一JK触发器、第二JK触发器及计时组件。

3.根据权利要求2所述的用于测量两路脉冲信号间时间差的计时电路，其特征在于，所述计时组件包括第三JK触发器、时钟芯片和计数器；其中，所述第三JK触发器的J端连接或门U3的输出端，以接收或门U3输出的计数控制脉冲，CLK端连接所述时钟芯片的时钟脉冲输出端，Q端连接所述计数器的计数脉冲输入端，计数器的输出端用于输出计时结果。

4.根据权利要求3所述的用于测量两路脉冲信号间时间差的计时电路，其特征在于，所述计时电路还包括电源，第一至第三JK触发器的SD非端及第三JK触发器的K端连接电源正极，计数器的COM端接地。

5.根据权利要求4所述的用于测量两路脉冲信号间时间差的计时电路，其特征在于，所述复位组件包括电阻R1和开关K1；

第一至第三JK触发器的RD非端、时钟芯片的RST非端和计数器的RST非端均连接至开关K1与电阻R1相连的一端，开关K1的另一端连接地，电阻R1的另一端连接电源正极。

6.根据权利要求1-5中任一项所述的用于测量两路脉冲信号间时间差的计时电路，其特征在于，

若所述脉冲信号为上升沿有效的脉冲信号，则所述第一JK触发器和第二JK触发器均选用上升沿有效的JK触发器；

若所述脉冲信号为下降沿有效的脉冲信号，则所述第一JK触发器和第二JK触发器均选用下降沿有效的JK触发器。

7.根据权利要求6所述的用于测量两路脉冲信号间时间差的计时电路，其特征在于，上升沿有效的脉冲信号由NPN型传感器输出；下降沿有效的脉冲信号由PNP型传感器输出。

8.根据权利要求7所述的用于测量两路脉冲信号间时间差的计时电路，其特征在于，所述第三JK触发器为上升沿有效的JK触发器。

9.根据权利要求1-5中任一项所述的用于测量两路脉冲信号间时间差的计时电路，其特征在于，所述电路还包括非门U4、非门U5；

其中一路脉冲信号经非门U4后发送至第一JK触发器的CLK端；另一路脉冲信号经非门U5后发送至第二JK触发器的CLK端；

若所述脉冲信号为上升沿有效的脉冲信号，则所述第一JK触发器和第二JK触发器均选用下降沿有效的JK触发器；

若所述脉冲信号为下降沿有效的脉冲信号，则所述第一JK触发器和第二JK触发器均选用上升沿有效的JK触发器。

10.一种利用权利要求1-9任一项所述的计时电路的计时方法，其特征在于，所述计时方法包括以下步骤：

步骤S1：复位计时电路；

步骤S2：利用第一JK触发器和第二JK触发器之一接收起始脉冲信号，或门U3输出的计数控制脉冲发生跳变，触发计时组件开始计数；

步骤S3：利用第一JK触发器和第二JK触发器中的另一个触发器接收结束脉冲信号，或门U3输出的计数控制脉冲再次发生跳变，触发计时组件结束计数；

步骤S4：计时组件统计从开始计数到结束计数过程中记录的脉冲个数，处理所述脉冲个数得到两路脉冲信号间时间差、将所述时间差作为计时结果输出并显示；

所述起始脉冲信号为所述两路脉冲信号中的其中一路，所述结束脉冲信号为所述两路脉冲信号中的另一路。

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