CN113037057A - 一种具有高共模噪声抑制能力的ldo和驱动电路 - Google Patents

Abstract

一种具有高共模噪声抑制能力的LDO和驱动电路，LDO中第四NPN型三极管、第五NPN型三极管、第六NPN型三极管、第七NPN型三极管和第十一电阻构成LDO的基准核心电路，利用第八NMOS管和第一PNP型三极管完成反馈，从而抑制由共模噪声引起的基准核心电路输出电压的变化导致的LDO输出电压的波动，同时对LDO中调整管的栅源电压也起到稳定调节作用；另外LDO中设置滤波单元，可吸收在高dv/dt下由衬底间耦合电容产生的过量电荷，避免由此导致的器件击穿；本发明尤其适用于磁隔离栅极驱动器，在驱动模块中利用栅源短接的第十五NMOS管NM15断开了地端与数字模拟公共端的直接连接，避免了在高dv/dt下大量电流从LDO以及LDO之前连接的电路直接流向磁隔离栅极驱动器负载的浮动端。

Description

一种具有高共模噪声抑制能力的LDO和驱动电路

技术领域

本发明属于集成电路技术领域，涉及一种具有高共模噪声抑制能力的LDO(低压差线性稳压器)和驱动电路，能应用于磁隔离栅极驱动器中，实现50kV/us的CMR(共模噪声抑制能力)。

背景技术

在600V及以上的高压电机驱动应用中，隔离型驱动器逐渐占据优势并被广泛研究，其中磁隔离型栅极驱动器也受到更多关注。磁隔离型栅极驱动器的一个核心的关注指标便是隔离器的共模噪声抑制能力。

另一方面，对高压IGBT的驱动电压一般需要达到20V以上，与隔离器内部数字逻辑处理和模拟电路的电压有所区别，因此需要设计一个稳定的LDO单独为内部数字逻辑处理和模拟电路供电。在高dv/dt环境下，LDO的输出电压需要保持稳定可靠，而现有LDO的噪声抑制设计主要考虑小信号情况下供电电源的波动，对应用在高压隔离型驱动器中电源处于高dv/dt变化下的LDO输出电压的稳定研究较少。

发明内容

针对高dv/dt下LDO输出电压的稳定性问题，本发明提出了一种具有高共模噪声抑制能力的LDO，能够实现高dv/dt变化下保证LDO输出电压的稳定；本发明提出的LDO能够应用于各种隔离型(比如电容隔离、磁隔离)驱动器中，尤其适用于为磁隔离型栅极驱动器中次级的信号检测和滤波电路提供稳定供电电压，进一步提升隔离器的共模噪声抑制能力。

本发明提出的LDO的技术方案为：

一种具有高共模噪声抑制能力的LDO，包括第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第七电阻、第八电阻、第十一电阻、第十二电阻、第一电阻单元、第一电容、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第一PMOS管、第二PMOS管、第一NPN型三极管、第二NPN型三极管、第三NPN型三极管、第四NPN型三极管、第五NPN型三极管、第六NPN型三极管、第七NPN型三极管、第一PNP型三极管、第二PNP型三极管、第一滤波单元和第二滤波单元；

第二PMOS管的栅漏短接并连接第一PMOS管的栅极和第一NMOS管的漏极，其源极连接第一PMOS管的源极、第三NMOS管的漏极、第五NMOS管的漏极和第六NMOS管的漏极并连接LDO的输入电压；

第一NMOS管的栅极连接第一PMOS管的漏极、第三NMOS管的栅极、第六NMOS管的栅极、第一电阻的一端和第二电阻的一端，其源极连接第二NMOS管的漏极；第一电阻的另一端连接所述LDO的输入电压，第二电阻的另一端连接第一PNP型三极管的发射极和第三电阻的一端；

第一PNP型三极管的基极连接第三电阻的另一端、第二NMOS管的栅极、第五NMOS管的栅极、第八NMOS管的漏极和第一电容的一端，其集电极连接第四电阻的一端、第六电阻的一端、第四NMOS管的源极、第二NPN型三极管的集电极、第五电阻的一端、第九NMOS管的漏极和第二PNP型三极管的基极并产生模拟供电电压；

第四NMOS管的栅极连接第二NMOS管的源极和第四电阻的另一端，其漏极连接第三NMOS管的源极；

第一NPN型三极管的基极和集电极互连并连接第五NMOS管的源极和第七NMOS管的栅极，其发射极连接第五电阻的另一端；

第七NMOS管的漏极连接第六NMOS管的源极，其源极连接第二PNP型三极管的发射极并产生数字供电电压；

第三NPN型三极管的集电极连接第六电阻的另一端、第八NMOS管的栅极和第二NPN型三极管的基极，其发射极连接第八电阻的一端，其基极一方面通过第七电阻后连接第二NPN型三极管的发射极，另一方面通过第一电阻单元后连接数字模拟公共端；

所述第一滤波单元包括第八NPN型三极管、第十NPN型三极管、第十一NPN型三极管和第十NMOS管，所述第二滤波单元包括第九NPN型三极管、第十二NPN型三极管、第十三NPN型三极管和第十一NMOS管；

第四NPN型三极管的集电极连接第八NMOS管的源极、第八NPN型三极管的集电极、第十NMOS管的漏极以及第十NPN型三极管的基极和集电极，其发射极连接第六NPN型三极管的集电极、第七NPN型三极管的基极、第八NPN型三极管的基极、第十NPN型三极管的发射极以及第十一NPN型三极管的基极和集电极，其基极连接第一电容的另一端、第八电阻的另一端、第五NPN型三极管的基极和集电极、第十二NPN型三极管的基极和集电极、第九NPN型三极管的集电极以及第十一NMOS管的漏极并产生基准电压；

第十三NPN型三极管的基极和集电极互连并连接第九NPN型三极管的基极、第十二NPN型三极管的发射极、第五NPN型三极管的发射极、第七NPN型三极管的集电极和第六NPN型三极管的基极，其发射极连接第九NMOS管的栅极和源极、第十NMOS管的栅极和源极、第十一NMOS管的栅极和源极、第六NPN型三极管的发射极、第八NPN型三极管的发射极、第九NPN型三极管的发射极以及第十一NPN型三极管的发射极并连接所述数字模拟公共端；

第十一电阻接在第七NPN型三极管的发射极和所述数字模拟公共端之间，第十二电阻接在第二PNP型三极管的集电极和所述数字模拟公共端之间。

具体的，所述LDO应用于磁隔离型栅极驱动器中，所述磁隔离型栅极驱动器包括编码模块、隔离变压器、解码模块和负载，所述编码模块将所述磁隔离型栅极驱动器的输入信号进行编码并产生脉冲信号输入到所述隔离变压器的初级线圈中，使得所述隔离变压器的次级线圈感应并产生次级线圈输出信号；所述解码模块根据所述次级线圈输出信号产生输出信号控制所述负载；所述LDO产生的模拟供电电压和数字供电电压作为所述解码模块的供电电源。

结合本发明提出的LDO还提出一种驱动电路，能够实现具有50kV/us的共模噪声抑制能力，本发明提出的驱动电路的技术方案为：

一种具有高共模噪声抑制能力的驱动电路，所述驱动电路包括LDO和驱动模块，所述LDO包括第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第七电阻、第八电阻、第十一电阻、第十二电阻、第一电阻单元、第一电容、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第一PMOS管、第二PMOS管、第一NPN型三极管、第二NPN型三极管、第三NPN型三极管、第四NPN型三极管、第五NPN型三极管、第六NPN型三极管、第七NPN型三极管、第一PNP型三极管、第二PNP型三极管、第一滤波单元和第二滤波单元，所述第一电阻单元包括第九电阻和第十电阻；

第二PMOS管的栅漏短接并连接第一PMOS管的栅极和第一NMOS管的漏极，其源极连接第一PMOS管的源极、第三NMOS管的漏极、第五NMOS管的漏极和第六NMOS管的漏极并连接LDO的输入电压；

第一NMOS管的栅极连接第一PMOS管的漏极、第三NMOS管的栅极、第六NMOS管的栅极、第一电阻的一端和第二电阻的一端，其源极连接第二NMOS管的漏极；第一电阻的另一端连接所述LDO的输入电压，第二电阻的另一端连接第一PNP型三极管的发射极和第三电阻的一端；

第一PNP型三极管的基极连接第三电阻的另一端、第二NMOS管的栅极、第五NMOS管的栅极、第八NMOS管的漏极和第一电容的一端，其集电极连接第四电阻的一端、第六电阻的一端、第四NMOS管的源极、第二NPN型三极管的集电极、第五电阻的一端、第九NMOS管的漏极和第二PNP型三极管的基极并产生模拟供电电压；

第四NMOS管的栅极连接第二NMOS管的源极和第四电阻的另一端，其漏极连接第三NMOS管的源极；

第一NPN型三极管的基极和集电极互连并连接第五NMOS管的源极和第七NMOS管的栅极，其发射极连接第五电阻的另一端；

第七NMOS管的漏极连接第六NMOS管的源极，其源极连接第二PNP型三极管的发射极并产生数字供电电压；

第三NPN型三极管的集电极连接第六电阻的另一端、第八NMOS管的栅极和第二NPN型三极管的基极，其发射极连接第八电阻的一端，其基极一方面通过第七电阻后连接第二NPN型三极管的发射极，另一方面通过第九电阻和第十电阻的串联结构后连接数字模拟公共端；

所述第一滤波单元包括第八NPN型三极管、第十NPN型三极管、第十一NPN型三极管和第十NMOS管，所述第二滤波单元包括第九NPN型三极管、第十二NPN型三极管、第十三NPN型三极管和第十一NMOS管，

第四NPN型三极管的集电极连接第八NMOS管的源极、第八NPN型三极管的集电极、第十NMOS管的漏极以及第十NPN型三极管的基极和集电极，其发射极连接第六NPN型三极管的集电极、第七NPN型三极管的基极、第八NPN型三极管的基极、第十NPN型三极管的发射极以及第十一NPN型三极管的基极和集电极，其基极连接第一电容的另一端、第八电阻的另一端、第五NPN型三极管的基极和集电极、第十二NPN型三极管的基极和集电极、第九NPN型三极管的集电极以及第十一NMOS管的漏极并产生基准电压；

第十三NPN型三极管的基极和集电极互连并连接第九NPN型三极管的基极、第十二NPN型三极管的发射极、第五NPN型三极管的发射极、第七NPN型三极管的集电极和第六NPN型三极管的基极，其发射极连接第九NMOS管的栅极和源极、第十NMOS管的栅极和源极、第十一NMOS管的栅极和源极、第六NPN型三极管的发射极、第八NPN型三极管的发射极、第九NPN型三极管的发射极以及第十一NPN型三极管的发射极并连接所述数字模拟公共端；

第十一电阻接在第七NPN型三极管的发射极和所述数字模拟公共端之间，第十二电阻接在第二PNP型三极管的集电极和所述数字模拟公共端之间；

所述驱动模块包括第十三电阻、第十四电阻、第十五电阻、第十六电阻、第十七电阻、第十八电阻、第二电容、第一二极管、缓冲单元、第一反相器、第二反相器、运算放大器、第十二NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管和第九PMOS管；

第十二NMOS管的栅极连接所述LDO中第九电阻和第十电阻的串联点，其漏极连接运算放大器的正向输入端并通过第十四电阻后连接所述LDO的输入电压，其源极通过第十三电阻和第二电容的并联结构后连接所述数字模拟公共端；

第九PMOS管的栅极连接运算放大器的输出端，其源极连接运算放大器的负向输入端、第十六NMOS管的源极、第十七NMOS管的源极和第十八NMOS管的源极并通过第十五电阻后连接所述LDO的输入电压，其漏极连接第十五NMOS管的漏极和所述数字模拟公共端并通过第十七电阻后连接第十四NMOS管的源极；

缓冲单元的输入端连接所述驱动电路的输入信号，其输出端连接第十四NMOS管的栅极和第一反相器的输入端；

第二反相器的输入端连接第一反相器的输出端和第十九NMOS管的栅极，其输出端连接第二十NMOS管的栅极；

第三PMOS管的栅极连接第十六NMOS管的栅极、第十四NMOS管的漏极并通过第十六电阻后连接所述LDO的输入电压，其漏极连接第十六NMOS管的漏极、第十七NMOS管的栅极和第四PMOS管的栅极，其源极连接第四PMOS管的源极、第五PMOS管的源极、第六PMOS管的源极、第七PMOS管的源极、第八PMOS管的源极、第二十二NMOS管的漏极和所述LDO的输入电压；

第六PMOS管的栅极连接第五PMOS管的漏极和第十八NMOS管的漏极，其漏极连接第十九NMOS管的漏极；

第七PMOS管的栅极连接第四PMOS管的漏极、第十七NMOS管的漏极、第五PMOS管的栅极、第十八NMOS管的栅极和第八PMOS管的栅极，其漏极连接第二十一NMOS管的漏极、第二十二NMOS管的栅极和第一二极管的阳极；

第二十三NMOS管的栅极连接第十九NMOS管的源极、第二十NMOS管的漏极、第二十一NMOS管的栅极和第十八电阻的一端，其漏极连接第十八电阻的另一端、第一二极管的阴极、第八PMOS管的漏极和第二十二NMOS管的源极并产生所述驱动电路的输出信号，其源极连接第十五NMOS管的栅极和源极、第二十NMOS管的源极以及第二十一NMOS管的源极并接地。

本发明的有益效果为：本发明提出的LDO电路，通过合理设置LDO反馈结构抑制了由电压基准的噪声引起的输出电压突变，利用设置滤波单元吸收了由于衬底耦合电容引起的过量积累电荷从而避免击穿，使得本发明的LDO输出电压在高dv/dt下也能维持稳定，尤其适用于高dv/dt下磁隔离型栅极驱动器的次级供电。本发明提出的LDO结合驱动模块应用于磁隔离型栅极驱动器时，经过电路仿真结果表明，在50kV/us的dv/dt产生时，本发明提出的LDO和驱动电路至少能保证LDO输出电源的波动小于304mV、由输入1MHz的方波信号可正常输出0V-20V的栅极驱动信号并能正常驱动1nF的负载。

附图说明

下面的附图有助于更好地理解下述对本发明不同实施例的描述，这些附图示意性地示出了本发明一些实施方式的主要特征。这些附图和实施例以非限制性、非穷举性的方式提供了本发明的一些实施例。为简明起见，不同附图中具有相同功能的相同或类似的组件或结构采用相同的附图标记。

图1为将本发明提出的一种具有高共模噪声抑制能力的LDO和驱动电路应用于磁隔离型栅极驱动器时的结构框图。

图2为本发明提出的一种具有高共模噪声抑制能力的LDO的一种具体实现电路图。

图3为本发明提出的一种具有高共模噪声抑制能力的驱动电路中驱动模块的实现电路图。

图4为本发明提出的一种具有高共模噪声抑制能力的LDO的直流DC仿真结果示意图。

图5为本发明提出的一种具有高共模噪声抑制能力的LDO中没有设置滤波单元时的抗共模噪声瞬态仿真结果示意图。

图6为本发明提出的一种具有高共模噪声抑制能力的LDO中设置滤波单元后的抗共模噪声瞬态仿真结果示意图。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明进行详细地说明。显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

如图2所示，本发明提出的LDO包括第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第十一电阻R11、第十二电阻R12、第一电阻单元、第一电容C1、第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6、第七NMOS管NM7、第八NMOS管NM8、第九NMOS管NM9、第一PMOS管PM1、第二PMOS管PM2、第一NPN型三极管QN1、第二NPN型三极管QN2、第三NPN型三极管QN3、第四NPN型三极管QN4、第五NPN型三极管QN5、第六NPN型三极管QN6、第七NPN型三极管QN7、第一PNP型三极管QP1、第二PNP型三极管QP2、第一滤波单元和第二滤波单元；第二PMOS管PM2的栅漏短接并连接第一PMOS管PM1的栅极和第一NMOS管NM1的漏极，其源极连接第一PMOS管PM1的源极、第三NMOS管NM3的漏极、第五NMOS管NM5的漏极和第六NMOS管NM6的漏极并连接LDO的输入电压VCC；第一NMOS管NM1的栅极连接第一PMOS管PM1的漏极、第三NMOS管NM3的栅极、第六NMOS管NM6的栅极、第一电阻R1的一端和第二电阻R2的一端，其源极连接第二NMOS管NM2的漏极；第一电阻R1的另一端连接LDO的输入电压VCC，第二电阻R2的另一端连接第一PNP型三极管QP1的发射极和第三电阻R3的一端；第一PNP型三极管QP1的基极连接第三电阻R3的另一端、第二NMOS管NM2的栅极、第五NMOS管NM5的栅极、第八NMOS管NM8的漏极和第一电容C1的一端，其集电极连接第四电阻R4的一端、第六电阻R6的一端、第四NMOS管NM4的源极、第二NPN型三极管QN2的集电极、第五电阻R5的一端、第九NMOS管NM9的漏极和第二PNP型三极管QP2的基极并产生模拟供电电压VAO；第四NMOS管NM4的栅极连接第二NMOS管NM2的源极和第四电阻R4的另一端，其漏极连接第三NMOS管NM3的源极；第一NPN型三极管QN1的基极和集电极互连并连接第五NMOS管NM5的源极和第七NMOS管NM7的栅极，其发射极连接第五电阻R5的另一端；第七NMOS管NM7的漏极连接第六NMOS管NM6的源极，其源极连接第二PNP型三极管QP2的发射极并产生数字供电电压VDO；第三NPN型三极管QN3的集电极连接第六电阻R6的另一端、第八NMOS管NM8的栅极和第二NPN型三极管QN2的基极，其发射极连接第八电阻R8的一端，其基极一方面通过第七电阻R7后连接第二NPN型三极管QN2的发射极，另一方面通过第一电阻单元后连接数字模拟公共端VCOM；第一滤波单元包括第八NPN型三极管QN8、第十NPN型三极管QN10、第十一NPN型三极管QN11和第十NMOS管NM10，第二滤波单元包括第九NPN型三极管QN9、第十二NPN型三极管QN12、第十三NPN型三极管QN13和第十一NMOS管NM11；第四NPN型三极管QN4的集电极连接第八NMOS管NM8的源极、第八NPN型三极管QN8的集电极、第十NMOS管NM10的漏极以及第十NPN型三极管QN10的基极和集电极，其发射极连接第六NPN型三极管QN6的集电极、第七NPN型三极管QN7的基极、第八NPN型三极管QN8的基极、第十NPN型三极管QN10的发射极以及第十一NPN型三极管QN11的基极和集电极，其基极连接第一电容C1的另一端、第八电阻R8的另一端、第五NPN型三极管QN5的基极和集电极、第十二NPN型三极管QN12的基极和集电极、第九NPN型三极管QN9的集电极以及第十一NMOS管NM11的漏极并产生基准电压VR；第十三NPN型三极管QN13的基极和集电极互连并连接第九NPN型三极管QN9的基极、第十二NPN型三极管QN12的发射极、第五NPN型三极管QN5的发射极、第七NPN型三极管QN7的集电极和第六NPN型三极管QN6的基极，其发射极连接第九NMOS管NM9的栅极和源极、第十NMOS管NM10的栅极和源极、第十一NMOS管NM11的栅极和源极、第六NPN型三极管QN6的发射极、第八NPN型三极管QN8的发射极、第九NPN型三极管QN9的发射极以及第十一NPN型三极管QN11的发射极并连接数字模拟公共端VCOM；第十一电阻R11接在第七NPN型三极管QN7的发射极和数字模拟公共端VCOM之间，第十二电阻R12接在第二PNP型三极管QP2的集电极和数字模拟公共端VCOM之间。

本发明提出的LDO能够应用于各种驱动器中用于提供供电电源，如图1所示是将本发明提出的LDO应用于磁隔离型栅极驱动器时的整体框图，其中磁隔离型栅极驱动器包括编码模块、隔离变压器、解码模块和负载，编码模块将输入的PWM信号进行编码并产生脉冲信号并经过驱动后输入到隔离变压器的初级线圈中，使得隔离变压器的次级线圈感应并产生次级线圈输出信号；解码模块根据次级线圈输出信号产生输出信号控制负载，本实施例中负载为IGBT管，利用本发明的LDO产生的模拟供电电压VAO和数字供电电压VDO可以为解码模块供电。结合本发明的LDO还设计了一种驱动电路，即图1中的LDO&DRV模块，驱动电路包括如图2所示的本发明提出的LDO和如图3所示的驱动模块，LDO用于产生数字供电电压VDO、模拟供电电压VAO和数字模拟公共端VCOM，为磁隔离型栅极驱动器的信号解码模块提供可靠的供电电源轨，LDO电路的电压输入端VCC和GND分别接外部电源或自举电容的两端，其中GND可接桥臂的浮动端V_S，自举电容是磁隔离驱动器的外部器件，其作为高侧磁隔离驱动器的供电电源存在。

驱动模块用于将解码模块的输出进行驱动后控制负载，如图3所示，驱动模块包括第十三电阻R13、第十四电阻R14、第十五电阻R15、第十六电阻R16、第十七电阻R17、第十八电阻R18、第二电容C2、第一二极管D1、缓冲单元、第一反相器、第二反相器、运算放大器、第十二NMOS管NM12、第十四NMOS管NM14、第十五NMOS管NM15、第十六NMOS管NM16、第十七NMOS管NM17、第十八NMOS管NM18、第十九NMOS管NM19、第二十NMOS管NM20、第二十一NMOS管NM21、第二十二NMOS管NM22、第二十三NMOS管NM23、第三PMOS管PM3、第四PMOS管PM4、第五PMOS管PM5、第六PMOS管PM6、第七PMOS管PM7、第八PMOS管PM8和第九PMOS管PM9；驱动模块可以由LDO提供基准，令LDO中第一电阻单元包括第九电阻R9和第十电阻R10串联并接在第三NPN型三极管QN3的基极和数字模拟公共端VCOM之间，第十二NMOS管NM12的栅极连接LDO中第九电阻R9和第十电阻R10的串联点，其漏极连接运算放大器的正向输入端并通过第十四电阻R14后连接LDO的输入电压VCC，其源极通过第十三电阻R13和第二电容C2的并联结构后连接数字模拟公共端VCOM；第九PMOS管PM9的栅极连接运算放大器的输出端，其源极连接运算放大器的负向输入端、第十六NMOS管NM16的源极、第十七NMOS管NM17的源极和第十八NMOS管NM18的源极并通过第十五电阻R15后连接LDO的输入电压VCC，其漏极连接第十五NMOS管NM15的漏极和数字模拟公共端VCOM并通过第十七电阻R17后连接第十四NMOS管NM14的源极；缓冲单元的输入端连接驱动电路的输入信号VIN，其输出端连接第十四NMOS管NM14的栅极和第一反相器的输入端；第二反相器的输入端连接第一反相器的输出端和第十九NMOS管NM19的栅极，其输出端连接第二十NMOS管NM20的栅极；第三PMOS管PM3的栅极连接第十六NMOS管NM16的栅极、第十四NMOS管NM14的漏极并通过第十六电阻R16后连接LDO的输入电压VCC，其漏极连接第十六NMOS管NM16的漏极、第十七NMOS管NM17的栅极和第四PMOS管PM4的栅极，其源极连接第四PMOS管PM4的源极、第五PMOS管PM5的源极、第六PMOS管PM6的源极、第七PMOS管PM7的源极、第八PMOS管PM8的源极、第二十二NMOS管NM22的漏极和LDO的输入电压VCC；第六PMOS管PM6的栅极连接第五PMOS管PM5的漏极和第十八NMOS管NM18的漏极，其漏极连接第十九NMOS管NM19的漏极；第七PMOS管PM7的栅极连接第四PMOS管PM4的漏极、第十七NMOS管NM17的漏极、第五PMOS管PM5的栅极、第十八NMOS管NM18的栅极和第八PMOS管PM8的栅极，其漏极连接第二十一NMOS管NM21的漏极、第二十二NMOS管NM22的栅极和第一二极管D1的阳极；第二十三NMOS管NM23的栅极连接第十九NMOS管NM19的源极、第二十NMOS管NM20的漏极、第二十一NMOS管NM21的栅极和第十八电阻R18的一端，其漏极连接第十八电阻R18的另一端、第一二极管D1的阴极、第八PMOS管PM8的漏极和第二十二NMOS管NM22的源极并产生驱动电路的输出信号VOUT，其源极连接第十五NMOS管NM15的栅极和源极、第二十NMOS管NM20的源极以及第二十一NMOS管NM21的源极并接地GND。

下面详细说明本发明的工作原理。

LDO中，第一PMOS管PM1和第二PMOS管PM2构成启动电流镜，第一电阻R1是启动电阻。第四NMOS管NM4和第七NMOS管NM7是调整管，第二NMOS管NM2、第三NMOS管NM3、第五NMOS管NM5和第六NMOS管NM6是调整管管驱动管。第四NPN型三极管QN4、第五NPN型三极管QN5、第六NPN型三极管QN6、第七NPN型三极管QN7和第十一电阻R11构成LDO的基准核心电路，第四NPN型三极管QN4、第五NPN型三极管QN5、第六NPN型三极管QN6、第七NPN型三极管QN7是基准NPN管，第十一电阻R11是基准调节电阻。第一PNP型三极管QP1和第八NMOS管NM8是反馈管，LDO的基准核心电路的反馈主要由第一PNP型三极管QP1和第八NMOS管NM8完成，第八NMOS管NM8以基准核心电路作为参考通过漏极直接调节调整管驱动管(NM1～NM3、NM5～NM6)的栅，第一PNP型三极管QP1再通过集电极负反馈稳定两调整管(NM4和NM7)的栅源电压，其中第四NMOS管NM4和第七NMOS管NM7分别由源极输出基准电源即模拟供电电压VAO和数字供电电压VDO，模拟供电电压VAO和数字供电电压VDO的差值由第五电阻R5、第二PNP型三极管QP2和第一NPN型三极管QN1决定，而模拟供电电压VAO的电压值由基准核心电路产生的基准电压VR以及由第二NPN型三极管QN2和第三NPN型三极管QN3形成的电压抬升决定。第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9和第十电阻R10以及第二NPN型三极管QN2和第三NPN型三极管QN3构成简单的基准电压产生电路并在第十电阻R10上输出电压V1为驱动模块提供基准，其中第三NPN型三极管QN3作为反馈管，第二NPN型三极管QN2作为调整管，第十二电阻R12是负载电阻。

本发明提出的LDO电路中设计的反馈由第一PNP型三极管QP1和第八NMOS管NM8完成，第八NMOS管NM8的栅极和源极都直接与基准核心电路两侧联系，这样可对由共模噪声引起的基准核心路输出电压的变化导致的LDO输出电压的波动产生抑制效果，同时第一PNP型三极管QP1也对LDO调整管的栅源电压起到稳定调节作用。

为了提高LDO的共模噪声抑制能力，本发明在LDO的基准核心电路两侧还设置有滤波电路(FILT)，即第一滤波单元和第二滤波单元，LDO基准核心电路两侧的第一滤波单元和第二滤波单元结构相同，均为两个串联的二极管(QN10和QN11、QN12和QN13)连接一个NPN管再并上栅源短接的NMOS管(NM10、NM11)，它们的两端再与NPN管(QN8、QN9)的集电极和射极相连，最后两串联二极管的中间结点再与NPN管(QN8、QN9)的基极相连，LDO电路中的第四NPN型三极管QN4的集电极与第一滤波单元的第八NPN型三极管QN8的集电极相连，第五NPN型三极管QN5的集电极与第二滤波单元的第九NPN型三级干QN9的集电极相连，第六NPN型三极管QN6的集电极与第一滤波单元的第八NPN型三极管QN8的基极相连，第七NPN型三极管QN7的集电极与第二滤波单元的第九NPN型三极管QN9的基极相连；驱动模块的第十二NMOS管NM12的栅极与LDO电路中的第九电阻R9和第十电阻R10的串联点相连。滤波电路的三个结点，由上至下分别连接LDO基准核心电路中QN4(或QN5)的集电极、QN6(或QN7)的集电极和数字模拟公共端VCOM，前两个结点处电压易在共模噪声出现时出现很高的负压导致器件击穿，所以本发明设计了滤波单元与其相连提供电流泄放回路，数字模拟公共端VCOM可认为是整个LDO电路的地。以左边的第一滤波单元为例，第一滤波单元由二极管连接形式的第十NPN型三极管Q10、二极管连接形式第十一NPN型三极管Q11、以及第八NPN型三极管QN8和栅源短接的第十NMOS管NM10构成，左右两个滤波单元的电路完全相同，其连接方式见图2。出现高的共模噪声时第四NPN型三极管QN4和第五NPN型三极管QN5的集电极因衬底耦合电容的电荷积累而出现较大的负压可能导致击穿，而滤波电路可提供耦合电容上积累电荷的泄放通路，使第四NPN型三极管QN4和第五NPN型三极管QN5集电极上的负压被限制在较小的值，保证基准电压可恢复正常工作。本发明中的两个滤波单元置于基准核心电路两侧，可吸收在高dv/dt下由衬底间耦合电容产生的过量电荷，避免由此导致的器件击穿；此外在驱动模块中的栅源短接的第十五NMOS管NM15断开了GND与VCOM端口的直接连接，避免了在高dv/dt下大量电流由LDO及其之前的解码模块直接流向浮动端VS。

驱动模块中驱动输出由第七PMOS管PM7、第八PMOS管PM8、第二十一NMOS管NM21、第二十二NMOS管NM22、第二十三NMOS管NM23、第十八电阻R18和第一二极管D1完成，当第二十一NMOS管NM21和第二十三NMOS管NM23关断的时候，第七PMOS管PM7和第八PMOS管PM8导通，并使第二十二NMOS管NM22导通，输出电流主要由第二十二NMOS管NM22提供；当第二十二NMOS管NM22栅源电压不断减小致使第二十二NMOS管NM22进入截止区的时候，输出电流主要由第八PMOS管PM8提供并将输出信号VOUT拉至VCC。当第二十一NMOS管NM21和第二十三NMOS管NM23导通的时候，可直接将VOUT拉到GND，其中第一二极管D1和第十八电阻R18在输出信号VOUT的上升和下降时起到限流作用；第七PMOS管PM7和第八PMOS管PM8的栅极驱动电压被限制在VCC-6V～VCC之间，该电压由第十二NMOS管NM12、第九PMOS管PM9、第十三电阻R13、第十四电阻R14、第十五电阻R15、第二电容C2和运算放大器构成的LDO结构产生；输入信号VIN通过一个缓冲单元驱动共射连接的第十四NMOS管NM14管栅极，并通过第十六电阻R16产生VCC-6V～VCC的PWM信号驱动后级；VCOM端和GND端由栅源短接的第十五NMOS管NM15连接。其中6V是根据实际仿真电路测试得出，高压管的栅极驱动电压在6V左右即可提供足够的驱动能力，因此本实施例优选为6V。驱动模块中，第九PMOS管PM9是调整管，第三PMOS管PM3和第十六NMOS管NM16构成第一高侧反相器，第四PMOS管PM4和第十七NMOS管NM17构成第二高侧反相器，第五PMOS管PM5和第十八NMOS管NM18构成第三高侧反相器。驱动模块采用推免式和图腾柱式输出相结合，并且采用栅源短接第十五NMOS管NM15单向隔离了输出功率地GND和数字模拟公共端VCOM，能够提高驱动电路的共模噪声抑制能力。

图4为本发明提出的LDO的直流DC仿真结果，可以看出当LDO的输入电压VCC大于10V时基准电压VR启动，当LDO的输入电压VCC大于12V时基准电源(即LDO产生的模拟供电电压VAO和数字供电电压VDO)启动。

图5为驱动电路的LDO中没有设置滤波单元的抗共模噪声瞬态仿真结果。如图所示，在浮动端VS上未加入共模噪声脉冲时，电路正常工作，驱动电路的输入信号VIN为1MHz0V-6V的方波，驱动电路的输出信号VOUT为输出带1nF电容负载时的信号波形；当共模信号VCM出现50kV/us的噪声时，由于衬底间互相耦合的电容的存在，LDO内电压基准信号VR出现了超过-62V的负压脉冲，此时基准电源即模拟供电电压VAO和数字供电电压VDO均已失效并降为0V，输出信号VOUT也已失效，可判断此时构成基准电压的NPN晶体管已经击穿。

图6为实施例中电路的LDO设置有滤波单元的抗共模噪声瞬态仿真结果。如图所示，当共模信号VCM出现50kV/us的噪声时，衬底间耦合电容的积累电荷通过滤波电路泄放，基准电压VR的反向过冲被限制在-1V以内，此时在图2中由于基准电压电路两侧的滤波电路上产生的噪声同时馈给反馈管NM8的源极和栅极，在LDO的反馈环路中该噪声被抑制，在输出的基准电源即模拟供电电压VAO和数字供电电压VDO上仅产生303mV的电压波动(图6)；而在VCM出现-50kV/us的噪声时，电流直接向下流过滤波电路中串联的二极管连接形式的NPN管，基准电压VR产生400mV左右的波动，而在即模拟供电电压VAO和数字供电电压VDO上，该波动被有效抑制，输出波形VOUT在整个过程中不受噪声影响。

综上，本发明提出的一种高共模噪声抑制能力的LDO和驱动电路，能够实现50kV/us CMR，可有效抑制桥臂V_S端上50kV/us的噪声，使得产生的模拟供电电压VAO和数字供电电压VDO的波动小于304mV，能正常传输输入的PWM控制信号，并输出0V-20V的IGBT栅极驱动信号，尤其适用于磁隔离型栅极驱动器中。

本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (3)

1.一种具有高共模噪声抑制能力的LDO，其特征在于，包括第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第七电阻、第八电阻、第十一电阻、第十二电阻、第一电阻单元、第一电容、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第一PMOS管、第二PMOS管、第一NPN型三极管、第二NPN型三极管、第三NPN型三极管、第四NPN型三极管、第五NPN型三极管、第六NPN型三极管、第七NPN型三极管、第一PNP型三极管、第二PNP型三极管、第一滤波单元和第二滤波单元；

第二PMOS管的栅漏短接并连接第一PMOS管的栅极和第一NMOS管的漏极，其源极连接第一PMOS管的源极、第三NMOS管的漏极、第五NMOS管的漏极和第六NMOS管的漏极并连接LDO的输入电压；

第一NMOS管的栅极连接第一PMOS管的漏极、第三NMOS管的栅极、第六NMOS管的栅极、第一电阻的一端和第二电阻的一端，其源极连接第二NMOS管的漏极；第一电阻的另一端连接所述LDO的输入电压，第二电阻的另一端连接第一PNP型三极管的发射极和第三电阻的一端；

第一PNP型三极管的基极连接第三电阻的另一端、第二NMOS管的栅极、第五NMOS管的栅极、第八NMOS管的漏极和第一电容的一端，其集电极连接第四电阻的一端、第六电阻的一端、第四NMOS管的源极、第二NPN型三极管的集电极、第五电阻的一端、第九NMOS管的漏极和第二PNP型三极管的基极并产生模拟供电电压；

第四NMOS管的栅极连接第二NMOS管的源极和第四电阻的另一端，其漏极连接第三NMOS管的源极；

第一NPN型三极管的基极和集电极互连并连接第五NMOS管的源极和第七NMOS管的栅极，其发射极连接第五电阻的另一端；

第七NMOS管的漏极连接第六NMOS管的源极，其源极连接第二PNP型三极管的发射极并产生数字供电电压；

第三NPN型三极管的集电极连接第六电阻的另一端、第八NMOS管的栅极和第二NPN型三极管的基极，其发射极连接第八电阻的一端，其基极一方面通过第七电阻后连接第二NPN型三极管的发射极，另一方面通过第一电阻单元后连接数字模拟公共端；

所述第一滤波单元包括第八NPN型三极管、第十NPN型三极管、第十一NPN型三极管和第十NMOS管，所述第二滤波单元包括第九NPN型三极管、第十二NPN型三极管、第十三NPN型三极管和第十一NMOS管；

第四NPN型三极管的集电极连接第八NMOS管的源极、第八NPN型三极管的集电极、第十NMOS管的漏极以及第十NPN型三极管的基极和集电极，其发射极连接第六NPN型三极管的集电极、第七NPN型三极管的基极、第八NPN型三极管的基极、第十NPN型三极管的发射极以及第十一NPN型三极管的基极和集电极，其基极连接第一电容的另一端、第八电阻的另一端、第五NPN型三极管的基极和集电极、第十二NPN型三极管的基极和集电极、第九NPN型三极管的集电极以及第十一NMOS管的漏极并产生基准电压；

第十三NPN型三极管的基极和集电极互连并连接第九NPN型三极管的基极、第十二NPN型三极管的发射极、第五NPN型三极管的发射极、第七NPN型三极管的集电极和第六NPN型三极管的基极，其发射极连接第九NMOS管的栅极和源极、第十NMOS管的栅极和源极、第十一NMOS管的栅极和源极、第六NPN型三极管的发射极、第八NPN型三极管的发射极、第九NPN型三极管的发射极以及第十一NPN型三极管的发射极并连接所述数字模拟公共端；

第十一电阻接在第七NPN型三极管的发射极和所述数字模拟公共端之间，第十二电阻接在第二PNP型三极管的集电极和所述数字模拟公共端之间。

2.根据权利要求1所述的具有高共模噪声抑制能力的LDO，其特征在于，所述LDO应用于磁隔离型栅极驱动器中，所述磁隔离型栅极驱动器包括编码模块、隔离变压器、解码模块和负载，所述编码模块将所述磁隔离型栅极驱动器的输入信号进行编码并产生脉冲信号输入到所述隔离变压器的初级线圈中，使得所述隔离变压器的次级线圈感应并产生次级线圈输出信号；所述解码模块根据所述次级线圈输出信号产生输出信号控制所述负载；所述LDO产生的模拟供电电压和数字供电电压作为所述解码模块的供电电源。

3.一种具有高共模噪声抑制能力的驱动电路，其特征在于，所述驱动电路包括LDO和驱动模块，所述LDO包括第一电阻、第二电阻、第三电阻、第四电阻、第五电阻、第六电阻、第七电阻、第八电阻、第十一电阻、第十二电阻、第一电阻单元、第一电容、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第一PMOS管、第二PMOS管、第一NPN型三极管、第二NPN型三极管、第三NPN型三极管、第四NPN型三极管、第五NPN型三极管、第六NPN型三极管、第七NPN型三极管、第一PNP型三极管、第二PNP型三极管、第一滤波单元和第二滤波单元，所述第一电阻单元包括第九电阻和第十电阻；

第二PMOS管的栅漏短接并连接第一PMOS管的栅极和第一NMOS管的漏极，其源极连接第一PMOS管的源极、第三NMOS管的漏极、第五NMOS管的漏极和第六NMOS管的漏极并连接LDO的输入电压；

第一NMOS管的栅极连接第一PMOS管的漏极、第三NMOS管的栅极、第六NMOS管的栅极、第一电阻的一端和第二电阻的一端，其源极连接第二NMOS管的漏极；第一电阻的另一端连接所述LDO的输入电压，第二电阻的另一端连接第一PNP型三极管的发射极和第三电阻的一端；

第一PNP型三极管的基极连接第三电阻的另一端、第二NMOS管的栅极、第五NMOS管的栅极、第八NMOS管的漏极和第一电容的一端，其集电极连接第四电阻的一端、第六电阻的一端、第四NMOS管的源极、第二NPN型三极管的集电极、第五电阻的一端、第九NMOS管的漏极和第二PNP型三极管的基极并产生模拟供电电压；

第四NMOS管的栅极连接第二NMOS管的源极和第四电阻的另一端，其漏极连接第三NMOS管的源极；

第一NPN型三极管的基极和集电极互连并连接第五NMOS管的源极和第七NMOS管的栅极，其发射极连接第五电阻的另一端；

第七NMOS管的漏极连接第六NMOS管的源极，其源极连接第二PNP型三极管的发射极并产生数字供电电压；

第三NPN型三极管的集电极连接第六电阻的另一端、第八NMOS管的栅极和第二NPN型三极管的基极，其发射极连接第八电阻的一端，其基极一方面通过第七电阻后连接第二NPN型三极管的发射极，另一方面通过第九电阻和第十电阻的串联结构后连接数字模拟公共端；

所述第一滤波单元包括第八NPN型三极管、第十NPN型三极管、第十一NPN型三极管和第十NMOS管，所述第二滤波单元包括第九NPN型三极管、第十二NPN型三极管、第十三NPN型三极管和第十一NMOS管，

第四NPN型三极管的集电极连接第八NMOS管的源极、第八NPN型三极管的集电极、第十NMOS管的漏极以及第十NPN型三极管的基极和集电极，其发射极连接第六NPN型三极管的集电极、第七NPN型三极管的基极、第八NPN型三极管的基极、第十NPN型三极管的发射极以及第十一NPN型三极管的基极和集电极，其基极连接第一电容的另一端、第八电阻的另一端、第五NPN型三极管的基极和集电极、第十二NPN型三极管的基极和集电极、第九NPN型三极管的集电极以及第十一NMOS管的漏极并产生基准电压；

第十三NPN型三极管的基极和集电极互连并连接第九NPN型三极管的基极、第十二NPN型三极管的发射极、第五NPN型三极管的发射极、第七NPN型三极管的集电极和第六NPN型三极管的基极，其发射极连接第九NMOS管的栅极和源极、第十NMOS管的栅极和源极、第十一NMOS管的栅极和源极、第六NPN型三极管的发射极、第八NPN型三极管的发射极、第九NPN型三极管的发射极以及第十一NPN型三极管的发射极并连接所述数字模拟公共端；

第十一电阻接在第七NPN型三极管的发射极和所述数字模拟公共端之间，第十二电阻接在第二PNP型三极管的集电极和所述数字模拟公共端之间；

所述驱动模块包括第十三电阻、第十四电阻、第十五电阻、第十六电阻、第十七电阻、第十八电阻、第二电容、第一二极管、缓冲单元、第一反相器、第二反相器、运算放大器、第十二NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管和第九PMOS管；

第十二NMOS管的栅极连接所述LDO中第九电阻和第十电阻的串联点，其漏极连接运算放大器的正向输入端并通过第十四电阻后连接所述LDO的输入电压，其源极通过第十三电阻和第二电容的并联结构后连接所述数字模拟公共端；

第九PMOS管的栅极连接运算放大器的输出端，其源极连接运算放大器的负向输入端、第十六NMOS管的源极、第十七NMOS管的源极和第十八NMOS管的源极并通过第十五电阻后连接所述LDO的输入电压，其漏极连接第十五NMOS管的漏极和所述数字模拟公共端并通过第十七电阻后连接第十四NMOS管的源极；

缓冲单元的输入端连接所述驱动电路的输入信号，其输出端连接第十四NMOS管的栅极和第一反相器的输入端；

第二反相器的输入端连接第一反相器的输出端和第十九NMOS管的栅极，其输出端连接第二十NMOS管的栅极；

第三PMOS管的栅极连接第十六NMOS管的栅极、第十四NMOS管的漏极并通过第十六电阻后连接所述LDO的输入电压，其漏极连接第十六NMOS管的漏极、第十七NMOS管的栅极和第四PMOS管的栅极，其源极连接第四PMOS管的源极、第五PMOS管的源极、第六PMOS管的源极、第七PMOS管的源极、第八PMOS管的源极、第二十二NMOS管的漏极和所述LDO的输入电压；

第六PMOS管的栅极连接第五PMOS管的漏极和第十八NMOS管的漏极，其漏极连接第十九NMOS管的漏极；

第七PMOS管的栅极连接第四PMOS管的漏极、第十七NMOS管的漏极、第五PMOS管的栅极、第十八NMOS管的栅极和第八PMOS管的栅极，其漏极连接第二十一NMOS管的漏极、第二十二NMOS管的栅极和第一二极管的阳极；

第二十三NMOS管的栅极连接第十九NMOS管的源极、第二十NMOS管的漏极、第二十一NMOS管的栅极和第十八电阻的一端，其漏极连接第十八电阻的另一端、第一二极管的阴极、第八PMOS管的漏极和第二十二NMOS管的源极并产生所述驱动电路的输出信号，其源极连接第十五NMOS管的栅极和源极、第二十NMOS管的源极以及第二十一NMOS管的源极并接地。

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