CN113014215B - 一种射频堆叠式功率放大器设计方法及系统 - Google Patents

Abstract

本发明公开了一种射频堆叠式功率放大器设计方法及系统，控制第二层晶体管的源输入阻抗与第一层晶体管的最优负载阻抗相等；对负载阻抗值进行调整，得到新的负载阻抗，使第二层晶体管的源输入阻抗与新负载阻抗相等；对第一层晶体管和第二层晶体管构成的结构进行整体负载牵引，使第三层晶体管的源输入阻抗与第一层晶体管和第二层晶体管的最优负载阻抗相等，确定第三层晶体管的设计值；重复以上步骤，若调整前k层堆叠结构负载点后的功率损耗P_loss,k大于

Description

一种射频堆叠式功率放大器设计方法及系统

技术领域

本发明属于射频集成电路技术领域，具体涉及一种射频堆叠式功率放大器设计方法及系统。

背景技术

功率放大器位于无线通信系统的前端，将通信系统所需要的功率尽可能高效率地传输给天线，而信号必须具有足够的功率才能进行远距离传输，所以功率放大器的性能影响着整个通信系统的性能。传统的单管功率放大器结构中，单个器件提供输出电压摆幅的可达输出功率已不能我们对通信系统越来越严苛的要求。堆叠技术通过串联n个晶体管，理论上输出电压摆幅和输出阻抗都是单管功率放大器的n倍，在不使用功率合成器或阻抗变换器的前提下，有效地提高输出功率。

堆叠式功率放大器的设计需要考虑层与层之间晶体管的匹配问题。以MOS管为例，需要对晶体管的源极输入阻抗进行计算和分析。文献“The High-Voltage/High Power FET(HiVP)，”(Amin K.Ezzeddine and HoC.Huang，2003IEEE RFIC Symposium Digest，pp.215-218，June 2，2003)中给出了一种直观的源输入阻抗表达式

这种表达式只考虑了栅源之间的寄生电容C_gs。然而随着工作频率的不断提升，高频下的寄生效应越来越严重，每一层的源输入阻抗不能被简单的近似为实数。文献“Stacked Si MOSFETstrategies for microwave and mm-wave power amplifiers,”(Peter Asbeck,2014IEEE 14th Topical Meeting on Silicon Monolithic Integrated Circuits in RfSystems,pp.13-15,June 12,2014.)中讨论了硅基下的堆叠式功放设计方法，提出了栅漏间寄生电容C_gd对源输入阻抗表达式的影响，但是没有考虑下一层的负载阻抗也应该被考虑在表达式中。

现有文献中的源输入阻抗模型对寄生电容和下一层负载阻抗的考虑不够全面。许多文献中进行了负载阻抗

的近似，然而在实际设计中从n层看出去的负载阻抗很难达到50Ω，并且由于电容C_ds的存在，输出阻抗一般为复数形式而非纯实数，进行实阻抗的近似的方法也应该被修正。并且现有的堆叠式功放设计流程中多为先给出堆叠层数再进行设计，缺乏有指导意义的设计指南和确定堆叠层数的方法。

发明内容

本发明所要解决的技术问题在于针对上述现有技术中的不足，提供一种射频堆叠式功率放大器设计方法及系统，能够对射频堆叠功放中的参数值和堆叠层数的确定起到指导意义。

本发明采用以下技术方案：

一种射频堆叠式功率放大器设计方法，包括以下步骤：

S1、对第一层晶体管进行负载牵引仿真，得到最优负载阻抗值Z_opt1；

S2、控制第二层晶体管的源输入阻抗Z_in2与步骤S1第一层晶体管的最优负载阻抗Z_opt,1相等，使第一层晶体管工作在最佳状态；

S3、若选择的堆叠功放拓扑中的元件参数值不满足步骤S2第一层晶体管和第二层晶体管之间的阻抗关系，对负载阻抗值进行调整，得到新的负载阻抗Z_opt,1＇，使第二层晶体管的源输入阻抗Z_in2与新负载阻抗Z_opt,1＇相等；

S4、比较步骤S3中调整负载点带来的功率损耗P_loss，1和3dB的关系；若P_loss,1大于3dB，重新设计电路结构，直至确定第二层晶体管的设计值；

S5、对第一层晶体管和由步骤S4确定的第二层晶体管构成的结构进行整体负载牵引，使第三层晶体管的源输入阻抗Z_in3与第一层晶体管和第二层晶体管的最优负载阻抗Z_opt,2相等，确定第三层晶体管的设计值；若调节两层堆叠结构的负载点带来的功率损耗P_loss,2大于1.76dB，重新设计电路结构或堆叠结束；

S6、重复以上步骤，对步骤S4和步骤S5中确定的第一层晶体管M₁到第k层晶体管M_k构成前k层进行整体负载牵引，使第k+1层晶体管的源输入阻抗Z_in,k+1＝Z_op,t，若不能满足则进行相应的负载点调整，确定出第k+1层的设计值；若调整前k层堆叠结构负载点后的功率损耗P_loss,k大于

堆叠结束；

S7、在步骤S4、S5和S6确定堆叠结构的设计参数值后，根据稳定性、带宽性能的要求对参数进行微调，加入输入匹配网络和输出匹配网络，完成整个功放设计。

具体的，步骤S2至S6中，源输入阻抗Z_ink具体为：

S201、对第一层晶体管M1进行高频小信号建模，在漏端根据KCL得到漏源电压V_ds关于栅源电压V_gs的关系式；

S202、对第k层晶体管M_k进行高频小信号建模，k≠1，通过在栅极、源极和漏极三个节点列出三个KCL的方程给出Z_in的表达式，带入步骤S201中得到的第一层V_ds与V_gs的关系式，得到源输入阻抗Z_in,k。

进一步的，步骤S201中，漏端根据KCL得到漏源电压V_ds关于栅源电压V_gs的关系如下：

其中，j为虚数单位，ω为角频率，C_gd为MOS管的栅漏之间电容，g_m为MOS管的跨导，r_o为MOS管的等效输出电阻，Z_L1为M1的漏端负载阻抗，C_ds为漏源之间电容。

进一步的，步骤S202中，源输入阻抗Z_in,k为：

其中，j为虚数单位，ω为角频率，C_gd为MOS管的栅漏之间电容，C_k为第k层晶体管栅极对地电容，C_ds为漏源之间电容，C_gs为栅源之间电容，g_m为MOS管的跨导，r_o为MOS管的等效输出电阻，Z_L1为M1的漏端负载阻抗。

具体的，步骤S3中，将负载阻抗从最优负载阻抗Z_opt1处调整到输出功率小于3dB或功率附加效率下降10％的负载阻抗Z_opt1＇处。

具体的，步骤S4中，根据负载阻抗Z_opt,1＇和第二层晶体管的源输入阻抗Z_in2之间的实部与虚部关系，增加电阻、电容和电感调节功率损耗P_loss，1，具体为：

P_loss，1＝P(Z_opt,1)-P(Z_opt,1＇)

其中，P(Z_opt,1)为负载阻抗Z_opt,1时的输出功率；P(Z_opt,1＇)为负载阻抗Z_opt,1＇时的输出功率。

具体的，步骤S5中，若第三层晶体管的源输入阻抗Z_in3与第一层晶体管和第二层晶体管的最优负载阻抗Z_opt,2不相等，调整负载点Z_opt,2至Z_opt,2＇，直至Z_in3＝Z_opt,2＇，确定第三层晶体管的设计值，当堆叠两层输出功率满足设计指标时，堆叠结束。

进一步的，根据第二层晶体管的新负载阻抗Z_opt,2＇和第三层晶体管的源输入阻抗Z_in3之间的实部与虚部关系，增加电阻、电容和电感用于调节P_loss,2，具体为：

P_loss,2＝P(Z_opt,2)-P(Z_opt,2＇)

其中，P(Z_opt,2)为负载阻抗Z_opt,2时的输出功率；P(Z_opt,2＇)为负载阻抗为Z_opt,2＇时的输出功率。

具体的，步骤S6中，若不能满足匹配关系Z_in,k+1＝Z_opt,k，优先满足Z_opt,k实部不变的前提下将负载点从最优负载阻抗Z_opt,k调整至Z_opt,k＇，直至Z_in,k+1＝Z_opt,k＇，确定出第k+1层的设计值，前k层堆叠结构负载点后的功率损耗P_loss,k具体为：

P_loss,k＝P(Z_opt,k)-P(Z_opt,k＇)

其中，P(Z_opt,k)为负载阻抗Z_opt,k时的输出功率；P(Z_opt,k＇)为负载阻抗Z_opt,k＇时的输出功率。

本发明的另一技术方案是，一种射频堆叠式功率放大器设计系统，包括：

计算模块，对第一层晶体管进行负载牵引仿真，得到最优负载阻抗值Z_opt1；

控制模块，控制第二层晶体管的源输入阻抗Z_in2与步骤S1第一层晶体管的最优负载阻抗Z_opt1相等，使第一层晶体管工作在最佳状态；

调整模块，若选择的堆叠功放拓扑中的元件参数值不满足步骤S2第一层晶体管和第二层晶体管之间的阻抗关系，对负载阻抗值进行调整，得到新的负载阻抗Z_opt1＇，使第二层晶体管的源输入阻抗Z_in2与新负载阻抗Z_opt1＇相等；

第一设计模块，比较调整模块中调整负载点带来的功率损耗P_loss，1和3dB的关系；若P_loss,1大于3dB，重新设计电路结构，直至确定第二层晶体管的设计值；

第二设计模块，对第一层晶体管和由第一设计模块确定的第二层晶体管构成的前两层结构进行整体负载牵引，使第三层晶体管的源输入阻抗Z_in3与第一层晶体管和第二层晶体管的最优负载阻抗Z_opt,2相等，确定第三层晶体管的设计值；若调节两层堆叠结构的负载点带来的功率损耗P_loss,2大于1.76dB，重新设计电路结构或堆叠结束；

堆叠模块，对第一设计模块和第二设计模块确定的第一层晶体管M₁到第K层晶体管M_k构成前k层进行整体负载牵引，使第k+1层晶体管的源输入阻抗Z_in,k+1＝Z_opt,k，若不能满足则进行相应的负载点调整，确定出第k+1层的设计值；若调整前k层堆叠结构负载点后的功率损耗P_loss,k大于

堆叠结束；

微调模块，确定堆叠结构的设计参数值后，根据稳定性、带宽性能的要求对参数进行微调，加入输入匹配网络和输出匹配网络，完成整个功放设计。

与现有技术相比，本发明至少具有以下有益效果：

一种射频堆叠式功率放大器设计方法，通过逐层负载牵引，让每一层最优负载阻抗都尽可能和下一层的源输入阻抗相等，减小层间失配带来的功率损耗。利用堆叠结构层与层之间工作状态一致的特点，解决了求解源输入阻抗时未知数大于方程数的问题，给出了考虑栅极、源极和漏极之间寄生电容的源输入阻抗表达式。利用此表达式计算的元件参数值能够获得更大的输出功率。通过比较调整负载点引入的功率损耗和堆叠新一层带来的理论功率增加值，判断堆叠是否继续，从而确定出堆叠层数。

进一步的，源输入阻抗Z_ink与最优负载阻抗Z_opt,k-1相等避免了层与层之间的晶体管失配带来功率损耗，以提升功率放大器的总输出功率和效率。

进一步的，晶体管的高频小信号模型中考虑了栅极、源极和漏极之间的寄生电容；给出第一层晶体管M1的V_ds和V_gs之间的关系，便于带入下一步计算。

进一步的，利用堆叠结构中晶体管的工作状态一致的原则，将M1中的电压关系带入晶体管Mk中；避免了在漏端列KCL方程引入新未知数Z_L,k导致未知数大于方程数或直接进行

导致计算的源阻抗不准确的情况。

进一步的，第二层的源输入阻抗Z_in2不能与最优负载阻抗Z_opt,1匹配时需要调整负载阻抗至Z_opt,1＇，使得Z_in2＝Z_opt,1＇。

进一步的，对比调整负载点带来的功率损耗P_loss，1和理论上能提升的最大功率3dB之间的关系，以判断堆叠两层是否能带来功率提升的效果。

进一步的，对前两层进行整体负载牵引以和第三层的源输入阻抗达到良好匹配；对比调整负载点带来的功率损耗P_loss,2和理论上能提升的最大功率1.76dB的关系，以判断是否需要重新设计电路结构或堆叠结束。

进一步的，逐层负载牵引和进行负载点的调整，在每一次调整时都进行功率损耗P_loss,k和

的对比，以确保堆叠新的一层能带来有效的功率提升。

进一步的，若不能满足匹配关系Z_in,k+1＝Z_opt,k，调整最优负载阻抗Z_opt,k至负载阻抗Z_opt,k＇时优先保证Z_opt,k实部一致，Z_opt,k与Z_opt,k＇虚部的差异可以通过版图绘制引入的寄生电感抵消。

综上所述，本发明利用堆叠功放层与层之间工作状态一致的特点，给出了考虑了寄生电容的源输入阻抗公式；对电路中的元件参数值的计算和堆叠层数的确定起到指导意义。

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

附图说明

图1为本发明中的典型堆叠结构示意图；

图2为本发明中的第一层晶体管小信号模型图；

图3为本发明中的第k层晶体管小信号模型图；

图4为本发明的堆叠式功放设计流程图；

图5为本发明负载牵引结果对比图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。

还应当理解，在本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。

还应当进一步理解，在本发明说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。

在附图中示出了根据本发明公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

本发明提供了一种射频堆叠式功率放大器设计方法，以典型的堆叠结构为例，如图1所示，在进行源阻抗计算时，给出考虑栅源间电容C_gs、漏源间电容C_ds、栅漏间电容C_gd和下一层负载阻抗Z_L,k的高频晶体管模型，如图2、图3所示；基于堆叠式结构的晶体管工作在相同状态的特点，给出了一种消除未知数，得到合理源输入阻抗的方法。

请参阅图4，本发明一种射频堆叠式功率放大器设计方法，包括以下步骤：

S1、对第一层晶体管进行负载牵引仿真，得到最优负载阻抗值Z_opt1；

S2、控制第二层晶体管的源输入阻抗Z_in2与第一层晶体管的最优负载阻抗Z_opt1相等，使第一层晶体管工作在最佳状态；

源输入阻抗Z_in2的计算和建模包括以下步骤：

S201、对第一层晶体管M1进行高频小信号建模；

请参阅图2，类似于传统的共源结构，第一层晶体管M1的高频小信号模型中包含MOS管的漏源之间电容C_ds和栅源之间电容C_gs；在漏端根据KCL得到漏源电压V_ds关于栅源电压V_gs的关系式如下：

其中，j为虚数单位，ω为角频率，C_gd为栅漏之间电容，g_m为MOS管跨导，r_o为MOS管等效输出电阻，Z_L1为M1的漏端负载阻抗，C_ds为漏源之间电容。

S202、对第k(k≠1)层晶体管M_k进行高频小信号建模；

请参阅图3，类似于传统的共栅结构，第k层晶体管M_k的高频小信号模型中包含MOS管的漏源之间电容C_ds和栅源之间电容C_gs、设计结构中栅极对地电容C_k和下一级的负载阻抗Z_L,k；为了得到源输入阻抗

的表达式，需要将V_in和i_in都写为同一个参量的表达式。现有Z_in、V_gs、V_ds三个未知参数，通过在栅极、源极和漏极三个节点列出三个KCL的方程给出Z_in的表达式。

在漏极根据KCL得表达式如下：

其中，g_m为MOS管跨导，r_o为MOS管等效输出电阻，C_ds为漏源之间电容，C_gd为栅漏之间电容，V_dg为漏栅之间电压，V_d为漏端电压，Z_L,k为第k层晶体管的漏端负载阻抗。

从上式发现第k层的小信号模型中包含从漏极向后一层看的输出阻抗Z_L,k，引入第四个未知参数，使得未知数大于方程数，无法得到Z_in的表达式。

本发明利用层与层的工作状态一致的工作原则，做每一层的V_ds和V_gs分别近似相等的假设，将从步骤S201中得到的第一层V_ds与V_gs的关系式带入后续的计算中，从而避免了在漏极根据KCL列方程而引入新变量的问题。

在栅极根据KCL得V_ds的表达式如下：

在源极根据KCL得i_in关于V_ds和V_ds的表达式如下：

由于理想状况下堆叠结构中每一层晶体管都工作在相同的工作状态，本发明假设每一层的V_ds和V_gs都分别相等，将第k层的V_ds表达式和第一层的V_ds表达式进行联立，得到V_in关于V_gs的表达式如下：

V_in＝AV_gs

将V_ds的表达式代入i_in的表达式中，得到i_in关于V_gs的表达式如下：

得到源输入阻抗表达式如下：

其中，j为虚数单位，ω为角频率，C_gd为MOS管的栅漏之间电容，C_k为第k层晶体管栅极对地电容，C_ds为漏源之间电容，C_gs为栅源之间电容，g_m为MOS管的跨导，r_o为MOS管的等效输出电阻，Z_L1为M1的漏端负载阻抗；右端C_K和Z_L1为未知数，Z_L1为理想的负载牵引值。

当忽略模型中的C_gd、C_ds和r_o时，上式化简为

进一步忽略jωC_gs时化简为

说明之前的堆叠式功放研究中做了忽略虚部的近似，证明推导公式的合理性。

S3、若选择的堆叠功放拓扑中的元件参数值不满足步骤S2第一层晶体管和第二层晶体管之间的阻抗关系，对负载阻抗值进行调整，得到新的负载阻抗Z_opt,1＇，使第二层晶体管的源输入阻抗Z_in2与新负载阻抗Z_opt,1＇相等；

将负载阻抗从最优负载阻抗Z_opt1处调整到输出功率小于3dB或功率附加效率下降10％的负载阻抗Z_opt1＇处。

S4、比较步骤S3中调整负载点带来的功率损耗P_loss，1和3dB的关系；若P_loss,1大于3dB，重新设计电路结构，直至确定第二层晶体管的设计值；

根据负载阻抗Z_opt,1＇和第二层晶体管的源输入阻抗Z_in2之间的实部与虚部关系，增加电阻、电容和电感调节功率损耗P_loss，1，具体为：

P_loss，1＝P(Z_opt,1)-P(Z_opt,1＇)

其中，P(Z_opt,1)为负载阻抗Z_opt,1时的输出功率；P(Z_opt,1＇)为负载阻抗Z_opt,1＇时的输出功率。

S5、对第一层晶体管和由步骤S4确定的第二层晶体管构成的前两层结构进行整体负载牵引，使第三层晶体管的源输入阻抗Z_in3与第一层晶体管和第二层晶体管的最优负载阻抗Z_opt,2相等，确定第三层晶体管的设计值；若调节两层堆叠结构的负载点带来的功率损耗P_loss,2大于1.76dB，重新设计电路结构或堆叠结束；

若第三层晶体管的源输入阻抗Z_in3与第一层晶体管和第二层晶体管的最优负载阻抗Z_opt,2不相等，调整负载点Z_opt,2至Z_opt,2＇，直至Z_in3＝Z_opt,2＇，确定第三层晶体管的设计值，当堆叠两层输出功率满足设计指标时，堆叠结束。

根据第二层晶体管的新负载阻抗Z_opt,2＇和第三层晶体管的源输入阻抗Z_in3之间的实部与虚部关系，增加电阻、电容和电感用于调节P_loss,2，具体为：

P_loss,2＝P(Z_opt,2)-P(Z_opt,2＇)

其中，P(Z_opt,2)为负载阻抗Z_opt,2时的输出功率；P(Z_opt,2＇)为负载阻抗为Z_opt,2＇时的输出功率。

S6、重复以上步骤，对M1到M_k构成前k层进行整体负载牵引，使第k+1层晶体管的源输入阻抗Z_in,k+1＝Z_opt,k，若不能满足则进行相应的负载点调整，确定出第k+1层的设计值；比较因为调整负载点带来的功率损耗P_loss,k＝P(Z_opt,k)-P(Z_opt,k＇)和

的关系。若P_loss,k大于

从输出功率的角度来分析，不需要堆叠第k+1层，至此堆叠结束；

S7、在整体设计值确定后再根据稳定性、带宽性能的要求对参数进行微调，以满足具体指标要求；加入输入匹配网络和输出匹配网络，完成整个功放的设计。

本发明再一个实施例中，提供一种射频堆叠式功率放大器设计系统，该系统能够用于实现上述射频堆叠式功率放大器设计方法，具体的，该射频堆叠式功率放大器设计系统包括计算模块、控制模块、调整模块、第一设计模块、第二设计模块、堆叠模块以及微调模块。

其中，计算模块，对第一层晶体管进行负载牵引仿真，得到最优负载阻抗值Z_opt1；

控制模块，控制第二层晶体管的源输入阻抗Z_in2与步骤S1第一层晶体管的最优负载阻抗Z_opt1相等，使第一层晶体管工作在最佳状态；

调整模块，若选择的堆叠功放拓扑中的元件参数值不满足步骤S2第一层晶体管和第二层晶体管之间的阻抗关系，对负载阻抗值进行调整，得到新的负载阻抗Z_opt1＇，使第二层晶体管的源输入阻抗Z_in2与新负载阻抗Z_opt1＇相等；

第一设计模块，比较调整模块中调整负载点带来的功率损耗P_loss，1和3dB的关系；若P_loss,1大于3dB，重新设计电路结构，直至确定第二层晶体管的设计值；

第二设计模块，对第一层晶体管和由第一设计模块确定的第二层晶体管构成的前两层结构进行整体负载牵引，使第三层晶体管的源输入阻抗Z_in3与第一层晶体管和第二层晶体管的最优负载阻抗Z_opt,2相等，确定第三层晶体管的设计值；若调节两层堆叠结构的负载点带来的功率损耗P_loss,2大于1.76dB，重新设计电路结构或堆叠结束；

堆叠模块，对第一设计模块和第二设计模块确定的第一层晶体管M₁到第K层晶体管M_k构成前k层进行整体负载牵引，使第k+1层晶体管的源输入阻抗Z_in,k+1＝Z_opt,k，若不能满足则进行相应的负载点调整，确定出第k+1层的设计值；若调整前k层堆叠结构负载点后的功率损耗P_loss,k大于

堆叠结束；

微调模块，确定堆叠结构的设计参数值后，根据稳定性、带宽性能的要求对参数进行微调，加入输入匹配网络和输出匹配网络，完成整个功放设计。

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中的描述和所示的本发明实施例的组件可以通过各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

基于以上的设计方法和源阻抗模型修正，在55nm CMOS工艺下进行对比验证。对两种不同小信号模型计算出的设计值进行两层堆叠结构的设计，其对比结果如图5所示。

采用本发明的小信号模型将理论输出功率从23.6dB提升至24.8dB。

同样的方法进行三层堆叠结构负载牵引仿真，本发明的对应输出功率为25.5dB，而两层设计都采用传统公式对应的输出功率仅为23.5dB。本发明的设计方法将输出功率提升2dB，验证了方法和源阻抗公式的优越性。

综上所述，本发明一种射频堆叠式功率放大器设计方法及系统，对堆叠结构中的元件参数值和堆叠层数的确定起到指导意义。

本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

以上内容仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明权利要求书的保护范围之内。

Claims (10)

1.一种射频堆叠式功率放大器设计方法，其特征在于，包括以下步骤：

S1、对第一层晶体管进行负载牵引仿真，得到最优负载阻抗值Z_opt1；

S2、调节第二层晶体管的源输入阻抗Z_in2与步骤S1第一层晶体管的最优负载阻抗Z_opt,1相等，第一层晶体管工作在最佳状态；

S3、若选择的堆叠功放拓扑中的元件参数值不满足步骤S2中第一层晶体管和第二层晶体管之间的阻抗关系，对负载阻抗值进行调整，得到新的负载阻抗Z_opt,1＇，使第二层晶体管的源输入阻抗Z_in2与新负载阻抗Z_opt,1＇相等；

S4、当步骤S3中的新负载阻抗带来的功率损耗P_loss，1大于3dB，重新设计电路结构，直至确定第二层晶体管的设计值；

S5、对第一层晶体管和由步骤S4确定的第二层晶体管构成的结构进行整体负载牵引，使第三层晶体管的源输入阻抗Z_in3与第一层晶体管和第二层晶体管的最优负载阻抗Z_opt,2相等，确定第三层晶体管的设计值；若调节第一层晶体管和第二层晶体管组成的堆叠结构的负载阻抗值带来的功率损耗P_loss,2大于1.76dB，重新设计电路结构或堆叠结束；

S6、重复以上步骤，对步骤S4和步骤S5中确定的第一层晶体管M₁到第k层晶体管M_k构成前k层进行整体负载牵引，使第k+1层晶体管的源输入阻抗Z_in,k+1＝Z_op,t，若不能满足则进行相应的负载阻抗值调整，确定出第k+1层的设计值；若调整前k层堆叠结构负载阻抗值后的功率损耗P_loss,k大于

堆叠结束；

S7、在步骤S4、S5和S6确定堆叠结构的设计参数值后，根据稳定性、带宽性能的要求对设计参数进行微调，加入输入匹配网络和输出匹配网络，完成整个功放设计。

2.根据权利要求1所述的射频堆叠式功率放大器设计方法，其特征在于，步骤S2至S6中，源输入阻抗Z_ink具体为：

S201、对第一层晶体管M1进行高频小信号建模，在漏端根据KCL得到漏源电压V_ds关于栅源电压V_gs的关系式；

S202、对第k层晶体管M_k进行高频小信号建模，k≠1，通过在栅极、源极和漏极三个节点列出三个KCL的方程给出Z_in的表达式，带入步骤S201中得到的第一层V_ds与V_gs的关系式，得到源输入阻抗Z_in,k。

3.根据权利要求2所述的射频堆叠式功率放大器设计方法，其特征在于，步骤S201中，漏端根据KCL得到漏源电压V_ds关于栅源电压V_gs的关系如下：

其中，j为虚数单位，ω为角频率，C_gd为MOS管的栅漏之间电容，g_m为MOS管的跨导，r_o为MOS管的等效输出电阻，Z_L1为M1的漏端负载阻抗，C_ds为漏源之间电容。

4.根据权利要求2所述的射频堆叠式功率放大器设计方法，其特征在于，步骤S202中，源输入阻抗Z_in,k为：

其中，j为虚数单位，ω为角频率，C_gd为MOS管的栅漏之间电容，C_k为第k层晶体管栅极对地电容，C_ds为漏源之间电容，C_gs为栅源之间电容，g_m为MOS管的跨导，r_o为MOS管的等效输出电阻，Z_L1为M1的漏端负载阻抗。

5.根据权利要求1所述的射频堆叠式功率放大器设计方法，其特征在于，步骤S3中，将负载阻抗从最优负载阻抗Z_opt1处调整到输出功率小于3dB或功率附加效率下降10％的负载阻抗Z_opt1＇处。

6.根据权利要求1所述的射频堆叠式功率放大器设计方法，其特征在于，步骤S4中，根据负载阻抗Z_opt,1＇和第二层晶体管的源输入阻抗Z_in2之间的实部与虚部关系，增加电阻、电容和电感调节功率损耗P_loss，1，具体为：

P_loss，1＝P(Z_opt,1)-P(Z_opt,1＇)

其中，P(Z_opt,1)为负载阻抗Z_opt,1时的输出功率；P(Z_opt,1＇)为负载阻抗Z_opt,1＇时的输出功率。

7.根据权利要求1所述的射频堆叠式功率放大器设计方法，其特征在于，步骤S5中，若第三层晶体管的源输入阻抗Z_in3与第一层晶体管和第二层晶体管的最优负载阻抗Z_opt,2不相等，调整负载点Z_opt,2至Z_opt,2＇，直至Z_in3＝Z_opt,2＇，确定第三层晶体管的设计值，当堆叠两层输出功率满足设计指标时，堆叠结束。

8.根据权利要求7所述的射频堆叠式功率放大器设计方法，其特征在于，根据第二层晶体管的新负载阻抗Z_opt,2＇和第三层晶体管的源输入阻抗Z_in3之间的实部与虚部关系，增加电阻、电容和电感用于调节P_loss,2，具体为：

P_loss,2＝P(Z_opt,2)-P(Z_opt,2＇)

其中，P(Z_opt,2)为负载阻抗Z_opt,2时的输出功率；P(Z_opt,2＇)为负载阻抗为Z_opt,2＇时的输出功率。

9.根据权利要求1所述的射频堆叠式功率放大器设计方法，其特征在于，步骤S6中，若不能满足匹配关系Z_in,k+1＝Z_opt,k，优先满足Z_opt,k实部不变的前提下将负载点从最优负载阻抗Z_opt,k调整至Z_opt,k＇，直至Z_in,k+1＝Z_opt,k＇，确定出第k+1层的设计值，前k层堆叠结构负载点后的功率损耗P_loss,k具体为：

P_loss,k＝P(Z_opt,k)-P(Z_opt,k＇)

其中，P(Z_opt,k)为负载阻抗Z_opt,k时的输出功率；P(Z_opt,k＇)为负载阻抗Z_opt,k＇时的输出功率。

10.一种射频堆叠式功率放大器设计系统，其特征在于，包括：

计算模块，对第一层晶体管进行负载牵引仿真，得到最优负载阻抗值Z_opt1；

控制模块，控制第二层晶体管的源输入阻抗Z_in2与步骤S1第一层晶体管的最优负载阻抗Z_opt1相等，使第一层晶体管工作在最佳状态；

调整模块，若选择的堆叠功放拓扑中的元件参数值不满足步骤S2第一层晶体管和第二层晶体管之间的阻抗关系，对负载阻抗值进行调整，得到新的负载阻抗Z_opt1＇，使第二层晶体管的源输入阻抗Z_in2与新负载阻抗Z_opt1＇相等；

第一设计模块，当调整模块中的新负载阻抗带来的功率损耗P_loss，1大于3dB，重新设计电路结构，直至确定第二层晶体管的设计值；

第二设计模块，对第一层晶体管和由第一设计模块确定的第二层晶体管构成的前两层结构进行整体负载牵引，使第三层晶体管的源输入阻抗Z_in3与第一层晶体管和第二层晶体管的最优负载阻抗Z_opt,2相等，确定第三层晶体管的设计值；若调整第一层晶体管和第二层晶体管组成的堆叠结构的负载阻抗值带来的功率损耗P_loss,2大于1.76dB，重新设计电路结构或堆叠结束；

堆叠模块，对第一设计模块和第二设计模块确定的第一层晶体管M₁到第K层晶体管M_k构成前k层进行整体负载牵引，使第k+1层晶体管的源输入阻抗Z_in,k+1＝Z_opt,k，若不能满足则进行相应的负载阻抗值调整，确定出第k+1层的设计值；若调整前k层堆叠结构负载点后的功率损耗P_loss,k大于

堆叠结束；

微调模块，确定堆叠结构的设计参数值后，根据稳定性、带宽性能的要求对参数进行微调，加入输入匹配网络和输出匹配网络，完成整个功放设计。

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