CN113013246A - 半导体元件 - Google Patents

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吴志毅
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Abstract

一种半导体元件包括基板、通道堆叠、源极/漏极接触件，及栅电极。通道堆叠在基板之上且包括2D通道层及阻障层。阻障层的能量带隙大于2D通道层的能量带隙。源极/漏极接触件与通道堆叠接触。栅电极在基板上方。

Description

半导体元件
技术领域
本揭示案是关于半导体元件。
背景技术
半导体集成电路(IC)行业已经历迅速成长。IC材料及设计的技术进步已产生数代IC，其中每一代具有比前一代更小且更复杂的电路。然而，此些进步增加了处理及制造IC的复杂性，且为了实现此些进步，需要IC处理及制造中的类似发展。在IC演进过程中，功能密度(亦即，单位晶片面积的互连元件的数目)大致增大，而几何形状大小(亦即，可使用制造制程产生的最小部件)减小。
在使集成电路进一步小型化的竞赛中，且尤其在使集成电路内的主动及被动元件进一步小型化的竞赛中，历史上用以形成主动及被动元件的各种材料出现了问题。如此，研究新的制造制程作为对主动及被动元件的各个态样的潜在替代制程，以努力使主动及被动元件不仅更小而且更高效。
发明内容
本揭示的一实施方式揭露一种半导体元件，包括基板、通道堆叠、源极/漏极接触件，及栅电极。通道堆叠在基板之上且包括2D通道层及阻障层。阻障层的能量带隙大于2D通道层的能量带隙。源极/漏极接触件与通道堆叠接触。栅电极在基板上方。
附图说明
当结合随附诸图阅读时，得以自以下详细描述最佳地理解本揭示案的态样。应注意，根据行业上的标准实务，各种特征未按比例绘制。事实上，为了论述清楚，可任意地增大或减小各种特征的尺寸。
图1为根据本揭示案在各种实施例中的态样的用于制作半导体元件的方法的流程图；
图2A至图2E图示根据本揭示案的一些实施例的处于制造半导体元件的各个阶段中的方法；
图3为根据本揭示案在各种实施例中的态样的用于制作半导体元件的方法的流程图；
图4A至图4D图示根据本揭示案的一些实施例的处于制造半导体元件的各个阶段中的方法；
图5为根据本揭示案在各种实施例中的态样的用于制作半导体元件的方法的流程图；
图6A至图6D图示根据本揭示案的一些实施例的处于制造半导体元件的各个阶段中的方法；
图7至图15为根据一些实施例的半导体元件的横截面图；
图16为根据本揭示案在各种实施例中的态样的用于制作半导体元件的方法的流程图；
图17A至图17B图示根据本揭示案的一些实施例的处于制造半导体元件的各个阶段中的方法；
图18至图34为根据一些实施例的半导体元件的横截面图；
图35为根据本揭示案在各种实施例中的态样的用于制作半导体元件的方法的流程图；
图36A至图36C图示根据本揭示案的一些实施例的处于制造半导体元件的各个阶段中的方法；
图37为根据本揭示案在各种实施例中的态样的用于制作半导体元件的方法的流程图；
图38A至图38B图示根据本揭示案的一些实施例的处于制造半导体元件的各个阶段中的方法；
图39至图44为根据一些实施例的半导体元件的横截面图；
图45为根据本揭示案在各种实施例中的态样的用于制作半导体元件的方法的流程图；
图46A至图46B图示根据本揭示案的一些实施例的处于制造半导体元件的各个阶段中的方法；
图47至图72为根据一些实施例的半导体元件的横截面图。
【符号说明】
110:基板
120:二维(2D)通道层
130:顶部阻障层
132:开口
134:薄部分
140:源极/漏极接触件
150:栅电极
152:场板
160:第一间隔物层
170:栅极介电层
172:开口
180:底部阻障层
190:第二间隔物层
CS:通道堆叠
M1:方法
M2:方法
M3:方法
M4:方法
M5:方法
M6:方法
M7:方法
S11:操作
S12:操作
S13:操作
S14:操作
S16:操作
S18:操作
S20:操作
S22:操作
S52:操作
S54:操作
S55:操作
S56:操作
S57:操作
S58:操作
S60:操作
T1:厚度
T2:厚度
T3:厚度
T5:厚度
T6:厚度
具体实施方式
以下揭示内容提供用于实施所提供标的的不同特征的许多不同实施例或实例。以下描述部件及布置的特定实例以简化本揭示案。当然，此些仅为实例，且并不意欲为限制性的。举例而言，在如下描述中第一特征在第二特征之上或在第二特征上形成可包括其中第一特征与第二特征形成为直接接触的实施例，且亦可包括其中额外特征可在第一特征与第二特征之间形成而使得第一特征与第二特征可不直接接触的实施例。另外，本揭示案可在各种实例中重复元件符号及/或字母。此重复是出于简化及清楚目的，且其自身并不表示所论述的各种实施例及/或配置之间的关系。
另外，为了描述简单，可在本文中使用诸如“在……下面”、“下方”、“下部”、“上方”、“上部”及其类似术语的空间相对术语，以描述如诸图中所图示的一个元件或特征与另一(其他)元件或特征的关系。除了诸图中所描绘的定向以外，此些空间相对术语意欲涵盖元件在使用中或操作中的不同定向。装置可以其他方式定向(旋转90度或以其他定向)，且可同样相应地解释本文中所使用的空间相对描述词。
如本文中所使用，“大约”、“约”、“大致”或“大致上”应大致意谓在给定值或范围的百分之二十内，或百分之十内，或百分之五内。本文中所给出的数值为近似的，意谓若无明确陈述，则可推断出术语“大约”、“约”、“大致”或“大致上”。
本揭示案关于半导体元件制造且更特定而言是关于使用2D材料层及阻障层作为晶体管的通道的半导体元件。由于2D通道，可形成具有良好电学效能的半导体元件。另外，源极/漏极电极可与2D材料层接触以改良所得半导体元件的电学效能。在一些实施例中，具有2D通道的半导体元件可实现在选自包括CMOS逻辑元件、高速开关(例如，射频应用)、功率放大器(例如，电讯及雷达应用)及/或其他适当元件的群的元件上。
图1为根据本揭示案在各种实施例中的态样的用于制作半导体元件的方法M1的流程图。与透视图图2A至图2E相关联地论述方法M1的各个操作。贯穿各个视图及说明性实施例，相同元件符号用以表示相同元件。在方法M1的操作S12中，在基板110之上形成二维(twodimensional,2D)通道层120，如图2A中所示。基板110可为半导体材料，诸如，硅、锗、金刚石或其类似者。或者，亦可使用具有其他晶体定向的化合物材料，诸如，硅锗、碳化硅、氧化硅、砷化镓、砷化铟、磷化铟、硅锗碳化物、镓砷磷化物、镓铟磷化物、蓝宝石、其组合，及其类似者。基板110可掺杂有p型掺杂剂，诸如，硼、铝、镓或其类似者，但如此项技术中所已知，基板110或者可掺杂有n型掺杂剂。在一些实施例中，基板110可具有约300nm的厚度。
在一些实施例中，可在基板110之上形成绝缘层，例如，2D绝缘层。因为2D绝缘层具有大的能量带隙，所以此2D绝缘层在横向上电绝缘。在一些实施例中，2D绝缘层由氮化硼(BN)制成，氮化硼(BN)为稳定的结晶形式且具有约6eV的能量带隙。BN具有类似于石墨的分层结构。在每一层内，硼及氮原子通过强共价键键合，而此些层通过弱的凡得瓦尔力保持在一起。在一些其他实施例中，绝缘层可为介电层。
2D通道层(或载流子传输层)120形成在基板110上方。2D通道层120可以直接形成在基板110上，使得2D通道层120和基板110彼此接触，例如物理接触。在一些其他实施例中，上述绝缘层可以形成在2D通道层120和基板110之间，使得2D通道层120由绝缘层与基板110分离。在一些实施例中，可以将2D通道层120机械地转移并放置在基板110上，并且经由凡得瓦尔力将2D通道层120粘附至基板110。在一些其他实施例中，可以通过使用原子层沉积(atomic layer deposition，ALD)制程或其他合适的制程在基板110上形成2D通道层120。在一些实施例中，2D通道层120可具有在约0.1eV至约2.5eV的范围内的能量带隙。
2D通道层120是2D材料，其由原子的单层(单一层)组成的结晶材料。若2D材料包含很少的单层，则2D材料的单层通过凡得瓦尔力保持在一起。单层可以彼此堆叠以形成包括个别单层的2D材料层。在一些实施例中，2D通道层120可以包括很少的层。在一些实施例中，2D通道层120具有约3nm至约20nm的厚度T1。厚度T1需大于约3nm，以在2D通道层120中提供足够的电荷(例如，电子或空穴)，而若厚度T1大于约20nm，则会减少形成的半导体元件的载流子迁移率。在一些实施例中，具有在约5nm至约12nm范围内的厚度T1的2D通道层120在2D通道层120中提供良好的载流子迁移率。例如，当2D通道层120由MoS2制成时载流子迁移率高于约160cm2/V*s，当2D通道层120由磷烯制成时载流子迁移率高于约200cm2/V*s，当2D通道层120由WSe2制成时载流子迁移率高于约60cm2/V*s。
在一些实施例中，2D通道层120可由石墨烯、硅烯、黑色磷烯(black phosphorene，BP)或过渡金属二硫属化物(transition metal dichalcogenide，TMDC)材料制成，此些过渡金属二硫属化物(TMDC)材料包括通用化学式为MX2的一类材料，其中M为过渡金属元素，且X为硫属元素。过渡金属M的例示性材料包括Ti、V、Co、Ni、Zr、Mo、Tc、Rh、Pd、Hf、Ta、W、Re、Ir、In、Sn或Pt。元素X可为S、Se或Te。根据一些例示性实施例，例示性TMDC材料包括MoS2、MoSe2、PtSe2、WS2、WSe2、MoTe2及WTe2。TMDC形成具有形式X-M-X的分层结构，其中硫属元素原子X分布在由金属原子M平面分离开的两个六角形平面中。换言之，2D通道层120包括第一层、在第一层之上的第二层，及在第二层之上的第三层。第一层及第三层包括硫属元素原子X，且第二层包括过渡金属M。在一些实施例中，第一层、第二层及第三层为单层。
在方法M1的操作S14中，在2D通道层120之上形成顶部阻障层130，如图2B中所示。在图2B中，顶部阻障层(或顶部载流子转移层)130直接形成在2D通道层120上。顶部阻障层130具有大于2D通道层120的能量带隙的能量带隙，以使得在2D通道层120及顶部阻障层130中形成电场。在一些实施例中，顶部阻障层130可具有在约0.5eV至约4.0eV的范围中的能量带隙。另外，顶部阻障层130与2D通道层120之间的能量带隙差在约0.01eV至约3.9eV的范围中。在一些实施例中，顶部阻障层130及2D通道层120具有不同的亲和力。另外，对于2D通道层120中的电子传输而言，顶部阻障层130的导带高于2D通道层120的导带，且对于2D通道层120中的空穴传输而言，顶部阻障层130的价带低于2D通道层120的价带。在一些实施例中，可以机械方式将顶部阻障层130转移并放置在2D通道层120之上，且顶部阻障层130经由凡得瓦尔力粘着至2D通道层120。在一些其他实施例中，可通过使用原子层沉积制程或其他适当制程在2D通道层120上形成顶部阻障层130。
在一些实施例中，顶部阻障层130为包括原子的单个层(单层)的结晶材料。若2D材料包括数个单层，则2D材料的单层通过凡得瓦尔力保持在一起。单层可彼此堆叠，以形成包括个别单层的2D材料层。在一些实施例中，顶部阻障层130可为单层以减小半导体元件的总大小；然而，在一些其他实施例中，顶部阻障层130可包括数个层。在一些实施例中，顶部阻障层130具有小于2D通道层120的厚度T1的厚度T2。顶部阻障层130的厚度T2可为约0.8nm至约4nm。下限(约0.8nm)为单层的顶部阻障层130可制作的厚度，且若厚度T2大于约4nm，则顶部阻障层130的带隙会减小，使得整体元件的载流子迁移率减小，栅极电压控制通道能力下降。
在一些实施例中，顶部阻挡层130可以由过渡金属氧化物(transition metaloxide，TMO)、过渡金属二硫属化物(TMDC)材料，其组合或其他合适的材料制成。TMO可以表示为MxOy，其中M是过渡金属，O是氧，x是过渡金属组成，并且y是氧组成。根据一些示例性实施例，示例性TMO材料包括MoO3、ZrO2、NiO、TiO2、HfO、ZrO、ZnO、WO3、CoO、Nb2O5、Fe2O3、CuO和CrO2。根据一些示例性实施例，示例性TMDC材料包括TiO2、WS2、MoS2、MoSe2、PtSe2、WSe2、MoTe2和WTe2。
在一些实施例中，对于2D通道层120中的电子传输而言，2D通道层120可由石墨烯、硅烯、TMDC(例如，MoS2或PtSe2)或其他适当材料制成，且顶部阻障层130可由TMO、TMDC(例如，TiO2或WS2)或其他适当材料制成。举例而言，2D通道层120由MoS2制成，而顶部阻障层130由TiO2、WS2、MoSe2、MoTe2、WSe2或WTe2制成。在一些实施例中，对于2D通道层120中的空穴传输而言，2D通道层120可由石墨烯、硅烯、黑色磷烯(BP)、TMDC(例如，MoS2)或其他适当材料制成，顶部阻障层130可由TMO、TMDC(例如，TiO2或WS2)或其他适当材料制成。举例而言，2D通道层120由BP制成，而顶部阻障层130由WSe2制成。
另外，2D通道层120及顶部阻障层130可经掺杂或未经掺杂。掺杂剂有益于增大2D通道层120中的电流。顶部阻障层130的掺杂剂浓度高于2D通道层120的掺杂剂浓度(因为掺杂制程可使2D通道层120的表面粗糙)。在一些实施例中，若2D通道层120(顶部阻障层130)为2D材料，则通过执行离子布植及扩散制程，2D通道层120(顶部阻障层130)中的掺杂剂可为B、Ga、P、As、Sb、Ar、Cl、C或其组合。离子布植可为低能离子布植制程，以防止2D材料的表面被损坏。上述掺杂剂的浓度可为约1011cm-3至约1014cm-3。在一些实施例中，若2D通道层120(顶部阻障层130)为2D材料，则通过执行基于自组装层(self-assembled layer,SAM)的掺杂制程，2D通道层120(顶部阻障层130)中的掺杂剂可为十八烷基三氯硅烷(Octadecyltrichlorosilane，OTS)、胺丙基三乙氧基硅烷(Aminopropyltriethoxysilane，APTES)或其组合。在一些实施例中，若2D通道层120(顶部阻障层130)为2D材料，则通过执行基于溶液的化学掺杂制程，2D通道层120(顶部阻障层130)中的掺杂剂可为AuCl3、I、F或其组合。在一些实施例中，若2D通道层120(顶部阻障层130)为2D材料，则通过执行基于蒸汽的化学掺杂制程，2D通道层120(顶部阻障层130)中的掺杂剂可为NO2、Cl或其组合。在一些实施例中，若顶部阻障层130为TMO材料，则通过执行离子布植及扩散制程，顶部阻障层130中的掺杂剂可为N、P、S、B、F、Cl、Br、I、C、过渡金属(例如，Cu、Co、Ni、Cr、Mn、Mo、Nb、V、Au、Ag、Pt、Fe、Ru、Tc、Re)，或其组合。
在方法M1的操作S16中，图案化顶部阻障层130以在其中形成开口132，如图2C中所示。在一些实施例中，在顶部阻障层130之上形成遮罩，且通过此遮罩暴露顶部阻障层130的一部分。接着，图案化顶部阻障层130，且在顶部阻障层130中形成开口132。开口132暴露了2D通道层120。
在方法M1的操作S18中，分别在开口132中形成源极/漏极接触件140，如图2D中所示。源极/漏极接触件140可直接形成在2D通道层120上，以使得源极/漏极接触件140与2D通道层120彼此接触(例如，实体接触)。在一些实施例中，源极/漏极接触件140可由诸如镍、铂、钯、此些的组合或其类似者的导电材料制成。在一些其他实施例中，源极/漏极接触件140可由金属合金、包括金属硅化物层的金属化合物、2D半金属层(例如，PtSe2或石墨烯)或其组合制成。在一些实施例中，可通过沉积制程(诸如，CVD、PVD、ALD、此些的组合，或其类似者)预先在顶部阻障层130上形成毯覆导电层，且接着执行图案化制程以图案化毯覆导电层，以便分别在开口132中形成源极/漏极接触件140。在一些实施例中，源极/漏极接触件140的厚度在约60nm至约80nm的范围中。
在方法M1的操作S20中，在顶部阻障层130之上形成栅电极150，如图2E中所示。栅电极150形成在顶部阻障层130上且在源极/漏极接触件140之间。在毯覆导电层上执行微影及蚀刻制程，以限定栅电极150。在一些实施例中，可通过沉积制程(诸如，CVD、PVD、ALD、其组合，或其类似者)预先在顶部阻障层130上形成毯覆导电层，且接着执行图案化制程以图案化毯覆导电层，以便在源极/漏极接触件140之间形成栅电极150。在一些实施例中，栅电极150包括导电材料层，此导电材料层包括耐火金属或其化合物，例如，钨(W)、钛(Ti)、氮化钛(TiN)、钛钨(TiW)或其他适当材料。在一些其他实施例中，栅电极150包括镍(Ni)、金(Au)、铝(Al)、银(Ag)或铜(Cu)。在又一些其他实施例中，栅电极150为包括上述导电材料及另外的一或更多种介电质(诸如，SiO2、高k介电质(例如HfO2)、铁电材料(例如HZO)、2D绝缘材料(例如，氮化硼)或其他适当材料)的栅极堆叠。在一些实施例中，栅电极150的厚度在约60nm至约80nm的范围中。
在图2E中，将顶部阻障层130及2D通道层120称作通道堆叠CS。由于顶部阻障层130与2D通道层120之间的能隙，在其间形成电场。此电场有益于增大2D通道层的载流子迁移率并降低源极/漏极接触件140与2D通道层120之间的肖特基阻障层高度(Schottky barrierheight，S.B.H)。另外，源极/漏极接触件140与2D通道层120接触，以使得源极/漏极接触件140与2D通道层120之间的接触电阻可减小。此外，因为2D通道层具有光滑表面，所以其中导致载流子迁移率降级的载流子散射可得以改善。又，2D通道层120不具有深层陷阱问题，此问题可能由异质结构的磊晶制程引起，且可能导致电流崩溃。另外，2D通道层120具有原子尺度的厚度，且缩小可能性高，且可进一步增强半导体元件的元件效能(例如，截止频率)。
图3为根据本揭示案在各种实施例中的态样的用于制作半导体元件的方法M2的流程图。与透视图图4A至图4D相关联地论述方法M2的各个操作。贯穿各个视图及说明性实施例，相同元件符号用以表示相同元件。本实施例可重复在图2A至图2E中所使用的元件符号及/或字母。此重复是出于简化及清楚目的，且其自身并不表示所论述的各个实施例及/或配置之间的关系。在以下实施例中，后文中不再重复之前所述的结构及材料细节，且仅供应进一步的信息以执行图4A至图4D的半导体元件。
在方法M2的操作S12中，在基板110之上形成2D通道层120，如图4A中所示。在方法M2的操作S13中，在2D通道层120之上形成间隔物层160，如图4A中所示。间隔物层160可直接形成在2D通道层120上。在一些实施例中，可以机械方式将间隔物层160转移并放置在2D通道层120之上，且间隔物层160经由凡得瓦尔力粘着至2D通道层120。在一些其他实施例中，可通过使用原子层沉积制程或其他适当制程在2D通道层120上形成间隔物层160。
在一些实施例中，间隔物层160为包括原子的单个层(单层)的结晶材料。若2D材料包括数个单层，则2D材料的单层通过凡得瓦尔力保持在一起。单层可彼此堆叠，以形成包括个别单层的2D材料层。在一些实施例中，间隔物层160可为单层以维持由2D通道层120及顶部阻障层130形成的电场；然而，在一些其他实施例中，间隔物层160可包括数个层。在一些实施例中，间隔物层160具有小于2D通道层120的厚度T1以及顶部阻障层130的厚度T2的厚度T3。间隔物层160的厚度T3可为约0.8nm至约2nm。下限(约0.8nm)为单层的间隔物层160可制作的厚度，且若厚度T3大于约2nm，则2D通道层120与顶部阻障层130之间的电场可能变弱，使得整体元件的载流子迁移率减小。
在一些实施例中，间隔层160可以由过渡金属氧化物(TMO)、过渡金属二硫属化物(TMDC)材料，其组合或其他合适的材料制成。根据一些示例性实施例，示例性TMO材料包括MoO3、ZrO2、NiO、TiO2、HfO、ZrO、ZnO、WO3、CoO、Nb2O5、Fe2O3、CuO和CrO2。根据一些示例性实施例，示例性TMDC材料包括TiO2、WS2、MoS2、MoSe2、PtSe2、WSe2、MoTe2和WTe2。
在方法M2的操作S14中，在2D通道层120之上形成顶部阻障层130，如图4A中所示。在图4A中，在间隔物层160之上形成顶部阻障层130(且顶部阻障层130与间隔物层160接触)。在一些实施例中，间隔物层160及顶部阻障层130可具有相同材料但具有不同掺杂浓度。举例而言，顶部阻障层130的掺杂浓度大于间隔物层160的掺杂浓度。间隔物层160可未经掺杂，而顶部阻障层130经掺杂。在一些其他实施例中，间隔物层160及顶部阻障层130具有不同材料。
在方法M2的操作S16中，图案化顶部阻障层130及间隔物层160以在其中形成开口132，如图4B中所示。开口132暴露了2D通道层120。在方法M2的操作S18中，分别在开口132中形成源极/漏极接触件140，如图4C中所示。在方法M2的操作S20中，在顶部阻障层130之上形成栅电极150，如图4D中所示。
在图4D中，顶部阻障层130、2D通道层120及间隔物层160称作通道堆叠CS。在一些实施例中，若顶部阻障层130经掺杂，则顶部阻障层130可具有粗糙表面。间隔层160具有光滑表面，以减小顶部阻障层130与2D通道层120中的载流子之间的库仑相互作用。在一些其他实施例中，间隔物层160及2D通道层120具有不同的晶格常数，使得间隔物层160可引起对2D通道层120的应变。图4D中的半导体元件的其他相关结构细节类似于图2E中的半导体元件，且因此，后文中将不再重复此方面的描述。
图5为根据本揭示案在各种实施例中的态样的用于制作半导体元件的方法M3的流程图。与透视图图6A至图6D相关联地论述方法M3的各个操作。贯穿各个视图及说明性实施例，相同元件符号用以表示相同元件。本实施例可重复在图2A至图2E中所使用的元件符号及/或字母。此重复是出于简化及清楚目的，且其自身并不表示所论述的各种实施例及/或配置之间的关系。在以下实施例中，后文中不再重复之前所述的结构及材料细节，且仅供应进一步的信息以执行图6A至图6D的半导体元件。
在方法M3的操作S12中，在基板110之上形成二维(2D)通道层120，如图6A中所示。在方法M3的操作S14中，在2D通道层120之上形成顶部阻障层130，如图6A中所示。在方法M3的操作S16中，图案化顶部阻障层130以在其中形成开口132，如图6B中所示。在方法M3的操作S18中，分别在开口132中形成源极/漏极接触件140，如图6B中所示。在方法M3的操作S20中，在顶部阻障层130之上按顺序形成栅极介电层170及栅电极150，如图6C中所示。
在一些实施例中，栅极介电层170保形地沉积在源极/漏极接触件140及顶部阻障层130上。在一些实例中，栅极介电层170包括氧化硅、氮化硅、氧化镓、氧化铝、氧化钪、氧化锆、氧化镧、氧化铪，或其他适当材料。在一些实施例中，通过原子层沉积方法形成栅极介电层170。在一些其他实施例中，通过电浆增强化学气相沉积(plasma enhanced chemicalvapor deposition，PECVD)或低压化学气相沉积(low pressure chemical vapordeposition，LPCVD)形成栅极介电层170。接着，在栅极介电层170之上形成栅电极150。
在方法M3的操作S22中，图案化栅极介电层170以暴露源极/漏极接触件140，如图6D中所示。在一些实施例中，在栅极介电层170之上形成另一遮罩，且栅极介电层170的在源极/漏极接触件140之上的部分通过此遮罩暴露。接着，图案化栅极介电层170，且在栅极介电层170的在源极/漏极接触件140之上的部分中形成开口172。开口172暴露源极/漏极接触件140，使得源极/漏极接触件140可连接至外部电路。
在图6D中，将顶部阻障层130及2D通道层120称作通道堆叠CS。栅极介电层170在栅电极150与顶部阻障层130之间。栅极介电层170可部分地覆盖源极/漏极接触件140。栅极介电层170具有在约1nm至约10nm的范围中的厚度T4。在一些实施例中，若顶部阻障层130为良好的电绝缘体，则可省去栅极介电层170。
图7为根据一些实施例的半导体元件的横截面图。图7及图6D中的半导体元件之间的差别在于间隔物层160的存在。在图7中，间隔物层160形成在2D通道层120与顶部阻障层130之间，使得间隔物层160与源极/漏极接触件140接触。间隔物层160的形成可与图3中的方法M2的操作S13相同，且间隔物层160的材料可与图4A中所示的间隔物层160相同。顶部阻障层130、2D通道层120及间隔物层160称作通道堆叠CS。图7中的半导体元件的其他相关结构细节类似于图6D中的半导体元件，且因此，后文中将不再重复此方面的描述。
图8为根据一些实施例的半导体元件的横截面图。图8及图6D中的半导体元件之间的差别在于栅电极150的形状。在图8中，栅电极150包括分别朝向源极/漏极接触件140延伸的场板152，使得场板152可改变栅电极150与源极/漏极接触件140之间的电场，从而改良2D通道层120的电效能。将顶部阻障层130及2D通道层120称作通道堆叠CS。图8中的半导体元件的其他相关结构细节类似于图6D中的半导体元件，且因此，后文中将不再重复此方面的描述。
图9为根据一些实施例的半导体元件的横截面图。图9及图8中的半导体元件之间的差别在于间隔物层160的存在。在图9中，间隔物层160形成在2D通道层120与顶部阻障层130之间，使得间隔物层160与源极/漏极接触件140接触。间隔物层160的形成可与图3中的方法M2的操作S13相同，且间隔物层160的材料可与图4A中所示的间隔物层160相同。将顶部阻障层130、2D通道层120及间隔物层160称作通道堆叠CS。图9中的半导体元件的其他相关结构细节类似于图8中的半导体元件，且因此，后文中将不再重复此方面的描述。
图10为根据一些实施例的半导体元件的横截面图。图10及图2E中的半导体元件之间的差别在于顶部阻障层130的形状。在图10中，顶部阻障层130的凹槽(开口)132的深度D小于顶部阻障层130的厚度T2。亦即，凹槽132不会暴露2D通道层120。如此，形成于凹槽132中的源极/漏极接触件140与2D通道层120间隔开(不与其接触)。换言之，源极/漏极接触件140通过顶部阻障层130的薄部分134与2D通道层120分离开。同时，在栅电极150下方的顶部阻障层130仍足够厚以在2D通道层120中提供充足的载流子浓度。在一些实施例中，顶部阻障层130的薄部分134具有大于0nm且小于约4nm的厚度T5。凹槽132的形成可类似于方法M1的操作S16，不同之处在于操作S16中的凹槽132不会暴露2D通道层120。在一些实施例中，若顶部阻障层130具有低的带隙，则源极/漏极接触件140及2D通道层120可为导电的，以使得所得半导体元件为耗尽型元件。相反，若顶部阻障层130具有高的带隙，则源极/漏极接触件140及2D通道层120可通过顶部阻障层130隔离，且可施加偏压以使源极/漏极接触件140及2D通道层120导通，以使得所得半导体元件为增强型元件。图10中的半导体元件的其他相关结构细节类似于图2E中的半导体元件，且因此，后文中将不再重复此方面的描述。
图11为根据一些实施例的半导体元件的横截面图。图11及图10中的半导体元件之间的差别在于间隔物层160的存在。在图11中，间隔物层160形成在2D通道层120与顶部阻障层130之间，使得间隔物层160的部分在源极/漏极接触件140与2D通道层120之间。间隔物层160的形成可与图3中的方法M2的操作S13相同，且间隔物层160的材料可与图4A中所示的间隔物层160相同。图11中的半导体元件的其他相关结构细节类似于图10中的半导体元件，且因此，后文中将不再重复此方面的描述。
图12为根据一些实施例的半导体元件的横截面图。图12及图4D中的半导体元件之间的差别在于顶部阻障层130的形状。在图12中，顶部阻障层130的凹槽132的深度D小于顶部阻障层130的厚度T2。亦即，凹槽132不会暴露2D通道层120。如此，形成于凹槽132中的源极/漏极接触件140与2D通道层120间隔开(不与其接触)。换言之，源极/漏极接触件140通过顶部阻障层130的薄部分134与2D通道层120分离开。在一些实施例中，顶部阻障层130的薄部分134具有大于0nm且小于约4nm的厚度T5。凹槽132的形成可类似于方法M1的操作S16，不同之处在于操作S16中的凹槽132不会暴露2D通道层120。图12中的半导体元件的其他相关结构细节类似于图4D中的半导体元件，且因此，后文中将不再重复此方面的描述。
图13为根据一些实施例的半导体元件的横截面图。图13及图12中的半导体元件之间的差别在于间隔物层160的存在。在图13中，间隔物层160形成在2D通道层120与顶部阻障层130之间，使得间隔物层160的部分在源极/漏极接触件140与2D通道层120之间。间隔物层160的形成可与图3中的方法M2的操作S13相同，且间隔物层160的材料可与图4A中所示的间隔物层160相同。图13中的半导体元件的其他相关结构细节类似于图12中的半导体元件，且因此，后文中将不再重复此方面的描述。
图14为根据一些实施例的半导体元件的横截面图。图14及图6D中的半导体元件之间的差别在于顶部阻障层130的形状。在图14中，顶部阻障层130的凹槽132的深度D小于顶部阻障层130的厚度T2。亦即，凹槽132不会暴露2D通道层120。如此，形成于凹槽132中的源极/漏极接触件140与2D通道层120间隔开(不与其接触)。换言之，源极/漏极接触件140通过顶部阻障层130的薄部分134与2D通道层120分离开。在一些实施例中，顶部阻障层130的薄部分134具有大于0nm且小于约4nm的厚度T5。凹槽132的形成可类似于方法M1的操作S16，不同之处在于操作S16中的凹槽132不会暴露2D通道层120。图14中的半导体元件的其他相关结构细节类似于图6D中的半导体元件，且因此，后文中将不再重复此方面的描述。
图15为根据一些实施例的半导体元件的横截面图。图15及图14中的半导体元件之间的差别在于间隔物层160的存在。在图15中，间隔物层160形成在2D通道层120与顶部阻障层130之间，使得间隔物层160的部分在源极/漏极接触件140与2D通道层120之间。间隔物层160的形成可与图3中的方法M2的操作S13相同，且间隔物层160的材料可与图4A中所示的间隔物层160相同。图15中的半导体元件的其他相关结构细节类似于图14中的半导体元件，且因此，后文中将不再重复此方面的描述。
图16为根据本揭示案在各种实施例中的态样的用于制作半导体元件的方法M4的流程图。与透视图图17A至图17B相关联地论述方法M4的各个操作。贯穿各个视图及说明性实施例，相同元件符号用以表示相同元件。本实施例可重复在图2A至图2E中所使用的元件符号及/或字母。此重复是出于简化及清楚目的，且其自身并不表示所论述的各种实施例及/或配置之间的关系。在以下实施例中，后文中不再重复之前所述的结构及材料细节，且仅供应进一步的信息以执行图17A至图17B的半导体元件。
在方法M4的操作S11中，在基板110之上形成底部阻障层180，如图17A中所示。在一些实施例中，底部阻障层180的材料可与顶部阻障层130的材料相同或类似，且因此，后文中将不再重复此方面的描述。另外，底部阻障层180及顶部阻障层130的形成可相同或类似。在一些实施例中，底部阻障层180及顶部阻障层130包括同一材料；然而，在一些其他实施例中，底部阻障层180及顶部阻障层130包括不同材料。只要底部阻障层180具有大于2D通道层120的能量带隙的能量带隙，则实施例属于本揭示案。
在方法M4的操作S12中，在基板110之上形成二维(2D)通道层120，如图17A中所示。在图17A中，2D通道层120形成在底部阻障层180上并与底部阻障层180接触。在一些实施例中，底部阻障层180具有小于2D通道层120的厚度T1的厚度T6。底部阻障层180的厚度T6可为约0.8nm至约4nm。下限(约0.8nm)为单层的底部阻障层180的厚度，且若厚度T6大于约4nm，则底部阻障层180的带隙会减小，使得2D通道层120中的载流子迁移率减小。
在方法M4的操作S14中，在2D通道层120之上形成顶部阻障层130，如图17A中所示。在方法M4的操作S16中，图案化顶部阻障层130以在其中形成开口132，如图17B中所示。在方法M4的操作S18中，分别在开口132中形成源极/漏极接触件140，如图17B中所示。在方法M4的操作S20中，在顶部阻障层130之上形成栅电极150，如图17B中所示。
在图17B中，底部阻障层180形成在基板110与2D通道层120之间。将顶部阻障层130、2D通道层120及底部阻障层180称作通道堆叠CS。因为底部阻障层180具有高于2D通道层120的能隙的能隙，所以额外通道形成在2D通道层120中并靠近底部阻障层180与2D通道层120的界面。此额外通道有益于增大半导体元件的载流子迁移率。另外，底部阻障层180可防止2D通道层120中的载流子散射基板110或2D通道层120与基板110之间的绝缘层中的缺陷电荷/陷阱。图17B中的半导体元件的其他相关结构细节类似于图2E中的半导体元件，且因此，后文中将不再重复此方面的描述。
图18为根据一些实施例的半导体元件的横截面图。图18及图17B中的半导体元件之间的差别在于第一间隔物层160的存在。在图18中，第一间隔物层160形成在2D通道层120与顶部阻障层130之间，使得第一间隔物层160与源极/漏极接触件140接触。在一些实施例中，第二间隔物层190可形成在底部阻障层180与2D通道层120之间。第一间隔物层160及第二间隔物层190的形成可与图3中的方法M2的操作S13相同。第一间隔物层160及第二间隔物层190的材料可与图4A中所示的间隔物层160相同。将顶部阻障层130、2D通道层120、第一间隔物层160、底部阻障层180及第二间隔物层190称作通道堆叠CS。图18中的半导体元件的其他相关结构细节类似于图17B中的半导体元件，且因此，后文中将不再重复此方面的描述。
图19及图21为根据一些实施例的半导体元件的横截面图。图19(21)及图6D(8)中的半导体元件之间的差别在于底部阻障层180的存在。图19及图21中的半导体元件的其他相关结构细节类似于图6D及图8中的半导体元件，且因此，后文中将不再重复此方面的描述。
图20及图22为根据一些实施例的半导体元件的横截面图。图20(22)及图19(21)中的半导体元件之间的差别在于第一间隔物层160及第二间隔物层190的存在。图20及图22中的半导体元件的其他相关结构细节类似于图19及图21中的半导体元件，且因此，后文中将不再重复此方面的描述。
图23、图25及图27为根据一些实施例的半导体元件的横截面图。图23(25)(27)及图17B(19)(21)中的半导体元件之间的差别在于顶部阻障层130的形状。在图23、图25及图27中，薄部分134在源极/漏极接触件140与2D通道层120之间，使得源极/漏极接触件140与2D通道层120间隔开。图23、图25及图27中的半导体元件的其他相关结构细节类似于图17B、图19及图21中的半导体元件，且因此，后文中将不再重复此方面的描述。
图24、图26及图28为根据一些实施例的半导体元件的横截面图。图24(26)(28)及图23(25)(27)中的半导体元件之间的差别在于第一间隔物层160及第二间隔物层190的存在。图24、图26及图28中的半导体元件的其他相关结构细节类似于图23、图25及图27中的半导体元件，且因此，后文中将不再重复此方面的描述。
在一些实施例中，可省去(例如)图17B至图28中的顶部阻障层130。亦即，可省去操作S14及S16。图29、图31及图33为根据一些实施例的半导体元件的横截面图。图29(31)(33)及图17B(19)(21)中的半导体元件之间的差别在于顶部阻障层130的存在。栅电极150与图29中的2D通道层120接触，且栅极介电层170与图31及图33中的2D通道层120接触。将2D通道层120及底部阻障层180称作通道堆叠CS。图29、图31及图33中的半导体元件的其他相关结构细节类似于图17B、图19及图21中的半导体元件，且因此，后文中将不再重复此方面的描述。
图30、图32及图34为根据一些实施例的半导体元件的横截面图。图30(32)(34)及图29(31)(33)中的半导体元件之间的差别在于第二间隔物层190的存在。将2D通道层120、底部阻障层180及间隔物层190称作通道堆叠CS。图30、图32及图34中的半导体元件的其他相关结构细节类似于图29、图31及图33中的半导体元件，且因此，后文中将不再重复此方面的描述。
图35为根据本揭示案在各种实施例中的态样的用于制作半导体元件的方法M5的流程图。与透视图图36A至图36C相关联地论述方法M5的各个操作。贯穿各种视图及说明性实施例，相同元件符号用以表示相同元件。本实施例可重复在图2A至图2E中所使用的元件符号及/或字母。此重复是出于简化及清楚目的，且其自身并不表示所论述的各种实施例及/或配置之间的关系。在以下实施例中，后文中不再重复之前所述的结构及材料细节，且仅供应进一步的信息以执行图36A至图36C的半导体元件。
在方法M5的操作S52中，在基板110之上形成栅电极150，如图36A中所示。在一些实施例中，可在基板110之上形成导电层，且图案化此导电层以形成栅电极150。在方法M5的操作S54中，在栅电极150之上形成栅极介电层170，如图36B中所示。在方法M5的操作S56中，在栅极介电层170之上形成二维(2D)通道层120，如图36B中所示。在方法M5的操作S58中，在2D通道层120之上形成顶部阻障层130，如图36B中所示。在方法M5的操作S60中，图案化顶部阻障层130以在其中形成开口132，如图36C中所示。在方法M5的操作S62中，分别在开口132中形成源极/漏极接触件140，如图36C中所示。
图36C中的半导体元件为底部栅极晶体管。栅电极150及源极/漏极接触件140在2D通道层120的相对侧处。源极/漏极接触件140与2D通道层120接触，以使得源极/漏极接触件140与2D通道层120之间的接触电阻可减小。将顶部阻障层130及2D通道层120称作通道堆叠CS。图36C中的半导体元件的其他相关材料及制造细节类似于图2E中的半导体元件，且因此，后文中将不再重复此方面的描述。
图37为根据本揭示案在各种实施例中的态样的用于制作半导体元件的方法M6的流程图。与透视图图38A至图38B相关联地论述方法M10的各个操作。贯穿各个视图及说明性实施例，相同元件符号用以表示相同元件。本实施例可重复在图2A至图2E中所使用的元件符号及/或字母。此重复是出于简化及清楚目的，且其自身并不表示所论述的各种实施例及/或配置之间的关系。在以下实施例中，后文中不再重复之前所述的结构及材料细节，且仅供应进一步的信息以执行图38A至图38B的半导体元件。
在方法M6的操作S52中，在基板110之上形成栅电极150，如图38A中所示。在方法M6的操作S54中，在栅电极150之上形成栅极介电层170，如图38A中所示。在方法M6的操作S56中，在栅极介电层170之上形成二维(2D)通道层120，如图36A中所示。在方法M6的操作S57中，在2D通道层120之上形成间隔物层160，如图36A中所示。在方法M6的操作S58中，在2D通道层120之上形成顶部阻障层130，如图38A中所示。在图38A中，在间隔物层160之上形成顶部阻障层130(且顶部阻障层130与间隔物层160接触)。在方法M6的操作S60中，图案化顶部阻障层130及间隔物层160以在其中形成开口132，如图38B中所示。在方法M6的操作S62中，分别在开口132中形成源极/漏极接触件140，如图38B中所示。
在图38B中，源极/漏极接触件140与2D通道层120、间隔物层160及顶部阻障层130接触。间隔物层160为2D通道层120提供光滑表面，且可引起对2D通道层120的应变。间隔物层160的材料可与图4D中所示的间隔物层160相同。将顶部阻障层130、2D通道层120及间隔物层160称作通道堆叠CS。图38B中的半导体元件的其他相关材料及制造细节类似于图36C中的半导体元件，且因此，后文中将不再重复此方面的描述。
图39为根据一些实施例的半导体元件的横截面图。图39及图36C中的半导体元件之间的差别在于栅电极150的形状。在图39中，源极/漏极接触件140直接在栅电极150上方，使得栅电极150可改变源极/漏极接触件140之间的整个通道中的电场，从而改良2D通道层120的电效能。图39中的半导体元件的其他相关结构细节类似于图36C中的半导体元件，且因此，后文中将不再重复此方面的描述。
图40为根据一些实施例的半导体元件的横截面图。图40及图39中的半导体元件之间的差别在于间隔物层160的存在。在图40中，间隔物层160形成在2D通道层120与顶部阻障层130之间，使得间隔物层160与源极/漏极接触件140接触。间隔物层160的形成可与图37中的方法M6的操作S57相同，且间隔物层160的材料可与图38B中所示的间隔物层160相同。图40中的半导体元件的其他相关结构细节类似于图39中的半导体元件，且因此，后文中将不再重复此方面的描述。
图41及图43为根据一些实施例的半导体元件的横截面图。图41(43)及图36C(39)中的半导体元件之间的差别在于顶部阻障层130的形状。在图41中，顶部阻障层130的凹槽132的深度D小于顶部阻障层130的厚度T2。亦即，凹槽132不会暴露2D通道层120。如此，形成于凹槽132中的源极/漏极接触件140与2D通道层120间隔开(不与其接触)。换言之，源极/漏极接触件140通过顶部阻障层130的薄部分134与2D通道层120分离开。在一些实施例中，顶部阻障层130的薄部分134具有大于0nm且小于约4nm的厚度T5。凹槽132的形成可类似于方法M5的操作S60，不同之处在于操作S60中的凹槽132不会暴露2D通道层120。图41及图43中的半导体元件的其他相关结构细节类似于图36C及图39中的半导体元件，且因此，后文中将不再重复此方面的描述。
图42及图44为根据一些实施例的半导体元件的横截面图。图42(44)及图41(43)中的半导体元件之间的差别在于间隔物层160的存在。图42及图44中的半导体元件的其他相关结构细节类似于图41及图43中的半导体元件，且因此，后文中将不再重复此方面的描述。
图45为根据本揭示案在各种实施例中的态样的用于制作半导体元件的方法M7的流程图。与透视图图46A至图46B相关联地论述方法M7的各个操作。贯穿各个视图及说明性实施例，相同元件符号用以表示相同元件。本实施例可重复在图2A至图2E中所使用的元件符号及/或字母。此重复是出于简化及清楚目的，且其自身并不表示所论述的各种实施例及/或配置之间的关系。在以下实施例中，后文中不再重复之前所述的结构及材料细节，且仅供应进一步的信息以执行图46A至图46B的半导体元件。
在方法M7的操作S52中，在基板110之上形成栅电极150，如图46A中所示。在方法M7的操作S54中，在栅电极150之上形成栅极介电层170，如图46A中所示。在方法M7的操作S55中，在栅极介电层170之上形成底部阻障层180，如图46A中所示。在一些实施例中，底部阻障层180的材料可与顶部阻障层130的材料相同或类似，且因此，后文中将不再重复此方面的描述。另外，底部阻障层180及顶部阻障层130的形成可相同或类似。在一些实施例中，底部阻障层180及顶部阻障层130包括同一材料；然而，在一些其他实施例中，底部阻障层180及顶部阻障层130包括不同材料。只要底部阻障层180具有大于2D通道层120的能量带隙的能量带隙，则实施例属于本揭示案。
在方法M7的操作S56中，在栅极介电层170之上形成二维(2D)通道层120，如图46A中所示。在图46A中，2D通道层120形成在底部阻障层180上并与底部阻障层180接触。在方法M7的操作S58中，在2D通道层120之上形成顶部阻障层130，如图46A中所示。在方法M7的操作S60中，图案化顶部阻障层130以在其中形成开口132，如图46B中所示。在方法M7的操作S62中，分别在开口132中形成源极/漏极接触件140，如图46B中所示。
在图46B中，底部阻障层180形成在栅极介电层170与2D通道层120之间。因为底部阻障层180具有高于2D通道层120的能隙的能隙，所以额外通道形成在2D通道层120中并靠近底部阻障层180与2D通道层120的界面。将顶部阻障层130、2D通道层120及底部阻障层180称作通道堆叠CS。图46B中的半导体元件的其他相关结构细节类似于图36A-图36C中的半导体元件，且因此，后文中将不再重复此方面的描述。
图47为根据一些实施例的半导体元件的横截面图。图47及图46B中的半导体元件之间的差别在于第一间隔物层160的存在。在图47中，第一间隔物层160形成在2D通道层120与顶部阻障层130之间，使得第一间隔物层160与源极/漏极接触件140接触。在一些实施例中，第二间隔物层190可形成在底部阻障层180与2D通道层120之间。第一间隔物层160及第二间隔物层190的形成可与图37中的方法M6的操作S57相同。第一间隔物层160及第二间隔物层190的材料可与图4B中所示的间隔物层160相同。将顶部阻障层130、2D通道层120、底部阻障层180、第一间隔物层160及第二间隔物层190称作通道堆叠CS。图47中的半导体元件的其他相关结构细节类似于图46B中的半导体元件，且因此，后文中将不再重复此方面的描述。
图48及图49为根据一些实施例的半导体元件的横截面图。图48(49)及图46B(47)中的半导体元件之间的差别在于栅电极150的形状。在图48及图49中，源极/漏极区域140直接在栅电极150上方，使得栅电极150可改变源极/漏极接触件140之间的整个通道中的电场，从而改良2D通道层120的电效能。图48及图49中的半导体元件的其他相关结构细节类似于图46B及图47中的半导体元件，且因此，后文中将不再重复此方面的描述。
在一些实施例中，若底部阻障层180具有良好的绝缘效能，则可省略栅极介电层170，亦即，可省略方法M5至M7的操作S54。亦即，底部阻障层180可与栅电极150接触。图50、图51、图52及图53为根据一些实施例的半导体元件的横截面图。图50(51)(52)(53)及图46B(47)(48)(49)中的半导体元件之间的差别在于栅极介电层170的存在。在图50至图53中，底部阻障层180与栅电极150接触。图50至图53中的半导体元件的其他相关结构细节类似于图46B至图49中的半导体元件，且因此，后文中将不再重复此方面的描述。
图54、图55、图56、图57、图58、图59、图60及图61为根据一些实施例的半导体元件的横截面图。图54(55)(56)(57)(58)(59)(60)(61)及图46B(47)(48)(49)(50)(51)(52)(53)中的半导体元件之间的差别在于顶部阻障层130的形状。在图54至图61中，顶部阻障层130的凹槽132不暴露2D通道层120，使得源极/漏极接触件140与2D通道层120间隔开。图54至图61中的半导体元件的其他相关结构细节类似于图46B至图53中的半导体元件，且因此，后文中将不再重复此方面的描述。
在一些实施例中，可省去(例如)图46B至图61中的顶部阻障层130。亦即，可省去方法M5至M7中的操作S58及S60。图62、图63、图64、图65、图66、图67、图68及图69为根据一些实施例的半导体元件的横截面图。图62(63)(64)(65)(66)(67)(68)(69)及图46B(47)(48)(49)(50)(51)(52)(53)中的半导体元件之间的差别在于顶部阻障层130(及第一间隔物层160)的存在。换言之，图62至图69中的源极/漏极接触件140与2D通道层120接触。将底部阻障层180及2D通道层120(及间隔物层190)称作通道堆叠CS。图62至图69中的半导体元件的其他相关结构细节类似于图46B至图53中的半导体元件，且因此，后文中将不再重复此方面的描述。
在一些实施例中，栅电极150及2D通道层120可形成在基板110的相对侧上。图70为根据一些实施例的半导体元件的横截面图。图70及图2E中的半导体元件之间的差别在于栅电极150的定位。在图70中，基板110具有顶表面112及与顶表面112相对的底表面114。2D通道层120形成在基板110的顶表面112上，且栅电极150形成在基板110的底表面114上。亦即，基板110在2D通道层120与栅电极150之间。图70中的半导体元件的其他相关结构细节类似于图2E中的半导体元件，且因此，后文中将不再重复此方面的描述。
图71为根据一些实施例的半导体元件的横截面图。图71及图70中的半导体元件之间的差别在于栅电极150的形状。在图71中，源极/漏极区域140直接在栅电极150上方，使得栅电极150可改变源极/漏极接触件140之间的整个通道中的电场，从而改良2D通道层120的电效能。图71中的半导体元件的其他相关结构细节类似于图70中的半导体元件，且因此，后文中将不再重复此方面的描述。
在一些实施例中，可以图70或图71中的栅电极150来替代分别在图4D、图6D、图7至图15、图17B及图19至图34中的栅电极150。亦即，在图4D、图6D、图7至图15、图17B及图19至图34中，栅电极150及2D通道层120可形成在基板110的相对侧上。
图72为根据一些实施例的半导体元件的横截面图。图72及图71中的半导体元件之间的差别在于底部阻障层180的存在及形状。在图72中，底部阻障层180的宽度W1小于2D通道层120的宽度W2。在一些其他实施例中，底部阻障层180的宽度W1小于顶部阻障层130的宽度W3。亦即，基板110与底部阻障层180及2D通道层120接触。另外，自俯视图，源极/漏极接触件140不与底部阻障层180重叠。在一些情形下，当将高电压施加至半导体元件时，底部阻障层180及2D通道层120的能带将弯曲。在高电压下，底部阻障层180的导带可低于2D通道层120的导带，使得载流子流至底部阻障层180，此底部阻障层180具有比2D通道层120的能量带隙高的能量带隙。底部阻障层180的较高带隙导致低的载流子迁移率，且半导体元件的效率可能低。在图72中，具有短宽度W1的底部阻障层180可避免/改良上述问题。另外，在一些实施例中，底部阻障层180的厚度可小于顶部阻障层130的厚度。将顶部阻障层130、2D通道层120及底部阻障层180称作通道堆叠CS。图72中的半导体元件的其他相关结构细节类似于图71中的半导体元件，且因此，后文中将不再重复此方面的描述。
在一些实施例中，可以图72中的底部阻障层180来替代分别在图46B至图61中的底部阻障层180。亦即，底部阻障层180的宽度W1小于图46B至图61中的2D通道层120的宽度W2。
根据一些实施例，一种半导体元件包括基板、通道堆叠、源极/漏极接触件，及栅电极。通道堆叠在基板之上且包括2D通道层及阻障层。阻障层的能量带隙大于2D通道层的能量带隙。源极/漏极接触件与通道堆叠接触。栅电极在基板上方。在一些实施例中，阻障层及源极/漏极接触件在2D通道层上方。在一些实施例中，源极/漏极接触件与2D通道层接触。在一些实施例中，源极/漏极接触件与2D通道层间隔开。在一些实施例中，源极/漏极接触件在2D通道层上方且阻障层在2D通道层下方。在一些实施例中，源极/漏极接触件与2D通道层接触。在一些实施例中，源极/漏极接触件与2D通道层间隔开。在一些实施例中，阻障层的宽度小于2D通道层的宽度。在一些实施例中，通道堆叠进一步包括间隔物层，间隔物层在2D通道层与阻障层之间并与2D通道层及阻障层接触。在一些实施例中，阻障层的厚度在0.8nm至约4nm的范围中。
根据一些实施例，一种半导体元件包括基板、通道层、阻障层、源极/漏极接触件，及栅电极。通道层在基板上方。阻障层与通道层接触。阻障层及通道层为具有不同亲和力的2D材料。源极/漏极接触件在通道堆叠上方。栅电极在基板下方。在一些实施例中，阻障层的掺杂剂浓度大于通道层的掺杂剂浓度。在一些实施例中，通道层由石墨烯、硅烯、黑色磷烯或过渡金属二硫属化物材料制成。在一些实施例中，阻障层由过渡金属氧化物、过渡金属二硫属化物材料、其组合制成。
根据一些实施例，一种用于半导体元件的制造方法包括在基板上方形成2D通道层。在2D通道层上方形成顶部阻障层。顶部阻障层的能量带隙大于2D通道层的能量带隙。在顶部阻障层中形成开口。在开口中形成源极/漏极接触件。在基板上方形成栅电极。在一些实施例中，方法进一步包括掺杂顶部阻障层。在一些实施例中，方法进一步包括形成一间隔物层，间隔物层在2D通道层上且与2D通道层接触，且顶部阻障层形成在间隔物层上且与间隔物层接触。在一些实施例中，方法进一步包括在基板上方形成底部阻障层，且2D通道层形成于底部阻障层上方。在一些实施例中，顶部阻障层由2D材料制成。在一些实施例中，顶部阻障层与2D通道层之间的能量带隙差在约0.01eV至约3.9eV的范围中。
前文概述了若干实施例的特征，使得熟悉此项技术者可较佳理解本揭示案的态样。熟悉此项技术者应了解，他们可容易地使用本揭示案作为设计或修改用于实现相同目的及/或达成本文中所介绍的实施例的相同优势的其它制程及结构的基础。熟悉此项技术者亦应认识到，此些等效构造不脱离本揭示案的精神及范畴，且他们可在不脱离本揭示案的精神及范畴的情况下在本文进行各种改变、代替及替换。

Claims (1)

1.一种半导体元件，其特征在于，包括：
一基板；
一通道堆叠，该通道堆叠在该基板之上且包括：
一2D通道层；以及
一阻障层，其中该阻止层的一能量带隙大于该2D通道层的一能量带隙；
与该通道堆叠接触的源极/漏极接触件；以及
在该基板上方的一栅电极。
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