CN114765135A - 半导体装置结构 - Google Patents

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CN
China
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layer
source
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dielectric
drain
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庄其毅
钟政庭
陈豪育
程冠伦
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开提供一种半导体装置结构。上述半导体装置结构包括第一及第二源极/漏极外延特征、设置于第一与第二源极/漏极外延特征间的第一栅极电极层、第三及第四源极/漏极外延特征、设置于第三与第四源极/漏极外延特征间的第二栅极电极层、设置于第一及第二源极/漏极外延特征上的第五及第六源极/漏极外延特征以及设置于第五与第六源极/漏极外延特征间的第三栅极电极层。第三栅极电极层电性连接至第二源极/漏极外延特征。上述结构包括设置于第三及第四源极/漏极外延特征上的第七及第八源极/漏极外延特征。第二栅极电极层设置于第七与第八源极/漏极外延特征间。

Description

半导体装置结构
技术领域
本公开涉及一种半导体装置，尤其涉及一种具有垂直堆叠的场效晶体管的半导体装置。
背景技术
半导体集成电路(IC)工业已经历了指数性的成长。技术在IC材料与设计上的进步已产生了好几世代的IC，其中每一世代相较于先前世代都具有更小且更复杂的电路。在IC进化的过程中，功能密度(即：每单位芯片面积的互连装置的数量)通常会增加，同时几何尺寸(即：使用制造工艺所能创建的最小组件(或线段))则会减少。这种微缩(scaling down)的过程通常会以增加生产效率或降低相关成本的方式提供益处。这种微缩还增加了处理以及制造IC的复杂度。
在追求更高的装置密度、更好的性能以及更低的成本的过程中，来自制造与设计议题两者的挑战，带来了三维(three-dimensional)设计的发展，例如多重栅极场效晶体管(field effect transistor,FET)，包含纳米片(nanosheet)FET。在纳米片FET中，通道区域的所有侧表面被栅极电极所围绕，这允许通道区域中更加充分的空乏(depletion)，并因为较为陡峭的次临界电流摆幅(sub-threshold current swing,SS)以及较小的漏极导致势垒降低(drain induced barrier lowering,DIBL)，而带来了较低的短通道效应(short-channel effect)。随着晶体管尺寸的持续微缩，对于纳米片FET需要进一步的改进。
发明内容
本公开实施例提供一种半导体装置结构。上述半导体装置结构包括第一源极/漏极外延特征、第二源极/漏极外延特征、设置于第一源极/漏极外延特征与第二源极/漏极外延特征之间的第一栅极电极层、设置为相邻于第二源极/漏极外延特征的第三源极/漏极外延特征、第四源极/漏极外延特征、设置于第三源极/漏极外延特征与第四源极/漏极外延特征之间的第二栅极电极层、设置于第一源极/漏极外延特征上方的第五源极/漏极外延特征、设置于第二源极/漏极外延特征上方的第六源极/漏极外延特征以及设置于第五源极/漏极外延特征与第六源极/漏极外延特征之间的第三栅极电极层。第三栅极电极层电性连接至第二源极/漏极外延特征。上述半导体装置结构还包括设置于第三源极/漏极外延特征上方的第七源极/漏极外延特征，以及包括设置于第四源极/漏极外延特征上方的第八源极/漏极外延特征。第二栅极电极层设置于第七源极/漏极外延特征与第八源极/漏极外延特征之间。
本公开实施例提供一种存储器单元。上述存储器单元包括第一晶体管，具有第一栅极电极层、第一源极区域以及第一漏极区域；第二晶体管，设置为相邻于第一晶体管，且第二晶体管具有第二栅极电极层、第二源极区域以及第二漏极区域；第三晶体管，设置于第一晶体管上方，且第三晶体管包含第三栅极电极层、第三源极区域以及第三漏极区域；第四晶体管，设置于第二晶体管上方，且第四晶体管包含第二栅极电极层、第四源极区域以及第四漏极区域；第五晶体管，设置于第三晶体管上方，且第五晶体管包含第三栅极电极层、第五源极区域以及第五漏极区域；以及第六晶体管，设置于第四晶体管上方，且第六晶体管包含第四栅极电极层、第六源极区域以及第六漏极区域。
本公开实施例提供一种半导体装置结构的形成方法。上述形成方法包括在第一基板上方形成第一源极/漏极外延特征、第二源极/漏极外延特征、第三源极/漏极外延特征以及第四源极/漏极外延特征；在第一源极/漏极外延特征与第二源极/漏极外延特征之间形成第一栅极电极层；在第一源极/漏极外延特征、第二源极/漏极外延特征、第三源极/漏极外延特征以及第四源极/漏极外延特征上方形成第一介电层；在第二基板上方形成第一多层堆叠；将第一多层堆叠放置于第一源极/漏极外延特征、第二源极/漏极外延特征、第三源极/漏极外延特征以及第四源极/漏极外延特征上方；移除第二基板；移除第一多层堆叠的一些部分；在第一源极/漏极外延特征、第二源极/漏极外延特征、第三源极/漏极外延特征以及第四源极/漏极外延特征上方，形成第五源极/漏极外延特征、第六源极/漏极外延特征、第七源极/漏极外延特征以及第八源极/漏极外延特征；以及在第三源极/漏极外延特征与第四源极/漏极外延特征之间以及第七源极/漏极外延特征与第八源极/漏极外延特征之间，形成第二栅极电极层。
附图说明
本公开的方式自后续实施方式及附图可更佳理解。须强调的是，依据产业的标准作法，各种特征并未按比例绘制。事实上，各种特征的尺寸可能任意增加或减少以清楚论述。
图1为根据一些实施例所示，制造半导体装置结构的各种阶段中的一者的透视图。
图2A至图2F为根据一些实施例所示，沿着图1的A-A线段截取的制造半导体装置结构的各种阶段的截面侧视图。
图3A至图45A为根据一些实施例所示，沿着图1的A-A线段截取的制造半导体装置结构的各种阶段的截面侧视图。
图3B至图45B为根据一些实施例所示，沿着图1的B-B线段截取的制造半导体装置结构的各种阶段的截面侧视图。
图46为根据一些实施例所示，存储器单元的示意图。
附图标记如下：
100:半导体装置结构
101基板
102:多层堆叠
104:第一薄层
104a-104b:第一薄层
106:第二薄层
A-A:线段
B-B:线段
103:基板部分
108:掩模
110:鳍片
112:沟槽
114:绝缘材料
116:包覆层
118:介电层
120:介电材料
130:牺牲栅极堆叠
132:牺牲栅极介电层
134:牺牲栅极电极层
136:掩模
138:间隔物
122:内部间隔物
124:S/D外延特征
124a-124d:S/D外延特征
126:介电材料
128:开口
140:掩模
142:栅极介电层
144:栅极电极层
146:接点
146a-146c:接点
148:硅化物层
148a-148d:硅化物层
150:介电层
152a:导电特征
152b:导电特征
154:介电层
156a:导电特征
156b:导电特征
160:装置层
200:半导体装置结构
201:基板
202:多层堆叠
204:第一薄层
204a-204c:第一薄层
206:第二薄层
206a-206b:第二薄层
208:介电层
210:鳍片
216:包覆层
218:介电层
220:介电材料
230:牺牲栅极堆叠
232:牺牲栅极介电层
234:牺牲栅极电极层
236:掩模
238:间隔物
222:内部间隔物
224:S/D外延特征
224a-224d:S/D外延特征
226:介电材料
228:开口
240:掩模
242:栅极介电层
244:栅极电极层
246:接点
246a-246d:接点
248:硅化物层
248a-248c:硅化物层
250:介电层
252a:导电特征
252b:导电特征
254:介电层
256a:导电特征
256b:导电特征
260:装置层
300:半导体装置结构
301:基板
302:多层堆叠
304:第一薄层
304a-304b:第一薄层
306:第二薄层
308:介电层
310:鳍片
316:包覆层
318:介电层
320:介电材料
322:内部间隔物
330:牺牲栅极堆叠
332:牺牲栅极介电层
334:牺牲栅极电极层
336:掩模
338:间隔物
324:S/D外延特征
324a-324d:S/D外延特征
326:介电材料
340:掩模
342:栅极介电层
344:栅极电极层
350:掩模
352:栅极介电层
354:栅极电极层
346:接点
346a-346e:接点
348:硅化物层
348a-348b:硅化物层
400:互连结构
402:钝化层
404:承载基板
502:介电材料
504:接点
504a:接点
504b:接点
506:硅化物层
506a-506b:硅化物层
600:存储器单元
602-612:晶体管
614:钝化层
616:钝化层
具体实施方式
以下的公开提供许多不同实施例或范例，用以实施本公开的不同特征。本公开的各部件及排列方式，其特定范例叙述于下以简化说明。理所当然的，这些范例并非用以限制本公开。举例来说，若叙述中有着第一特征成形于第二特征之上或上方，其可能包含第一特征与第二特征以直接接触成形的实施例，亦可能包含有附加特征形成于第一特征与第二特征之间，而使第一特征与第二特征间并非直接接触的实施例。此外，本公开可在多种范例中重复参考数字及/或字母。该重复的目的为简化及清晰易懂，且本身并不规定所讨论的多种实施例及/或配置间的关系。
进一步来说，本公开可能会使用空间相对术语，例如“在…下方”、“下方”、“低于”、“在…上方”、“高于”、“在…上”、“顶部”、“上方”及类似词汇，以便于叙述附图中一个元件或特征与其他元件或特征间的关系。除了附图所描绘的方位外，空间相对术语亦欲涵盖使用中或操作中的装置其不同方位。设备可能会被转向不同方位(旋转90度或其他方位)，而此处所使用的空间相对术语则可相应地进行解读。
图1至图46根据一些实施例，显示了工艺半导体装置结构100的范例性工艺顺序。应理解的是，附加的操作可被提供于图1至图46所示的工艺之前、之中或之后，且对于方法的附加实施例，下文所述的操作中的一些操作可被取代或消除。操作/工艺的顺序可被互换。
图1为根据一些实施例所示，制造半导体装置结构100的各种阶段中的一者的透视图。如图1所示，多层堆叠102被形成在基板101上方。基板101可为半导体基板。在一些实施例中，基板101包括至少在基板101的表面上的单晶半导体层。基板101可包括单晶半导体材料，例如但不限于硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、锑化铟(InSb)、磷化镓(GaP)、锑化镓(GaSb)、砷化铟铝(InAlAs)、砷化铟镓(InGaAs)、磷化镓锑(GaSbP)、锑化镓砷(GaAsSb)以及磷化铟(InP)。在此实施例中，基板101由硅制成。在一些实施例中，基板101为绝缘层上硅(SOI)基板，其包括设置在两个硅层之间的绝缘层(未图示)。在一个方式中，绝缘层为氧化物。
基板101可包括在基板101的表面上的一或多个缓冲层(buffer layer)(未示出)。缓冲层可用于把晶格常数(lattice constant)自基板的晶格常数逐步改变为将在基板101上生长的源极/漏极(S/D)区域的晶格常数。缓冲层可由外延生长(epitaxially grown)的单晶半导体材料形成，例如但不限于Si、Ge、锗锡(GeSn)、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP以及InP。在一个实施例中，基板101包括外延生长在硅基板101上的SiGe缓冲层。SiGe缓冲层的锗浓度可从最底部缓冲层的30原子百分率(atomic percent)的锗，增加到最顶部缓冲层的70原子百分率的锗。
基板101可包括多种区域，这些区域被以杂质(例如：p型或n型杂质适当地掺杂)。举例来说，掺杂剂为用于n型场效晶体管(NFET)的硼以及用于p型FET(PFET)的磷。
多层堆叠102包括一或多个第一薄层104(例如：第一薄层104a、104b)以及一或多个第二薄层106。附图中显示了两个第一薄层104a、104b以及一个第二薄层106，这是用于说明的目的，且并非旨于限制超出权利要求中所具体记载的内容。可以理解的是，多层堆叠102中可形成有任何数量的第一薄层104以及第二薄层106。在一些实施例中，第二薄层106的数量在1与4之间。在一些实施例中，多层堆叠102包括交替的第一薄层104与第二薄层106。第一薄层104以及第二薄层106由具有不同蚀刻选择性(etch selectivity)及/或氧化速率的材料所制成。举例来说，第一薄层104由Si或SiGe所制成，而第二薄层106由Si、Ge、SiGe、碳纳米管、或是二维(2D)材料所制成。本公开中使用的术语“2D材料”，是指具有层内共价键结(covalent bonding)以及层间凡得瓦键结(Van der Waals bonding)的原子级薄晶体固体的单一薄层材料或是单层型(monolayer-type)材料。2D材料的范例可包括石墨烯或过渡金属二硫化物(transition metal dichalcogenide,MX2)，其中M是过渡金属元素而X是硫族化物元素。一些范例性的MX2材料可包括但不限于Hf、Te2、WS2、MoS2、WSe2、MoSe2或其任何组合。
第二薄层106或其一些部分可在后续阶段形成半导体装置结构100的一或多个纳米片通道。半导体装置结构100可包括纳米片晶体管。本文所用术语纳米片指拥有纳米尺度甚或是微米尺度的尺寸，并具有伸长(elongate)的形状的任何材料部分，且不论此部分的截面形状。因此，此术语表示圆形和实质圆形截面的伸长材料部分，以及包括诸如圆柱形或实质矩形截面的束状或条形材料部分。半导体装置结构100的纳米片通道可被栅极电极层所围绕。纳米片晶体管可被称为纳米线晶体管、栅极全环(gate-all-around,GAA)晶体管、多桥通道(multi-bridge channel,MBC)晶体管、或是具有围绕通道的栅极电极层的任何晶体管。下文进一步讨论使用第二薄层106来定义半导体装置结构100的一或多个通道。第二薄层106的厚度可为通道的厚度，并且可基于装置性能的考虑来选择。在一些实施例中，第二薄层106所具有的厚度范围自约2纳米(nm)至约9nm。
第一薄层104a、104b最终可被移除，且可用于为了将形成在其中的栅极堆叠定义空间。厚度是基于装置性能的考虑来进行选择的。在一些实施例中，每个第一薄层104a、104b所具有的厚度范围自约5nm至约20nm。
第一薄层104以及第二薄层106由任何合适的沉积工艺形成，例如外延或化学气相沉积(chemical vapor deposition,CVD)。举例来说，可通过分子束外延(molecular beamepitaxy,MBE)工艺、金属有机化学气相沉积(metalorganic chemical vapor deposition,MOCVD)工艺及/或其他合适的外延生长工艺，来执行多层堆叠102的薄层的外延生长。
图2A至图2F为根据一些实施例所示，沿着图1的线段A-A截取的制造半导体装置结构100的各种阶段的截面侧视图。如图2A所示，一或多个鳍片110被形成。在一些实施例中，每个鳍片110包括形成基板101的基板部分103、多层堆叠102的一部分以及掩模108的一部分。在形成鳍片110之前，掩模108被形成在多层堆叠102上方。掩模108可包括含氧层以及含氮层。含氧层可为衬垫(pad)氧化物层，例如SiO2层。含氮层可为衬垫氮化物层，例如Si3N4。掩模108可由任何合适的沉积工艺形成，例如化学气相沉积(CVD)工艺。
可使用合适的工艺制造鳍片110，包括双重图案化(double-patterning)或多重图案化(multi-patterning)工艺。一般而言，双重图案化或多重图案化工艺结合光刻(photolithography)以及自我对准(self-aligned)工艺，允许所创建的图案具有较小的间距，举例来说，具有小于另外使用单一、直接的光刻工艺所能获得的间距。举例来说，在一个实施例中，牺牲层被形成在基板上方并使用光刻工艺将之图案化。使用自我对准工艺沿着图案化的牺牲层的侧边形成间隔物。牺牲层接着被移除，且剩余的间隔物(或心轴(mandrel))可接着被用于通过蚀刻多层堆叠102以及基板101来图案化鳍片110。蚀刻工艺可包括干式蚀刻、湿式蚀刻、反应式离子蚀刻(reactive ion etch,RIE)及/或其他合适的工艺。如图2A所示，一个鳍片110被形成，但鳍片110的数量并不限于一个。
在一些实施例中，可使用合适的工艺制造鳍片110，包括光刻以及蚀刻工艺。光刻工艺可包括在掩模108上方形成光刻胶层(未图示)、将光刻胶曝光为图案、执行曝后烤工艺以及将光刻胶显影以形成图案化的光刻胶。在一些实施例中，将光刻胶图案化为图案化的光刻胶的执行，可使用电子束(e-beam)光刻工艺。图案化的光刻胶可接着被用于保护基板101的一些部分以及形成于其上的薄层，同时蚀刻工艺在未受保护的部分形成穿过掩模108、多层堆叠102并进入基板101中的沟槽112，进而留下延伸的鳍片110。可使用干式蚀刻(例如：RIE)、湿式蚀刻及/或其组合来形成沟槽112。
如图2B所示，绝缘材料114被形成在基板101上。绝缘材料114填充沟槽112(图2A)。绝缘材料114可首先被形成在鳍片110上方，使得鳍片110嵌入于绝缘材料114中。接着，诸如化学机械研磨(chemical mechanical polishing,CMP)工艺及/或回蚀刻(etch-back)工艺的平坦化操作被执行，使得鳍片110的顶部(例如：掩模108)自绝缘材料114暴露，如图2B所示。绝缘材料114可为含氧材料，例如氧化硅或氟掺杂的硅酸盐玻璃(fluorine-dopedsilicate glass,FSG)；含氮材料，例如氮化硅、氮氧化硅(SiON)、SiOCN、SiCN；低k值介电材料(例如：所具有的k值低于氧化硅的材料)；或是任何合适的介电材料。可通过任何合适的方法形成绝缘材料114，例如低压化学气相沉积(low-pressure chemical vapordeposition,LPCVD)、等离子体增强型化学气相沉积(plasma enhanced CVD,PECVD)、或是流动式化学气相沉积(FCVD)。
如图2C所示，绝缘材料114可被掘入(recess)至一高度，该高度处于或低于第一薄层104a的底部表面。可通过任何合适的工艺执行绝缘材料114的掘入，例如干式蚀刻或湿式蚀刻，它们选择性地移除绝缘材料114，但不会移除掩模108、第一薄层104a和104b以及第二薄层106。被掘入的绝缘材料114可为浅沟槽隔离(shallow trench isolation,STI)。
如图2D所示，包覆层(cladding layer)116被形成在掩模108以及多层堆叠102的暴露的表面上。在一些实施例中，包覆层116包括半导体材料，例如SiGe。在一些实施例中，包覆层116与第一薄层104a、104b包括具有相同蚀刻选择性的相同材料。举例来说，包覆层116与第一薄层104a、104b包括SiGe。包覆层116与第一薄层104a、104b随后可被移除，以为了栅极电极层创造空间。
如图2E所示，一或多个介电层118被形成在包覆层116以及绝缘材料114上。一或多个介电层118可包括低k值介电材料(例如：所具有的k值低于氧化硅的材料)、诸如SiO2、SiN、SiCN、SiOC或SiOCN的介电材料及/或高k值介电材料(例如：所具有的k值大于氧化硅的材料)。可通过一或多个沉积工艺形成一或多个介电层118，例如原子层沉积(atomic layerdeposition,ALD)、CVD、FCVD或是其他合适的工艺。可执行诸如CMP工艺的平坦化工艺，以移除一或多个介电层118以及包覆层116的形成在鳍片110上方的部分，如图2F所示。可通过平坦化工艺移除掩模108，且第一薄层104b的顶部可被暴露。剩余的一或多个介电层118可为介电特征，将随后形成的相邻的源极/漏极(S/D)外延特征沿着Y轴分隔。
图3A至图45A为根据一些实施例所示，沿着图1的线段A-A截取的制造半导体装置结构100的各种阶段的截面侧视图。图3B至图45B为根据一些实施例所示，沿着图1的线段B-B截取的制造半导体装置结构100的各种阶段的截面侧视图。如图3A及图3B所示，鳍片110包括基板部分103以及多层堆叠102。鳍片110的一部分可被移除并以介电材料120取代，如图3B所示。图案化掩模(未图示)可被形成在鳍片110上方，并覆盖鳍片110的一部分。鳍片110的未被图案化掩模覆盖的部分可被移除，且介电材料120可被形成在移除鳍片110的一部分所创造的空间中。介电材料120可包括与绝缘材料114或是一或多个介电层118相同的材料。在一些实施例中，介电材料120包括SiO2、SiN、SiCN、SiOCN或氮化硼(BN)。介电材料120将随后形成的相邻的S/D外延特征沿着X轴分隔。可执行诸如CMP工艺的平坦化工艺，以移除介电材料120的形成在鳍片110以及掩模上方的部分。
如图4B所示，一或多个牺牲栅极堆叠130被形成在鳍片110上。牺牲栅极堆叠130可包括牺牲栅极介电层132、牺牲栅极电极层134以及掩模136。间隔物138可被形成在每个牺牲栅极堆叠130的侧表面上。牺牲栅极介电层132可包括一或多层介电材料，例如SiO2、SiN、高k值介电材料及/或其他合适的介电材料。在一些实施例中，可通过CVD工艺、次大气压CVD(sub-atmospheric CVD,SACVD)工艺、FCVD工艺、ALD工艺、物理气相沉积(PVD)工艺、或其他合适的工艺来沉积牺牲栅极介电层132。牺牲栅极电极层134可包括多晶体硅(多晶硅)。掩模136可包括与掩模108相同的材料。在一些实施例中，可通过诸如层沉积的多种工艺来形成牺牲栅极电极层134以及掩模136，例如电镀(electroplating)、CVD(包括LPCVD与PECVD)、PVD、ALD、热氧化、电子束蒸镀(evaporation)、或是其他合适的沉积技术，或其组合。
可通过下列方法形成牺牲栅极堆叠130，首先形成牺牲栅极介电层132、牺牲栅极电极层134以及掩模136的毯覆层(blanket layer)，接着进行图案化以及蚀刻工艺。举例来说，图案化工艺包括光刻工艺(例如：黄光光刻或电子束光刻)，光刻工艺可进一步包括光刻胶涂布(例如：自旋涂布(spin-on coating))、软烤、光掩膜对准、曝光、曝后烤、光刻胶显影、冲洗(rinsing)、干燥(例如：自旋干燥及/或硬烤)、其他合适的光刻技术及/或其组合。在一些实施例中，蚀刻工艺可包括干式蚀刻(例如：RIE)、湿式蚀刻、其他蚀刻方法及/或其组合。通过图案化牺牲栅极堆叠130，鳍片110的多层堆叠102在每个牺牲栅极堆叠130的两侧上部分地暴露。如图4B所示，有两个牺牲栅极堆叠130被形成，这是用于说明的目的，且并非旨于限制超出权利要求中所具体记载的内容。能够理解的是，可以形成任意数量的牺牲栅极堆叠130。间隔物138可通过下列方法形成，首先沉积顺应性(conformal)的薄层，顺应性的薄层随后被回蚀刻以形成间隔物138。间隔物138可由介电材料制成，例如氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN、碳氧化硅、SiOCN及/或其组合。在一些实施例中，每个间隔物138包括复数薄层，例如主间隔物壁、衬垫层(liner layer)等。
如图5A及图5B所示，通过使用一或多种合适的蚀刻工艺，例如干式蚀刻、湿式蚀刻或其组合，多层堆叠102的暴露部分以及包覆层116的暴露部分被选择性地移除。移除工艺可包括一或多个蚀刻工艺，这些蚀刻工艺移除多层堆叠102的暴露部分以及包覆层116的暴露部分，但不会实质影响介电材料120、牺牲栅极堆叠130以及绝缘材料114。基板部分103可在每个牺牲栅极堆叠的两侧上暴露，如图5B所示。在这个阶段，多层堆叠102位在牺牲栅极堆叠130以及间隔物138下方的末端部分，可具有实质上平坦的表面，此平坦的表面可与对应的间隔物138齐平。
如图6A及图6B所示，每个第一薄层104a、104b的边缘部分以及包覆层116(图4A)的边缘部分被移除，且内部间隔物122被形成在通过移除第一薄层104a、104b以及包覆层116的边缘部分所创造的空间中。在一些实施例中，此移除是选择性的湿式蚀刻工艺，并未实质影响牺牲栅极堆叠130、第二薄层106、介电材料120以及基板部分103。在一些实施例中，内部间隔物122可包括介电材料，例如SiO2、SiN、SiCN、SiOC或SiOCN，或是其他合适的介电材料。
如图7A及图7B所示，S/D外延特征124(例如：S/D外延特征124a-124d)被形成在基板部分103上。每个S/D外延特征124可包括用于NFET的一或多层的Si、SiP、SiC以及SiCP，或是用于PFET的一或多层的Si、SiGe、Ge。在一些实施例中，S/D外延特征124包括用于NFET的一或多层的Si、SiP、SiC以及SiCP。S/D外延特征124可同时垂直地以及水平地生长以形成端面(facet)，端面可对应用于基板部分103的材料的晶面(crystalline plane)。可通过使用CVD、ALD或MBE的外延生长方法形成S/D外延特征124。S/D外延特征124与第二薄层106以及内部间隔物122接触，如图7B所示。S/D外延特征124可为S/D区域。在一些实施例中，S/D外延特征124a为源极区域，S/D外延特征124b为漏极区域，S/D外延特征124c为漏极区域，而S/D外延特征124d为源极区域。S/D外延特征124a可通过一或多个介电层118而沿着Y轴与相邻的S/D外延特征(未图示)分隔，如图7A所示。S/D外延特征124b与S/D外延特征124c由介电材料120所分隔，如图7B所示。
如图8A及图8B所示，S/D外延特征124通过移除每个S/D外延特征124的一部分而被掘入。S/D外延特征124的掘入可通过任何合适的工艺执行，例如干式蚀刻或湿式蚀刻，它们选择性地移除每个S/D外延特征124的一部分，但并未移除牺牲栅极堆叠130、内部间隔物122以及介电材料120。S/D外延特征124可被掘入至一高度，该高度处于第二薄层106的顶部表面，或是刚好在第二薄层106的顶部表面上方。在一些实施例中，S/D外延特征124被形成为处于第二薄层106的顶部表面或刚好在第二薄层106的顶部表面上方高度，且掘入工艺可被省略。
如图9A及图9B所示，介电材料126被形成在S/D外延特征124、一或多个介电层118以及介电材料120上方。在一些实施例中，蚀刻停止层(未图示)可被形成在S/D外延特征124、一或多个介电层118以及介电材料120上，且介电材料126被形成在蚀刻停止层上。在一些实施例中，介电材料126可被形成在牺牲栅极堆叠130上方，并且可执行平坦化工艺以移除介电材料126的设置在牺牲栅极堆叠130上方的部分。介电材料126可包括与介电材料120相同的材料。可通过合适的工艺形成介电材料126，例如通过FCVD形成。牺牲栅极堆叠130的掩模136亦可通过平坦化工艺而被移除。作为平坦化工艺的结果，牺牲栅极电极层134可被暴露。
如图10A及图10B所示，掩模140被形成在其中一个牺牲栅极堆叠130上，且未被掩模140所覆盖的暴露的牺牲栅极电极层134被移除。掩模140可包括与掩模108相同的材料。设置于暴露的牺牲栅极电极层134下方的牺牲栅极介电层132亦可被移除，以暴露第一薄层104b以及包覆层116(图2D)。暴露的第一薄层104b、包覆层116以及第一薄层104a可被移除。可通过一或多个蚀刻工艺移除牺牲栅极电极层134、牺牲栅极介电层132、第一薄层104a、104b以及包覆层116，例如干式蚀刻、湿式蚀刻、或其组合。作为移除工艺的结果，开口128可被形成，且第二薄层106未被内部间隔物122所覆盖的部分被暴露，如图10B所示。
如图11A及图11B所示，栅极介电层142被形成在开口128中，以及形成在基板部分103、内部间隔物122、第二薄层106以及间隔物138的暴露表面上。在一些实施例中，氧化层(未图示)可被形成在基板部分103与栅极介电层142之间，以及第二薄层106与栅极介电层142之间。栅极介电层142可包括一或多层。在一些实施例中，栅极介电层142包括由下列材料所制成的高k值介电材料：氧化铪(HfO2)、硅酸铪(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪铝(HfAlO)、氧化铪镧(HfLaO)、氧化铪锆(HfZrO)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化镧(LaO)、氧化铝(AlO)、氧化铝硅(AlSiO)、氧化锆(ZrO)、氧化钛(TiO)、氧化钽(Ta2O5)、氧化钇(Y2O3)、氮氧化硅(SiON)、或是其他合适的高k值材料。栅极电极层144被形成在栅极介电层142上以及开口128中，如图11B所示。栅极电极层144可包括一或多层导电材料，例如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、WCN、TiAl、TiTaN、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料及/或其组合。可通过PVD、CVD、ALD、电镀或其他合适的方法形成栅极电极层144。可执行诸如CMP工艺的平坦化工艺，以移除掩模140以及移除栅极介电层142与栅极电极层144的设置于介电材料126上方的部分。
如图12A及图12B所示，介电材料126、栅极介电层142以及栅极电极层144可被掘入，同时剩余的牺牲栅极堆叠130(图11B)与间隔物138(图11B)可被移除。掘入与移除可由平坦化工艺执行，例如由CMP工艺执行。在一些实施例中，图11B中所述的平坦化工艺亦可掘入介电材料126、栅极介电层142以及栅极电极层144，以及移除牺牲栅极堆叠130(图11B)与间隔物138(图11B)。作为平坦化工艺的结果，栅极电极层144与第一薄层104b可被暴露，且介电材料126、栅极电极层144以及第一薄层104b的表面可实质上共平面。
如图13A及图13B所示，接点146(例如：接点146a-146c)被形成在介电材料126中以及S/D外延特征124上方。接点146可包括一或多种导电材料，例如Ru、Mo、Co、Ni、W、Ti、Ta、Cu、Al、TiN及/或TaN，并且可通过任何合适的工艺形成，例如PVD、电化学电镀(ECP)或CVD。在一些实施例中，接点146a被形成在S/D外延特征124a上方，接点146c被形成在S/D外延特征124d上方，而接点146b被形成在S/D外延特征124b、124c上方。硅化物层148(例如：硅化物层148a-148d)可被形成在接点146与S/D外延特征124之间。在一些实施例中，接点146a与硅化物层148a接触，而硅化物层148a与S/D外延特征124a接触。接点146b与硅化物层148b、148c接触，而硅化物层148b与S/D外延特征124b接触，且硅化物层148c与S/D外延特征124c接触。接点146c与硅化物层148d接触，而硅化物层148d与S/D外延特征124d接触。在一些实施例中，接点146a及146c并不存在。可执行诸如CMP工艺的平坦化工艺，使得接点146与栅极电极层144可以是实质上共平面的。
如图14A及图14B所示，介电层150被形成在接点146、介电材料126、一或多个介电层118、栅极电极层144、栅极介电层142、内部间隔物122以及第一薄层104b上。介电层150可包括与介电材料126相同的材料，并且可通过与介电材料126相同的工艺来形成。在一些实施例中，介电层150包括SiO2、SiN、SiCN、SiOCN或BN。
如图15A及图15B所示，导电特征152a、152b被形成在介电层150中。导电特征152a、152b可包括与接点146相同的材料，并且可通过与接点146相同的工艺来形成。在一些实施例中，首先在介电层150中形成开口，接着导电特征152a、152b填充介电层150中的开口。导电特征152a、152b亦可被形成在介电层150上，并且可执行诸如CMP工艺的平坦化工艺，以移除导电特征152a、152b的被设置在介电层150上的部分。如此一来，介电层150与导电特征152a、152b的表面可以实质上共平面。导电特征152a、152b可与一或多个接点146接触。在一些实施例中，如图15B所示，导电特征152a、152b与接点146b接触，其中接点146b电性连接至S/D外延特征124b、124c。
如图16A及图16B所示，介电层154被形成在介电层150以及导电特征152a、152b上。介电层154可包括SiO2、SiN、SiCN、SiOCN或是BN，并且可通过与介电层150相同的工艺形成。介电层150与介电层154包括具有不同蚀刻选择性的不同材料。因此，当在介电层154中形成开口时，蚀刻剂基本上不会影响介电层150。
如图17A及图17B所示，导电特征156a、156b被形成在介电层154中。导电特征156a、156b可包括与接点146相同的材料，并且可通过与接点146相同的工艺来形成。在一些实施例中，首先在介电层154中形成开口，接着导电特征156a、156b填充介电层154中的开口。导电特征156a、156b亦可被形成在介电层154上，并且可执行诸如CMP工艺的平坦化工艺，以移除导电特征156a、156b的被设置在介电层154上的部分。如此一来，介电层154与导电特征156a、156b的表面可以实质上共平面。导电特征156a、156b可与一或多个导电特征152a、152b接触。在一些实施例中，如图17B所示，导电特征156a与导电特征152a接触，而导电特征156b与导电特征152b接触。介电层150、154可作为保护装置层160的钝化层，装置层160可包括一或多个晶体管，例如两个纳米片晶体管。此外，介电层150与介电层154为导电特征152a、152b、156a、156b提供了空间，以将装置层160中的装置的组件(例如：S/D外延特征124与栅极电极层144)电性连接至随后形成于其上的装置的组件。
如图18A及图18B所示，半导体装置结构200可被形成。半导体装置结构200包括基板201、形成在基板201上的多层堆叠202以及形成在多层堆叠202上的介电层208。基板201可包括与基板101相同的材料。多层堆叠202包括一或多个第一薄层204(例如：第一薄层204a-204c)以及一或多个第二薄层206(例如：第二薄层206a、206b)。附图中显示了三个第一薄层204a、204b、204c以及两个第二薄层206a、206b，这是用于说明的目的，且并非旨于限制超出权利要求中所具体记载的内容。可以理解的是，任何数量的第一薄层204以及第二薄层206可被形成在多层堆叠202中。在一些实施例中，第二薄层206的数量介于1与4之间。在一些实施例中，多层堆叠202包括交替的第一薄层204与第二薄层206。第一薄层204可包括与第一薄层104相同的材料，并且可通过与第一薄层104相同的工艺形成。第二薄层206可包括与第二薄层106相同的材料，并且可通过与第二薄层106相同的工艺形成。与第一薄层104相似，第一薄层204可最终被移除，并且用于为了栅极堆叠定义空间，其中栅极堆叠将形成在该空间中。与第二薄层106相似，第二薄层206的一些部分可形成纳米片通道，作为在后续阶段形成于装置层160上方的纳米片晶体管的一部分。介电层208可包括SiO2、SiN、SiCN、SiOCN或是BN，并且可通过与介电层150相同的工艺形成。介电层208与介电层154包括具有不同蚀刻选择性的不同材料。因此，当在介电层208中形成开口时，蚀刻剂基本上不会影响介电层154。介电层208可作为钝化层以保护多层堆叠202。介电层208亦可用于将形成自多层堆叠202的组件与导电特征156a、156b隔离。
在形成半导体装置结构200之后，半导体装置结构200可被翻转，如图18A及图18B所示。半导体装置结构100与半导体装置结构200可被转移到一工艺腔体中，并且在转移期间，介电层150、154以及介电层208分别保护装置层160以及多层堆叠202。
如图19A及图19B所示，介电层208被结合到介电层154以及导电特征156a、156b，而基板201被移除。因此，半导体装置结构100包括基板101、形成在基板101上方的装置层160、形成在装置层160上方的介电层150、154、208，以及形成在介电层208上方的多层堆叠202。从基板201形成的多层堆叠202，特别是第二薄层206，相较于在介电材料(例如：介电层208)上形成的薄层，具有较高的品质。举例来说，第二薄层206a由硅制成，第二薄层206a从第一薄层204a外延生长，而第一薄层204a从基板201外延生长。第二薄层206a亦可通过下列方式形成：首先在介电层208上形成多晶硅层，接着对多晶硅层进行退火。然而，由多晶硅形成的第二薄层206a比起使用外延从基板201形成的第二薄层206a，会具有较低的品质。换句话说，通过从基板201形成纳米片通道(第二薄层206的一部分)而非从介电层208形成，会有较高品质的纳米片通道形成在介电层208上方。
如图20A及图20B所示，一或多个鳍片210、包覆层216、一或多个介电层218以及介电材料220被形成。形成鳍片210、包覆层216、一或多个介电层218以及介电材料220的工艺，可与图2A至图2F以及图3A至图3B中所描述的工艺相同，不同之处在于绝缘材料114被省略。如图20A及图20B所示，包覆层216、一或多个介电层218以及介电材料220被形成在介电层208上。包覆层216被形成在鳍片210的两侧表面上，包覆层216可在随后被移除以创造用于栅极电极层的空间。一或多个介电层218沿着Y轴分隔随后形成的相邻的S/D外延特征，而介电材料220沿着X轴分隔随后形成的相邻的S/D外延特征。
如图21A及图21B所示，牺牲栅极堆叠230被形成在鳍片210上方。每个牺牲栅极堆叠230包括牺牲栅极介电层232、牺牲栅极电极层234以及掩模236。间隔物238可被形成在每个牺牲栅极堆叠230的侧表面上。牺牲栅极介电层232、牺牲栅极电极层234、掩模236以及间隔物238，可分别包括与牺牲栅极介电层132、牺牲栅极电极层134、掩模136以及间隔物138相同的材料，并且可分别通过与牺牲栅极介电层132、牺牲栅极电极层134、掩模136以及间隔物138相同的工艺来形成。
如图22A及图22B所示，鳍片210与包覆层216的未被牺牲栅极堆叠230所覆盖的暴露部分可被移除。鳍片210与包覆层216的暴露部分的移除，可通过与图5A及图5B中所述多层堆叠102的暴露部分与包覆层116的暴露部分的移除相同的工艺来执行。移除工艺可包括一或多个蚀刻工艺，这些蚀刻工艺移除鳍片210的暴露部分以及包覆层216的暴露部分，但不会实质影响介电层208、牺牲栅极堆叠230以及介电材料220。
如图23A及图23B所示，每个第一薄层204a、204b、204c的边缘部分以及包覆层216(图21A)的边缘部分被移除，且内部间隔物222被形成在通过移除第一薄层204a、204b、204c以及包覆层216的边缘部分所创造的空间中。在一些实施例中，此移除是选择性的湿式蚀刻工艺，并未实质影响牺牲栅极堆叠230、第二薄层206、介电材料220以及介电层208。在一些实施例中，内部间隔物222可包括与内部间隔物122相同的材料。
如图24A及图24B所示，从第二薄层206a、206b形成S/D外延特征224(例如：S/D外延特征224a-224d)。每个S/D外延特征224可包括用于NFET的一或多层Si、SiP、SiC以及SiCP，或是用于PFET的一或多层Si、SiGe、Ge。在一些实施例中，S/D外延特征224包括用于PFET的一或多层Si、SiGe、Ge。S/D外延特征224可同时垂直地以及水平地生长以形成端面，端面可对应用于第二薄层206a、206b的材料的晶面。可通过使用CVD、ALD或MBE的外延生长方法形成S/D外延特征224。S/D外延特征224与第二薄层206a、206b以及内部间隔物222接触，如图24B所示。S/D外延特征224可为S/D区域。在一些实施例中，S/D外延特征224a为源极区域，S/D外延特征224b为漏极区域，S/D外延特征224c为漏极区域，而S/D外延特征224d为源极区域。S/D外延特征224a可通过一或多个介电层218沿着Y轴与相邻的S/D外延特征(未图示)分隔，如第24A图所示。S/D外延特征224b与S/D外延特征224c由介电材料220所分隔，如图24B所示。在一些实施例中，S/D外延特征224可被形成至一高度，该高度刚好在第二薄层206a的顶部表面上方。在一些实施例中，S/D外延特征224可一开始被形成至处于第一薄层204a的顶部表面的高度或是高于第一薄层204a的顶部表面的高度，接着可执行掘入工艺，以将S/D外延特征224掘入至刚好在第二薄层206a的顶部表面上方的高度，如图24B所示。
介电材料226被形成在S/D外延特征224、一或多个介电层218以及介电材料220上方，如图24A及图24B所示。在一些实施例中，蚀刻停止层(未图示)可被形成在S/D外延特征224、一或多个介电层218以及介电材料220上，且介电材料226被形成在蚀刻停止层上。在一些实施例中，介电材料226可被形成在牺牲栅极堆叠230上方，并且可执行平坦化工艺以移除介电材料226的设置于牺牲栅极堆叠230上方的部分。介电材料226可包括与介电材料126相同的材料。可通过合适的工艺形成介电材料226，例如通过FCVD形成。牺牲栅极堆叠230的掩模236亦可通过平坦化工艺而被移除。作为平坦化工艺的结果，牺牲栅极电极层234可被暴露。
如图25A及图25B所示，掩模240被形成在设置于栅极电极层144上方的其中一个牺牲栅极堆叠230上，而设置于第一薄层104a、104b上方且未被掩模240所覆盖的暴露的牺牲栅极电极层234被移除。掩模240可包括与掩模140相同的材料。设置于暴露的牺牲栅极电极层234下方的牺牲栅极介电层232被移除，以暴露第一薄层204a以及包覆层216(图21A)。暴露的第一薄层204a、包覆层216、第一薄层204b以及第一薄层204c可被移除，以暴露介电层208的一部分。介电层208的暴露部分以及介电层154、150的设置于介电层208的暴露部分下方的部分被移除，以暴露第一薄层104b以及包覆层116(图3A)。暴露的第一薄层104b、暴露的包覆层116以及第一薄层104a被移除。可通过一或多个蚀刻工艺(例如干式蚀刻、湿式蚀刻或其组合)移除牺牲栅极电极层234、牺牲栅极介电层232、第一薄层204a、204b、204c、包覆层216、介电层208、154、150的一些部分、第一薄层104a、104b以及包覆层116。作为移除工艺的结果，开口228可被形成，第二薄层206a、206b未被内部间隔物222所覆盖的部分被暴露，且第二薄层106未被内部间隔物122所覆盖的部分被暴露，如图25B所示。
如图26A及图26B所示，栅极介电层242被形成在开口228中，以及形成在基板部分103、内部间隔物122、第二薄层106、介电层150、154、208、内部间隔物222、第二薄层206a、206b以及间隔物238的暴露表面上。在一些实施例中，氧化层(未图示)可被形成在基板部分103与栅极介电层242之间，以及第二薄层106、206a、206b与栅极介电层242之间。栅极介电层242可包括与栅极介电层142相同的材料，并且可通过与栅极介电层142相同的工艺形成。栅极电极层244被形成在栅极介电层242上以及开口228中，如图26B所示。栅极电极层244可包括与栅极电极层144相同的材料，并且可通过与栅极电极层144相同的工艺形成。可执行诸如CMP工艺的平坦化工艺，以移除掩模240以及移除栅极介电层242与栅极电极层244的设置于介电材料226上方的部分。
如图27A及图27B所示，介电材料226、栅极介电层242以及栅极电极层244可被掘入，同时剩余的牺牲栅极堆叠230(图26B)与间隔物238(图26B)可被移除。掘入与移除可由平坦化工艺执行，例如由CMP工艺执行。在一些实施例中，图27B中所述的平坦化工艺亦可掘入介电材料226、栅极介电层242以及栅极电极层244，以及移除牺牲栅极堆叠230(图26B)与间隔物238(图26B)。作为平坦化工艺的结果，栅极电极层244与第一薄层204a可被暴露，且介电材料226、栅极电极层244以及第一薄层204a的表面可实质上共平面。
如图28A及图28B所示，接点246(例如：接点246a-246d)被形成在介电材料226中。接点246可包括与接点146相同的材料，并且可通过与接点146相同的工艺形成。在一些实施例中，接点246a被形成在S/D外延特征224a上方，接点246b被形成在S/D外延特征224b上方，接点246d被形成在S/D外延特征224d上方，而接点246c被形成为穿过S/D外延特征224c和介电层208并与导电特征156b接触。硅化物层248(例如：硅化物层248a-248c)可被形成在接点246与S/D外延特征224之间。在一些实施例中，接点246a与硅化物层248a接触，而硅化物层248a与S/D外延特征224a接触。接点246b与硅化物层248b接触，而硅化物层248b与S/D外延特征224b接触。接点246d与硅化物层248c接触，而硅化物层248c与S/D外延特征224d接触。在接点246c与S/D外延特征224c之间，可以具有或是可以不具有硅化物层。可执行诸如CMP工艺的平坦化工艺，使得接点246与栅极电极层244可以是实质上共平面的。
如图29A及图29B所示，介电层250被形成在接点246、介电材料226、一或多个介电层218、栅极电极层244、栅极介电层242、内部间隔物222以及第一薄层204a上。介电层250可包括与介电材料150相同的材料，并且可通过与介电材料150相同的工艺来形成。在一些实施例中，介电层250包括SiO2、SiN、SiCN、SiOCN或是BN。
如图30A及图30B所示，导电特征252a、252b被形成在介电层250中。导电特征252a、252b可包括与导电特征152a、152b相同的材料，并且可通过与导电特征152a、152b相同的工艺来形成。如图30B所示，介电层250与导电特征252a、252b的表面可以实质上共平面。导电特征252a、252b可与一或多个接点246及/或栅极电极层244接触。在一些实施例中，如图30B所示，导电特征252a及252b分别与接点246b及栅极电极层244接触。
如图31A及图31B所示，介电层254被形成在介电层250以及导电特征252a、252b上。介电层254可包括SiO2、SiN、SiCN、SiOCN或是BN，并且可通过与介电层250相同的工艺形成。介电层250与介电层254包括具有不同蚀刻选择性的不同材料。因此，当在介电层254中形成开口时，蚀刻剂基本上不会影响介电层250。
如图32A及图32B所示，导电特征256a、256b被形成在介电层254中。导电特征256a、256b可包括与导电特征156a、156b相同的材料，并且可通过与导电特征156a、156b相同的工艺来形成。介电层254与导电特征256a、256b的表面可以实质上共平面。导电特征256a、256b可与一或多个导电特征252a、252b接触。在一些实施例中，如图32B所示，导电特征256a与导电特征252a接触，而导电特征256b与导电特征252b接触。介电层250、254可作为保护装置层260的钝化层，装置层260可包括一或多个晶体管，例如两个纳米片晶体管。此外，介电层250与介电层254为导电特征252a、252b、256a、256b提供了空间，以将装置层260中的装置的组件(例如：S/D外延特征224与栅极电极层244)电性连接至随后形成于其上的装置的组件。
如图33A及图33B所示，半导体装置结构300可被形成。半导体装置结构300包括基板301、形成在基板301上的多层堆叠302以及形成在多层堆叠302上的介电层308。基板301可包括与基板101相同的材料。多层堆叠302包括一或多个第一薄层304(例如：第一薄层304a、304b)以及一或多个第二薄层306。附图中显示了两个第一薄层304a、304b以及一个第二薄层306，这是用于说明的目的，且并非旨于限制超出权利要求中所具体记载的内容。可以理解的是，任何数量的第一薄层304以及第二薄层306可被形成在多层堆叠302中。在一些实施例中，第二薄层306的数量介于1与4之间。在一些实施例中，多层堆叠302包括交替的第一薄层304与第二薄层306。第一薄层304可包括与第一薄层104相同的材料，并且可通过与第一薄层104相同的工艺形成。第二薄层306可包括与第二薄层106相同的材料，并且可通过与第二薄层106相同的工艺形成。与第一薄层104相似，第一薄层304可最终被移除，并且用于为了栅极堆叠定义空间，其中栅极堆叠将形成在该空间中。与第二薄层106相似，第二薄层306的一些部分可形成纳米片通道，作为在后续阶段形成于装置层260上方的纳米片晶体管的一部分。介电层308可包括SiO2、SiN、SiCN、SiOCN或是BN，并且可通过与介电层150相同的工艺形成。介电层308与介电层254包括具有不同蚀刻选择性的不同材料。因此，当在介电层308中形成开口时，蚀刻剂基本上不会影响介电层254。介电层308可作为钝化层以保护多层堆叠302。介电层308亦可用于将形成自多层堆叠302的组件与导电特征256a、256b隔离。
在形成半导体装置结构300之后，半导体装置结构300可被翻转，如图33A及图33B所示。半导体装置结构100与半导体装置结构300可被转移到一工艺腔体中，并且在转移期间，介电层250、254以及介电层308分别保护装置层260以及多层堆叠302。
如图34A及图34B所示，介电层308被结合到介电层254以及导电特征256a、256b，而基板301被移除。因此，半导体装置结构100包括基板101、形成在基板101上方的装置层160、形成在装置层160上方的介电层150、154、208、形成在介电层208上方的装置层260、形成在装置层260上方的介电层250、254、308以及形成在介电层308上方的多层堆叠302。从基板301形成的多层堆叠302，特别是第二薄层306，相较于在介电材料(例如：介电层308)上形成的薄层，具有较高的品质。举例来说，第二薄层306由硅制成，第二薄层306从第一薄层304a外延生长，而第一薄层304a从基板301外延生长。第二薄层306亦可通过下列方式形成：首先在介电层308上形成多晶硅层，接着对多晶硅层进行退火。然而，由多晶硅形成的第二薄层306比起使用外延从基板301形成的第二薄层306，会具有较低的品质。换句话说，通过从基板301形成纳米片通道(第二薄层306的一部分)而非从介电层308形成，会有较高品质的纳米片通道形成在介电层308上方。
如图35A及图35B所示，一或多个鳍片310、包覆层316、一或多个介电层318以及介电材料320被形成。形成鳍片310、包覆层316、一或多个介电层318以及介电材料320的工艺，可与图2A至图2F以及图3A至图3B中所描述的工艺相同，不同之处在于绝缘材料114被省略。如图35A及图35B所示，包覆层316、一或多个介电层318以及介电材料320被形成在介电层308上。包覆层316被形成在鳍片310的两侧表面上，包覆层316可在随后被移除以创造用于栅极电极层的空间。一或多个介电层318沿着Y轴分隔随后形成的相邻的S/D外延特征，而介电材料320沿着X轴分隔随后形成的相邻的S/D外延特征。
如图36A及图36B所示，牺牲栅极堆叠330被形成在鳍片310上方。每个牺牲栅极堆叠330包括牺牲栅极介电层332、牺牲栅极电极层334以及掩模336。间隔物338可被形成在每个牺牲栅极堆叠330的侧表面上。牺牲栅极介电层332、牺牲栅极电极层334、掩模336以及间隔物338，可分别包括与牺牲栅极介电层132、牺牲栅极电极层134、掩模136以及间隔物138相同的材料，并且可分别通过与牺牲栅极介电层132、牺牲栅极电极层134、掩模136以及间隔物138相同的工艺来形成。
如图36A及图36B所示，鳍片310(图35A)与包覆层216(图35A)的未被牺牲栅极堆叠330所覆盖的暴露部分可被移除。鳍片310与包覆层316的暴露部分的移除，可通过与图5A及图5B中所述多层堆叠102的暴露部分与包覆层116的暴露部分的移除相同的工艺来执行。移除工艺可包括一或多个蚀刻工艺，这些蚀刻工艺移除鳍片310的暴露部分以及包覆层216的暴露部分，但不会实质影响介电层308、牺牲栅极堆叠330以及介电材料320。
如图36A及图36B所示，每个第一薄层304a、304b的边缘部分以及包覆层316(图35A)的边缘部分被移除，且内部间隔物322被形成在通过移除第一薄层304a、304b以及包覆层316的边缘部分所创造的空间中。在一些实施例中，此移除是选择性的湿式蚀刻工艺，并未实质影响牺牲栅极堆叠330、第二薄层306、介电材料320以及介电层308。在一些实施例中，内部间隔物322可包括与内部间隔物122相同的材料。
如图37A及图37B所示，从第二薄层306形成S/D外延特征324(例如：S/D外延特征324a-324d)。每个S/D外延特征324可包括用于NFET的一或多层Si、SiP、SiC以及SiCP，或是用于PFET的一或多层Si、SiGe、Ge。在一些实施例中，S/D外延特征324包括用于NFET的一或多层Si、SiP、SiC以及SiCP。S/D外延特征324可同时垂直地以及水平地生长以形成端面，端面可对应用于第二薄层306的材料的晶面。可通过使用CVD、ALD或MBE的外延生长方法形成S/D外延特征324。S/D外延特征324与第二薄层306以及内部间隔物322接触，如图37B所示。S/D外延特征324可为S/D区域。在一些实施例中，S/D外延特征324a为源极区域，S/D外延特征324b为漏极区域，S/D外延特征324c为漏极区域，而S/D外延特征324d为源极区域。S/D外延特征324a可通过一或多个介电层318沿着Y轴与相邻的S/D外延特征(未图示)分隔，如图37A所示。S/D外延特征324b与S/D外延特征324c由介电材料320所分隔，如图37B所示。在一些实施例中，S/D外延特征324可被形成至一高度，该高度刚好在第二薄层306的顶部表面上方。在一些实施例中，S/D外延特征324可一开始被形成至处于第一薄层304a的顶部表面的高度或是高于第一薄层304a的顶部表面的高度，接着可执行掘入工艺，以将S/D外延特征324掘入至刚好在第二薄层306的顶部表面上方的高度，如图37B所示。
介电材料326被形成在S/D外延特征324、一或多个介电层318以及介电材料320上方，如图38A及图38B所示。在一些实施例中，蚀刻停止层(未图示)可被形成在S/D外延特征324、一或多个介电层318以及介电材料320上，且介电材料326被形成在蚀刻停止层上。在一些实施例中，介电材料326可被形成在牺牲栅极堆叠330上方，并且可执行平坦化工艺以移除介电材料326的被设置在牺牲栅极堆叠330上方的部分。介电材料326可包括与介电材料126相同的材料。可通过合适的工艺形成介电材料326，例如通过FCVD形成。牺牲栅极堆叠330的掩模336亦可通过平坦化工艺而被移除。作为平坦化工艺的结果，牺牲栅极电极层334可被暴露。
如图39A及图39B所示，掩模340被形成在设置于栅极电极层244上方的其中一个牺牲栅极堆叠330上，而设置于第一薄层204a、204b上方且未被掩模340所覆盖的暴露的牺牲栅极电极层334被移除，并且被以栅极介电层342与栅极电极层344取代。掩模340可包括与掩模140相同的材料。设置于暴露的牺牲栅极电极层334下方的牺牲栅极介电层332被移除，以暴露第一薄层304a以及包覆层316(图35A)。暴露的第一薄层304a、包覆层316以及第一薄层304b被移除，以暴露介电层308的一部分。介电层308的暴露部分以及介电层254、250的设置于介电层308的暴露部分下方的部分被移除，以暴露第一薄层204a以及包覆层216(图21A)。暴露的第一薄层204a、暴露的包覆层216、第一薄层204b以及第一薄层204c被移除，以暴露介电层208的一部分。介电层208的暴露部分被移除，以暴露导电特征156a。可通过一或多个蚀刻工艺(例如干式蚀刻、湿式蚀刻或其组合)移除牺牲栅极电极层334、牺牲栅极介电层332、第一薄层304a、304b、包覆层316、介电层308、254、250、208的一些部分、第一薄层204a、204b、204c以及包覆层216。
如图39B所示，栅极介电层342被形成在介电层208、内部间隔物222、第二薄层206a、206b、介电层250、254、308、内部间隔物322、第二薄层306以及间隔物338的暴露表面上。在一些实施例中，氧化层(未图示)可被形成在第二薄层306、206a、206b与栅极介电层342之间。栅极介电层342可包括与栅极介电层142相同的材料，并且通过与栅极介电层142相同的工艺形成。栅极电极层344被形成在栅极介电层342上，如图39B所示。栅极电极层344可包括与栅极电极层144相同的材料，并且可通过与栅极电极层144相同的工艺形成。可执行诸如CMP工艺的平坦化工艺，以移除掩模340以及移除栅极介电层342与栅极电极层344的设置于介电材料326上方的部分。在平坦化工艺之后，牺牲栅极电极层334可被暴露。
如图40A及图40B所示，掩模350被形成在栅极介电层342与栅极电极层344上，而设置于栅极电极层244上方且未被掩模350所覆盖的暴露的牺牲栅极电极层334被移除，并且被以栅极介电层352与栅极电极层354取代。设置于暴露的牺牲栅极电极层334下方的牺牲栅极介电层332被移除，以暴露第一薄层304a以及包覆层316(图35A)。暴露的第一薄层304a、包覆层316以及第一薄层304b被移除，以暴露介电层308的一部分。可通过一或多个蚀刻工艺(例如干式蚀刻、湿式蚀刻或其组合)移除牺牲栅极电极层334、牺牲栅极介电层332、第一薄层304a、304b以及包覆层316。
如图40B所示，栅极介电层352被形成在介电层308、内部间隔物322、第二薄层306以及间隔物338的暴露表面上。在一些实施例中，氧化层(未图示)可被形成在第二薄层306与栅极介电层352之间。栅极介电层352可包括与栅极介电层142相同的材料，并且通过与栅极介电层142相同的工艺形成。栅极电极层354被形成在栅极介电层352上，如图40B所示。栅极电极层354可包括与栅极电极层144相同的材料，并且可通过与栅极电极层144相同的工艺形成。可执行诸如CMP工艺的平坦化工艺，以移除掩模350以及移除栅极介电层352与栅极电极层354的设置于介电材料326上方的部分。
如图41A及图41B所示，介电材料326、栅极介电层342、352以及栅极电极层344、354可被掘入。掘入与移除可由平坦化工艺执行，例如由CMP工艺执行。在一些实施例中，图40B中所述的平坦化工艺亦可掘入介电材料326、栅极介电层342、352以及栅极电极层344、354。作为平坦化工艺的结果，介电材料326、栅极电极层344、354的表面可实质上共平面。
如图42A及图42B所示，接点346(例如：接点346a-346e)被形成在介电材料326中及/或一或多个S/D外延特征324中。接点346可包括与接点146相同的材料，并且可通过与接点146相同的工艺形成。在一些实施例中，接点346a被形成在S/D外延特征324a上方，接点346b被形成为穿过S/D外延特征324b，接点346c被形成为穿过S/D外延特征324c，接点346d被形成在介电材料326中并与接点346b、346c接触，而接点346e被形成在S/D外延特征324d上方。硅化物层348(例如：硅化物层348a、348b)可被形成在接点346与S/D外延特征324之间。在一些实施例中，接点346a与硅化物层348a接触，而硅化物层348a与S/D外延特征324a接触。接点346e与硅化物层348b接触，而硅化物层348b与S/D外延特征324d接触。在接点346b与S/D外延特征324b之间还有接点346c与S/D外延特征324c之间，可以具有或是可以不具有硅化物层。可执行诸如CMP工艺的平坦化工艺，使得接点346与栅极电极层344、354可以是实质上共平面的。
如图42B所示，装置层360可包括栅极电极层344、354以及S/D外延特征324。在一些实施例中，半导体装置结构100包括垂直堆叠的互补FET(complementary FET,CFET)。举例来说，装置层160包括一或多个NFET，例如两个NFET。装置层260被设置在装置层160上方，且包括一或多个PFET，例如两个PFET。装置层360被设置在装置层260上方，且包括一或多个NFET，例如两个NFET。NFET与PFET通过介电层150、154、208、250、254、308中的导电特征来电性连接。与传统的平面CFET相比，垂直堆叠的CFET具有增加的装置密度。
如图43A及图43B所示，互连结构400被形成在接点346、介电材料326、一或多个介电层318、栅极电极层344、354、栅极介电层342、352以及内部间隔物322上。互连结构400所包括的介电材料具有嵌入其中的复数金属线(未图示)以及通孔(未图示)。金属线与通孔提供通往(to)诸如栅极电极层344、354以及接点346的特征的电性路径。钝化层402可被形成在互连结构400上，且承载基板404可被接合至钝化层402，如图43A以及图43B所示。
如图44A及图44B所示，半导体装置结构100被翻转以在半导体装置结构100上执行背面工艺(back side process)。在一些实施例中，在翻转半导体装置结构100之后，通过任何合适的方法移除基板101，如图45A及图45B所示。介电材料502可被形成在栅极电极层144、244、S/D外延特征124、介电材料120以及绝缘材料114上方。介电材料502可包括与介电材料120相同的材料，并且可通过与介电材料120相同的工艺形成。接点504(例如：接点504a、504b)可被形成在介电材料502中。接点504可包括与接点146相同的材料，并且可通过与接点146相同的工艺形成。在一些实施例中，接点504a被形成在S/D外延特征124d上方，而接点504b被形成在S/D外延特征124a上方。硅化物层506(例如：硅化物层506a、506b)可被形成在接触504与S/D外延特征124之间。在一些实施例中，接点504a与硅化物层506a接触，而硅化物层506a与S/D外延特征124d接触。接点504b与硅化物层506b接触，而硅化物层506b与S/D外延特征124a接触。可执行诸如CMP工艺的平坦化工艺，使得接点504与介电材料502的表面可以实质上共平面。
图46为根据一些实施例所示，存储器单元600的示意图。在一些实施例中，存储器单元600为6晶体管静态随机存取存储器(6-transistor static random-access memory,6T SRAM)。在一些实施例中，存储器单元600包括设置在第一层上的晶体管602、604、设置在第一层之上的第二层上的晶体管606、608以及设置在第二层之上的第三层上的晶体管610、612。在一些实施例中，晶体管602可为传输闸晶体管，晶体管604可为下拉晶体管，晶体管606、608可为上拉晶体管，晶体管610可为下拉晶体管，而晶体管612可为传输闸晶体管。互连结构400被设置在晶体管610、612上方，而钝化层402被设置在互连结构400上方。第一层通过钝化层614与第二层分隔，第三层通过钝化层616与第二层分隔。一或多个导电特征(未图示)可嵌入于钝化层614中，以连接设置在第一与第二层中的晶体管的组件。一或多个导电特征(未图示)可嵌入于钝化层616中，以连接设置在第二与第三层中的晶体管的组件。通过垂直堆叠晶体管，与传统的6T SRAM相比，装置密度得以提升。存储器单元600可为图45A及图45B中所示的半导体装置结构100(但没有承载基板404且翻转回来)。举例来说，晶体管602包括栅极电极层144、作为源极区域的S/D外延特征124a以及作为漏极区域的S/D外延特征124b。晶体管604包括栅极电极层244、作为源极区域的S/D外延特征124d以及作为漏极区域的S/D外延特征124c。晶体管606包括栅极电极层344、作为源极区域的S/D外延特征224a以及作为漏极区域的S/D外延特征224b。晶体管608包括栅极电极层244、作为源极区域的S/D外延特征224d以及作为漏极区域的S/D外延特征224c。晶体管610包括栅极电极层344、作为源极区域的S/D外延特征324a以及作为漏极区域的S/D外延特征324b。晶体管612包括栅极电极层354、作为源极区域的S/D外延特征324d以及作为漏极区域的S/D外延特征324c。介电层150、154、208可为钝化层614，而介电层250、254、308可为钝化层616。
在一些实施例中，如图45B及图46所示，晶体管602的漏极区域(S/D外延特征124b)电性连接至晶体管604的漏极区域(S/D外延特征124c)，而晶体管602、604两者的漏极区域电性连接至晶体管606的栅极电极层344以及晶体管608的漏极区域(S/D外延特征224c)。晶体管604、608共享相同的栅极电极层244，而晶体管606、610共享相同的栅极电极层344。晶体管606的漏极区域(S/D外延特征224b)电性连接至晶体管610的漏极区域(S/D外延特征324b)，其中晶体管610的漏极区域电性连接至晶体管612的漏极区域(S/D外延特征324c)，且晶体管612的漏极区域电性连接至晶体管608的栅极电极层244。晶体管602的源极区域(S/D外延特征124a)可连接至位元线(BLB)，晶体管604的源极区域(S/D外延特征124d)可连接至负电压(Vss)，晶体管606的源极区域(S/D外延特征224a)可连接至正电压(Vdd)，晶体管608的源极区域(S/D外延特征224d)可连接至正电压(Vdd)，晶体管610的源极区域(S/D外延特征324a)可连接至负电压(Vss)，而晶体管612的源极区域(S/D外延特征324d)可连接至位元线(BL)。
本公开提供包含垂直堆叠的CFET的半导体装置结构100。CFET的相邻的层可由钝化层分隔，且导电特征可被嵌入于钝化层中，以在相邻的层之中的CFET的组件之间提供电性连接。一些实施例可达成一些优点。举例来说，通过半导体装置结构100，垂直堆叠的CFET的装置密度得以增加。此外，被设置在CFET的相邻的层之间且其中具有导电特征的钝化层，带来了方便的信号/电流选路(routing)。
本公开的一个实施例是为一种半导体装置结构。上述半导体装置结构包括第一源极/漏极外延特征、第二源极/漏极外延特征、设置于第一源极/漏极外延特征与第二源极/漏极外延特征之间的第一栅极电极层、设置为相邻于第二源极/漏极外延特征的第三源极/漏极外延特征、第四源极/漏极外延特征、设置于第三源极/漏极外延特征与第四源极/漏极外延特征之间的第二栅极电极层、设置于第一源极/漏极外延特征上方的第五源极/漏极外延特征、设置于第二源极/漏极外延特征上方的第六源极/漏极外延特征以及设置于第五源极/漏极外延特征与第六源极/漏极外延特征之间的第三栅极电极层。第三栅极电极层电性连接至第二源极/漏极外延特征。上述半导体装置结构还包括设置于第三源极/漏极外延特征上方的第七源极/漏极外延特征，以及包括设置于第四源极/漏极外延特征上方的第八源极/漏极外延特征。第二栅极电极层设置于第七源极/漏极外延特征与第八源极/漏极外延特征之间。
在一或多个实施例中，第二源极/漏极外延特征电性连接至第三源极/漏极外延特征。在一或多个实施例中，第三源极/漏极外延特征电性连接至第七源极/漏极外延特征。
在一或多个实施例中，上述半导体装置结构还包括第一介电层，第一介电层设置于第一源极/漏极外延特征、第二源极/漏极外延特征、第三源极/漏极外延特征以及第四源极/漏极外延特征与第五源极/漏极外延特征、第六源极/漏极外延特征、第七源极/漏极外延特征以及第八源极/漏极外延特征之间。
在一或多个实施例中，上述半导体装置结构还包括第二介电层以及第三介电层，其中第二介电层设置于第一介电层上，而第三介电层设置于第二介电层上。
在一或多个实施例中，上述半导体装置结构还包括设置于第五源极/漏极外延特征上方的第九源极/漏极外延特征，以及包括设置于第六源极/漏极外延特征上方的第十源极/漏极外延特征。第三栅极电极层设置于第九源极/漏极外延特征与第十源极/漏极外延特征之间。上述半导体装置结构还包括设置于第七源极/漏极外延特征上方的第十一源极/漏极外延特征、设置于第八源极/漏极外延特征上方的第十二源极/漏极外延特征以及设置于第十一源极/漏极外延特征与第十二源极/漏极外延特征之间的第四栅极电极层。
在一或多个实施例中，第六源极/漏极外延特征电性连接至第十源极/漏极外延特征，第十源极/漏极外延特征电性连接至第十一源极/漏极外延特征，而第十一源极/漏极外延特征电性连接至第二栅极电极层。
在一或多个实施例中，上述半导体装置结构还包括第二介电层、第三介电层以及第四介电层。第二介电层设置于第五源极/漏极外延特征、第六源极/漏极外延特征、第七源极/漏极外延特征以及第八源极/漏极外延特征与第九源极/漏极外延特征、第十源极/漏极外延特征、第十一源极/漏极外延特征以及第十二源极/漏极外延特征之间。第三介电层设置于第二介电层上，而第四介电层设置于第三介电层上。
本公开的另一个实施例是为一种存储器单元。上述存储器单元包括第一晶体管，具有第一栅极电极层、第一源极区域以及第一漏极区域；第二晶体管，设置为相邻于第一晶体管，且第二晶体管具有第二栅极电极层、第二源极区域以及第二漏极区域；第三晶体管，设置于第一晶体管上方，且第三晶体管包含第三栅极电极层、第三源极区域以及第三漏极区域；第四晶体管，设置于第二晶体管上方，且第四晶体管包含第二栅极电极层、第四源极区域以及第四漏极区域；第五晶体管，设置于第三晶体管上方，且第五晶体管包含第三栅极电极层、第五源极区域以及第五漏极区域；以及第六晶体管，设置于第四晶体管上方，且第六晶体管包含第四栅极电极层、第六源极区域以及第六漏极区域。
在一或多个实施例中，上述存储器单元还包括第一钝化层，设置于第一晶体管、第二晶体管与第三晶体管、第四晶体管之间；以及一或多个第一导电特征，电性连接第三栅极电极层与第一漏极区域、第二漏极区域、第四漏极区域。在一或多个实施例中，第二栅极电极层延伸穿过第一钝化层。
在一或多个实施例中，上述存储器单元还包括第二钝化层，设置于第三晶体管、第四晶体管与第五晶体管、第六晶体管之间；以及一或多个第二导电特征，将第二栅极电极层电性连接至第六漏极区域，以及将第三漏极区域电性连接至第五漏极区域，其中第五漏极区域电性连接至第六漏极区域。
在一或多个实施例中，上述存储器单元还包括一或多个第一通道，设置于第一源极区域与第一漏极区域之间；一或多个第二通道，设置于第二源极区域与第二漏极区域之间；一或多个第三通道，设置于第三源极区域与第三漏极区域之间；一或多个第四通道，设置于第四源极区域与第四漏极区域之间；一或多个第五通道，设置于第五源极区域与第五漏极区域之间；以及一或多个第六通道，设置于第六源极区域与第六漏极区域之间。
在一或多个实施例中，第一栅极电极层包裹环绕一或多个第一通道的一部分、第二栅极电极层包裹环绕一或多个第二通道的一部分和一或多个第四通道的一部分、第三栅极电极层包裹环绕一或多个第三通道的一部分和一或多个第五通道的一部分以及第四栅极电极层包裹环绕一或多个第六通道的一部分。
本公开进一步的实施例是为一种半导体装置结构的形成方法。上述形成方法包括在第一基板上方形成第一源极/漏极外延特征、第二源极/漏极外延特征、第三源极/漏极外延特征以及第四源极/漏极外延特征；在第一源极/漏极外延特征与第二源极/漏极外延特征之间形成第一栅极电极层；在第一源极/漏极外延特征、第二源极/漏极外延特征、第三源极/漏极外延特征以及第四源极/漏极外延特征上方形成第一介电层；在第二基板上方形成第一多层堆叠；将第一多层堆叠放置于第一源极/漏极外延特征、第二源极/漏极外延特征、第三源极/漏极外延特征以及第四源极/漏极外延特征上方；移除第二基板；移除第一多层堆叠的一些部分；在第一源极/漏极外延特征、第二源极/漏极外延特征、第三源极/漏极外延特征以及第四源极/漏极外延特征上方，形成第五源极/漏极外延特征、第六源极/漏极外延特征、第七源极/漏极外延特征以及第八源极/漏极外延特征；以及在第三源极/漏极外延特征与第四源极/漏极外延特征之间以及第七源极/漏极外延特征与第八源极/漏极外延特征之间，形成第二栅极电极层。
在一或多个实施例中，上述形成方法还包括在第五源极/漏极外延特征、第六源极/漏极外延特征、第七源极/漏极外延特征以及第八源极/漏极外延特征上方，形成第二介电层。
在一或多个实施例中，上述形成方法还包括在第三基板上方形成第二多层堆叠；将第二多层堆叠放置于第五源极/漏极外延特征、第六源极/漏极外延特征、第七源极/漏极外延特征以及第八源极/漏极外延特征上方；以及移除第三基板。
在一或多个实施例中，上述形成方法还包括在第五源极/漏极外延特征、第六源极/漏极外延特征、第七源极/漏极外延特征以及第八源极/漏极外延特征上方，形成第九源极/漏极外延特征、第十源极/漏极外延特征、第十一源极/漏极外延特征以及第十二源极/漏极外延特征；在第五源极/漏极外延特征与第六源极/漏极外延特征之间以及第九源极/漏极外延特征与第十源极/漏极外延特征之间，形成第三栅极电极层；以及在第十一源极/漏极外延特征与第十二源极/漏极外延特征之间形成第四栅极电极层。
在一或多个实施例中，第一多层堆叠的至少一层的一些部分，与第五源极/漏极外延特征、第六源极/漏极外延特征、第七源极/漏极外延特征以及第八源极/漏极外延特征接触，而第二多层堆叠的至少一层的一些部分，与第九源极/漏极外延特征、第十源极/漏极外延特征、第十一源极/漏极外延特征以及第十二源极/漏极外延特征接触。
在一或多个实施例中，上述形成方法还包括翻转第一基板以及移除第一基板。
前述内文概述多项实施例的特征，如此可使于本技术领域中技术人员更佳地了解本公开的方式。本技术领域中技术人员应当理解他们可轻易地以本公开为基础设计或修改其他工艺及结构，以完成相同的目的及/或达到与本文介绍的实施例或范例相同的优点。本技术领域中技术人员亦需理解，这些等效结构并未脱离本公开的精神及范围，且在不脱离本公开的精神及范围的情况下，可对本公开进行各种改变、置换以及变更。

Claims (1)

1.一种半导体装置结构，包括：
一第一源极/漏极外延特征；
一第二源极/漏极外延特征；
一第一栅极电极层，设置于上述第一源极/漏极外延特征与上述第二源极/漏极外延特征之间；
一第三源极/漏极外延特征，设置为相邻于上述第二源极/漏极外延特征；
一第四源极/漏极外延特征；
一第二栅极电极层，设置于上述第三源极/漏极外延特征与上述第四源极/漏极外延特征之间；
一第五源极/漏极外延特征，设置于上述第一源极/漏极外延特征上方；
一第六源极/漏极外延特征，设置于上述第二源极/漏极外延特征上方；
一第三栅极电极层，设置于上述第五源极/漏极外延特征与上述第六源极/漏极外延特征之间，其中上述第三栅极电极层电性连接至上述第二源极/漏极外延特征；
一第七源极/漏极外延特征，设置于上述第三源极/漏极外延特征上方；以及
一第八源极/漏极外延特征，设置于上述第四源极/漏极外延特征上方，其中上述第二栅极电极层设置于上述第七源极/漏极外延特征与上述第八源极/漏极外延特征之间。
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