CN112242489A - 形成全环栅场效应晶体管的方法和半导体器件 - Google Patents

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麦特西亚斯·帕斯拉克
马库斯·约翰内斯·亨里克斯·凡·达尔
堤姆斯·文森
乔治·瓦伦提斯
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Abstract

在形成全环栅场效应晶体管(GAA FET)的方法中，形成鳍结构。鳍结构包括多个堆叠结构，每个堆叠结构包括介电层、位于介电层上方的CNT、位于CNT上方的支撑层。在鳍结构上方形成牺牲栅极结构，形成隔离绝缘层，通过图案化隔离绝缘层来形成源极/漏极开口，从源极/漏极开口中的多个堆叠结构的每个去除支撑层，并且在源极/漏极开口中形成源极/漏极接触层。形成源极/漏极接触件，使得源极/漏极接触件仅与CNT的部分直接接触，并且介电层的部分设置在源极/漏极接触件与CNT之间。本发明的实施例还涉及具有全环栅场效应晶体管的半导体器件。

Description

形成全环栅场效应晶体管的方法和半导体器件
技术领域
本发明的实施例涉及形成全环栅场效应晶体管的方法和半导体器件。
背景技术
随着半导体行业在追求更高的器件密度、更高的性能和更低的成本而进入纳米技术工艺节点，来自制造和设计问题的挑战引起三维设计(诸如GAA结构)的发展。非Si基低维度材料是提供更好的静电(例如，对于短沟道效应)和更高的性能(例如，较少的表面散射)的有前景的候选。由于它们的高的载流子迁移率和基本上一维的结构，碳纳米管(CNT)被认为是一种有前景的候选。
发明内容
本发明的实施例提供了一种形成全环栅场效应晶体管(GAA FET)的方法，所述方法包括：形成鳍结构，所述鳍结构包括多个堆叠结构，每个堆叠结构包括介电层、位于所述介电层上方的碳纳米管、位于所述碳纳米管上方的支撑层；在所述鳍结构上方形成牺牲栅极结构；形成隔离绝缘层；通过图案化所述隔离绝缘层形成源极/漏极开口；从所述源极/漏极开口中的所述多个堆叠结构的每个去除所述支撑层；以及在所述源极/漏极开口中形成源极/漏极接触层，其中，形成源极/漏极接触件，使得所述源极/漏极接触件仅与所述碳纳米管的部分直接接触，并且所述介电层的部分设置在所述源极/漏极接触件与所述碳纳米管之间。
本发明的另一实施例提供了一种形成全环栅场效应晶体管(GAA FET)的方法，所述方法包括：在衬底上方形成鳍结构，其中，碳纳米管(CNT)嵌入支撑材料中；在所述鳍结构上方形成牺牲栅极结构；在所述牺牲栅极结构和所述鳍结构上方形成绝缘层；去除所述牺牲栅极结构，使得所述鳍结构的部分暴露；从所述鳍结构的暴露部分去除所述支撑材料，使得所述碳纳米管的沟道区域暴露；在所述碳纳米管的暴露的沟道区域周围形成栅极结构；在所述绝缘层中形成源极/漏极开口；去除所述源极/漏极开口中的所述支撑材料，使得所述碳纳米管的源极/漏极区域暴露；在所述源极/漏极极开口中的暴露的碳纳米管周围形成介电层；部分地去除所述介电层，使得所述介电层的部分保留在所述源极/漏极开口中的所述碳纳米管上；以及在所述源极/漏极开口中形成源极/漏极接触层，其中，形成源极/漏极接触件，使得所述源极/漏极接触件与所述碳纳米管的部分直接接触，并且所述介电层的剩余部分设置在所述源极/漏极接触件与所述碳纳米管之间。
本发明的又一实施例提供了一种具有全环栅场效应晶体管的半导体器件，包括：碳纳米管(CNT)，设置在衬底上方；栅极结构，形成在沟道区域中的所述碳纳米管周围；以及源极/漏极接触件，形成在源极/漏极区域中的所述碳纳米管周围，其中：所述源极/漏极接触件仅与所述碳纳米管的部分直接接触，并且所述介电层部分地覆盖所述碳纳米管，并且设置在所述源极/漏极接触件与所述碳纳米管之间。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A示出了根据本发明的实施例的使用碳纳米管(CNT)的GAA FET的示意图。
图1B、图1C和图1D示出了根据本发明的实施例的嵌入式掺杂方案。
图2A、图2B、图2C和图2D示出了根据本发明的实施例的使用CNT的GAA FET的源极/漏极区域中的各种嵌入式掺杂结构。
图3A、图3B、图3C和图3D示出了根据本发明的实施例的使用CNT的GAA FET的源极/漏极区域中的各种嵌入式掺杂结构。
图4A、图4B、图4C和图4D示出了根据本发明的实施例的使用CNT的GAA FET的源极/漏极区域中的各种嵌入式掺杂结构。
图5A、图5B、图5C和图5D示出了根据本发明的实施例的使用CNT的GAA FET的源极/漏极区域中的各种嵌入式掺杂结构。
图6A、图6B、图6C、图6D、图6E和图6F示出了根据本发明的实施例的使用CNT的GAAFET的顺序制造工艺的各个阶段。
图7A、图7B、图7C、图7D和图7E示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段。
图8A和图8B示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段中的一个。
图9A和图9B示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段中的一个。
图10A和图10B示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段中的一个。
图11A和图11B示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段中的一个。
图12A和图12B示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段中的一个。
图13A、图13B和图13C示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段中的一个。
图14A和图14B示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段中的一个。
图15A和图15B示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段中的一个。
图16A、图16B和图16C示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段中的一个。
图17A和图17B示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段中的一个。
图18A和图18B示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段中的一个。
图19A、图19B和图19C示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段。
图19D、图19E和图19F示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段。
图19G、图19H和图19I示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段。
图20A和图20B示出了根据本发明的实施例的使用CNT的GAA FET的截面图。
图21A、图21B、图21C和图21D示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段。
图22A、图22B和图22C示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段中的一个。
图23示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段中的一个。
图24A和图24B示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段中的一个。
图25A和图25B示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段中的一个。
图26A和图26B示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段中的一个。
图27A和图27B示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段中的一个。
图28A和图28B示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段中的一个。
图29A、图29B和图29C示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段中的一个。
图30A和图30B示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段中的一个。
图31示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段中的一个。
图32A、图32B、图32C和图32D示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段。
图33A、图33B、图33C和图33D示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段。
图34A、图34B、图34C和图34D示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段。
图35A、图35B和图35C示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段。
图36A和图36B示出了根据本发明的实施例的使用CNT的平面FET。
具体实施方式
应该理解，以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，元件的尺寸不限于公开的范围或值，而是可以取决于器件的工艺条件和/或期望性质。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。在附图中，为了简化，省略了一些层/部件。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。另外，术语“由……制成”可以表示“包括”或“由……组成”。此外，在以下制造工艺中，在所描述的操作之中/之间可以存在一个或多个附加操作，并且操作顺序可以改变。在本发明中，短语“A、B和C中的一个”表示“A、B和/或C”(A、B、C、A和B、A和C、B和C或A、B和C)，除非另有说明，否则不表示来自A的一个元件、来自B的一个元件和来自C的一个元件。与一个实施例中描述的材料、配置、尺寸、工艺和/或操作相同或相似的材料、配置、尺寸、工艺和/或操作可以用于其他实施例中，并且可以省略详细解释。
由于它们的圆柱形的几何形状、优异的电学和机械特性，具有nm级(例如，约1nm)的直径的碳纳米管(CNT)被认为是制造成比例的FET器件的选择材料。具有约10nm以下的栅极长度的使用CNT的场效应晶体管(FET)显示出出色的电气特性。然而，尚未建立与CMOS制造技术兼容的制造技术。在本发明中，通过在衬底上堆叠对准的CNT的层并且由堆叠的CNT形成鳍结构，提供了与CMOS技术兼容的横向全环栅工艺流程。
在一些实施例中，半导体器件包括场效应晶体管的新颖结构，该场效应晶体管包括堆叠的全环栅(GAA)碳纳米管(CNT)。半导体器件包括对准的CNT的阵列，CNT周围包裹有栅极介电层和栅电极层。具有CNT的GAA FET可以应用于先进技术节点中的逻辑电路。然而，控制CNT中的掺杂分布通常是有挑战性的。通常，期望的是具有GAA FET的未掺杂沟道区域，同时具有掺杂的源极/漏极延伸区域和源极/漏极接触区域。
在本发明中，在源极/漏极区域中采用静电掺杂技术以通过放置一个或多个介电层来在半导电CNT中感应电荷(嵌入式掺杂方案)，以在CNT中提供更多的载流子并且降低接触电阻。
图1A示出了根据本发明的实施例的使用碳纳米管(CNT)的GAA FET的示意图。
如图1A所示，在CNT 100周围设置栅极介电层102，并且在栅极介电层102上设置栅电极105，从而形成GAA结构。在源极/漏极区域中，也将导电材料制成的源极/漏极接触件70设置在CNT 100周围。在一些实施例中，介电层200部分地覆盖CNT 100的源极/漏极区域，使得源极/漏极接触件70仅与CNT 100的一部分直接接触，并且介电层200设置在源极/漏极接触件70和CNT 100之间。
图1B至图1D示出了根据本发明的实施例的嵌入式掺杂方案。图1B至图1D是对应于图1A的线Z1-Z1的截面图。为了说明的目的，在图1B至图1D中，介电层200完全覆盖CNT 100。然而，在下面的实施例中，介电层200仅部分地覆盖源极/漏极接触件下面的CNT 100。
在图1B中，其中具有固定电荷的介电层200包裹CNT 100。在一些实施例中，介电层200是非化学计量的氮化硅(例如，SiNx)。由于介电层200具有正的固定电荷，因此在用于n型FET的CNT 100中感应出负的移动电荷。在一些实施例中，介电层200的厚度在约1nm至约10nm的范围内。在其他实施例中，介电层200携带负的固定电荷，这在用于p型FET的CNT 100中感应出正的移动电荷。携带负的固定电荷的介电层200包括MoO3或NiO2。
在图1C中，介电层200包括与CNT 100接触的第一介电层210和位于第一介电层210上方的第二介电层220。在一些实施例中，第二介电层220内部具有负界面电荷，并且第一介电层210内部具有正的界面电荷。在第一介电层和第二介电层之间的界面处的该介电偶极结构在用于n型FET的CNT 100中感应出负的移动电荷。在一些实施例中，第二介电层220由氧化铪(HfO2)制成，并且第一介电层由氧化铝(Al2O3)或氮氧化铝(AlOxNy)制成。在其他实施例中，第一介电层210是氧化硅(SiO2)，并且第二介电层220是Y2O3和La2O3中的一种。在一些实施例中，第一介电层和第二介电层200的厚度在约1nm至约10nm的范围内。在一些实施例中，介电层200包括与CNT接触的第一介电层、设置在第一介电层上方的第二介电层和设置在第二介电层上方的第三介电层，它们在CNT中感应出正电荷的第一和第二介电层之间的界面处构成介电偶极结构。在一些实施例中，第一介电层由氧化铝制成，第二介电层由氧化硅制成，并且第三介电层由氧化铝制成。第一和第三介电层包括其他氧化物，诸如氧化钪、氧化铒、氧化钼和氧化镍。
在图1D中，介电层200包括与CNT 100接触的第三介电层230和位于第三介电层230上方的第四介电层240。在一些实施例中，第四介电层240内部具有正电荷，并且第三介电层230内部具有负电荷。第一和第二介电层之间的界面处的该介电偶极结构在用于p型FET的CNT 100中感应出正的移动电荷。在一些实施例中，第三介电层230是氧化硅(SiO2)，并且第四介电层240是Al2O3和HfO2中的一种。在其他实施例中，第三介电层230是氮氧化铝(AlOxNy)，而第四介电层是氧化铝(Al2O3)。在一些实施例中，第三介电层和第四介电层200的厚度在约1nm至约10nm的范围内。
图2A至图2D示出了根据本发明的实施例的使用CNT的GAA FET的源极/漏极区域中的各种嵌入式掺杂结构。如图2A至图2D所示，介电层200的单层部分地覆盖源极/漏极接触件70下方的CNT 100，并且源极/漏极接触件70进一步覆盖介电层200。在图2A中，CNT 100的左侧和右侧部分由介电层200覆盖，而CNT 100的顶部和底部与源极/漏极接触件70直接接触。在图2B中，CNT 100的顶部和底部由介电层200覆盖，而CNT100的左侧和右侧部分与源极/漏极接触件70直接接触。在图2C中，CNT100的顶部与源极/漏极接触件70直接接触，并且CNT 100的剩余部分由介电层200覆盖。在图2D中，CNT 100的底部与源极/漏极接触件70直接接触，并且CNT 100的剩余部分由介电层200覆盖。
图3A至图3D示出了根据本发明的实施例的使用CNT的GAA FET的源极/漏极区域中的各种嵌入式掺杂结构。如图3A至图3D所示，介电层200的单层部分地覆盖源极/漏极接触件70下方的CNT 100，并且源极/漏极接触件70不覆盖介电层200。在图3A中，CNT 100的左侧和右侧部分由介电层200覆盖，而CNT 100的顶部和底部与源极/漏极接触件70直接接触。在图3B中，CNT 100的顶部和底部由介电层200覆盖，而CNT 100的左侧和右侧部分与源极/漏极接触件70直接接触。在图3C中，CNT 100的顶部与源极/漏极接触件70直接接触，并且CNT100的剩余部分由介电层200覆盖。在图3D中，CNT 100的底部与源极/漏极接触件70直接接触，并且CNT 100的剩余部分由介电层200覆盖。
图4A至图4D示出了根据本发明的实施例的使用CNT的GAA FET的源极/漏极区域中的各种嵌入式掺杂结构。如图4A至图4D所示，包括第一和第二介电层210和220(或图1D的第三和第四介电层230和240)的介电层200的双层部分地覆盖源极/漏极接触件70下方的CNT100，并且源极/漏极接触件70进一步覆盖双层介电层200。在图4A中，CNT 100的左侧和右侧部分由介电层200覆盖，而CNT 100的顶部和底部与源极/漏极接触件70直接接触。在图4B中，CNT 100的顶部和底部由介电层200覆盖，而CNT 100的左侧和右侧部分与源极/漏极接触件70直接接触。在图4C中，CNT 100的顶部与源极/漏极接触件70直接接触，并且CNT 100的剩余部分由介电层200覆盖。在图4D中，CNT 100的底部与源极/漏极接触件70直接接触，并且CNT 100的剩余部分由介电层200覆盖。
图5A至图5D示出了根据本发明的实施例的使用CNT的GAA FET的源极/漏极区域中的各种嵌入式掺杂结构。如图5A至图5D所示，包括第一和第二介电层210和220(或图1D的第三和第四介电层230和240)的介电层200的双层部分地覆盖源极/漏极接触件70下方的CNT100，并且源极/漏极接触件70不覆盖介电层200。在图5A中，CNT 100的左侧和右侧部分由介电层200覆盖，而CNT 100的顶部和底部与源极/漏极接触件70直接接触。在图5B中，CNT 100的顶部和底部由介电层200覆盖，而CNT100的左侧和右侧部分与源极/漏极接触件70直接接触。在图5C中，CNT100的顶部与源极/漏极接触件70直接接触，并且CNT 100的剩余部分由介电层200覆盖。在图5D中，CNT 100的底部与源极/漏极接触件70直接接触，并且CNT 100的剩余部分由介电层200覆盖。
在一些实施例中，在垂直于CNT的延伸方向的截面中，介电层200覆盖CNT 100的外周的25％至90％。例如，如图2C所示，对应于由介电层200覆盖的外周的角度θ在约90度至324度的范围内。在其他实施例中，角度θ在从约120度(33.3％)度到约270度(75％)度的范围内。如图2A、图2B、图3A、图3B、图4A、图4B、图5A和图5B所示，当将介电层200划分为多个区域时，角度θ是各个区域的角度的总和。
在一些实施例中，源极/漏极接触件70与CNT100欧姆接触。在其他实施例中，源极/漏极接触件70与CNT100肖特基接触。
图6A至图19I示出了根据本发明的实施例的使用碳纳米管的GAA FET的顺序制造工艺的各个阶段。应该理解的是，可以在图6A至图19I所示的工艺之前、期间和之后提供附加的操作，并且对于该方法的附加实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。与关于图1A至图5D描述的材料、配置、尺寸、工艺和/或操作相同或相似的材料、配置、尺寸、工艺和/或操作可以用于以下实施例中，并且可以省略详细说明。
如图6A所示，在衬底10上方形成底部支撑层15。在一些实施例中，衬底10由合适的元素半导体制成，诸如硅、金刚石或锗；合适的合金或化合物半导体，诸如IV族化合物半导体(例如，硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、GeSn、SiSn、SiGeSn)、III-V族化合物半导体(例如，砷化镓、砷化铟镓(InGaAs)、砷化铟、磷化铟、锑化铟、磷砷化镓或磷化镓铟)等。诸如玻璃的绝缘材料可以用作衬底。在一些实施例中，底部支撑层15由绝缘材料制成。在一些实施例中，底部支撑层包括氧化硅、氮化硅、SiON、SiOC、SiOCN和SiCN或其他合适的绝缘材料的一层或多层。在其他实施例中，底部支撑层包括Si、Ge和SiGe中的一种的多晶或非晶材料。底部支撑层15可以通过合适的膜形成方法形成，诸如热氧化、化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD)。在某些实施例中，氧化硅(例如，SiO2)用作底部支撑层15。
然后，如图6B所示，一个或多个碳纳米管(CNT)100布置在底部支撑层15上方。在一些实施例中，不使用底部支撑层，并且CNT 100直接设置在衬底10上。CNT布置在与基本相同的方向(例如，Y方向)对准的底部支撑层15上。在一些实施例中，CNT 100的对准与Y方向的偏离为约±10度，并且在其他实施例中为约±5度。在某些实施例中，偏离约为±2度。在一些实施例中，沿着X方向以约50个管/μm至约300个管/μm的密度布置CNT 100，并且在其他实施例中，沿X方向的密度在约100个管/μm至约200个管/μm的范围内。在一些实施例中，CNT100的长度(在Y方向上)在约0.5μm至约5μm的范围内，并且在其他实施例中在约1μm至约2μm的范围内。在一些实施例中，CNT 100的平均直径在约1.0nm至约2.0nm的范围内。
可以通过各种方法形成碳纳米管，诸如利用衬底(例如，石英或蓝宝石)上的金属催化剂的CVD、电弧放电或激光烧蚀方法。将形成的CNT分散在溶剂中，诸如十二烷基硫酸钠(SDS)。在一些实施例中，可以使用各种方法将CNT转移到衬底上并且设置在衬底上，诸如浮动蒸发自组装方法。
如图6C所示，在将CNT 100转移到底部支撑层15上之后，在设置在底部支撑层15上的CNT(第一组CNT)上方形成第一支撑层21。在一些实施例中，第一支撑层21包括Si、Ge和SiGe中的一种的多晶或非晶材料。在其他实施例中，第一支撑层21包括一层或多层氧化硅、氮化硅、SiON、SiOC、SiOCN和SiCN或其他合适的绝缘材料。在一些实施例中，第一支撑层21包括有机材料，诸如有机聚合物。在某些实施例中，第一支撑层21由与底部支撑层15不同的材料制成。在其他实施例中，第一支撑层21由与底部支撑层15相同的材料制成。第一支撑层21可以通过合适的膜形成方法(诸如CVD、PVD或ALD)形成。在一个实施例中，由于其高厚度均匀性和厚度可控性，使用ALD。
在一些实施例中，当在第一组CNT 100上方共形地形成第一支撑层时，第一支撑层的上表面具有峰和谷的波浪形状。在一些实施例中，第一支撑层21的厚度在约2nm至约10nm的范围内，并且在其他实施例中，在约3nm至5nm的范围内。在其他实施例中，在第一支撑层21形成有波浪状的上表面之后，执行一个或多个平坦化操作以平坦化支撑层21的上表面。平坦化操作包括回蚀刻工艺或化学机械抛光(CMP)工艺。在一个实施例中，使用CMP。
然后，如图6D所示，在第一支撑层21上方形成第二支撑层22。在一些实施例中，第二支撑层22由与第一支撑层21相同的材料制成。第二支撑层22的厚度与第一支撑层21的厚度基本相同。在一些实施例中，相对于平均厚度，厚度差在±5％以内。
此外，如图6D所示，第二组CNT 100设置在第二支撑层22上。当第一支撑层的上表面具有波浪形状时，第二组CNT 100趋向于布置在波浪形状的谷处。
在一些实施例中，重复形成CNT组和形成支撑层以形成n个支撑层，在每个支撑层中嵌入CNT，其中n是三个以上的整数。在一些实施例中，n高达20。图6D示出一个实施例，其中形成六个支撑层21、22、23、24、25和26，从而形成设置在支撑层20中的六层CNT。在下面的说明中，第一至第六支撑层21-26称为支撑层20。
在图6D中，一层中的CNT 100以基本恒定的间距布置，并且垂直方向上的CNT对准。然而，支撑层20中的CNT的布置不限于图6D的那些。在一些实施例中，一层中的CNT在X方向上具有随机间距。在一些实施例中，当CNT 100的平均直径为DCNT时，CNT的水平间距PH为DCNT≤PH≤10×DCNT。在一些实施例中，两个相邻的CNT彼此接触。此外，在一些实施例中，在垂直方向上，不同层中的至少两个CNT 100彼此不对准。CNT100的垂直间距PV由支撑层的厚度确定。在一些实施例中，相邻层中的CNT100的垂直间距PV为0.9×PA≤PV≤1.1×PA，其中PA是多层的平均间距。在其他实施例中，垂直间距PV为0.95×PA≤PV≤1.05×PA。
在一些实施例中，在将CNT 100转移到衬底10上方之后，执行如图7A至图7E所示的修整工艺。如图7A至图7E所示，在将CNT 100转移到底部支撑层15上之后，通过使用光刻操作，在CNT 100的中心部分上方形成作为覆盖层的光刻胶图案12。如图7C所示，暴露出CNT100的端部。在一些实施例中，光刻胶图案12的宽度W21在约50nm至约2000nm的范围内，并且在其他实施例中在约100nm至约1000nm的范围内。然后，如图7D所示，通过蚀刻去除CNT 100的暴露的端部。此外，如图7E所示，然后通过干蚀刻和/或使用有机溶剂的湿去除来去除光刻胶图案12。
参照图6E，通过使用一种或多种光刻和蚀刻操作，在支撑层20上方形成掩模图案18，并且将具有CNT 100的支撑层20图案化为一个或多个鳍结构30，如图6F所示。在一些实施例中，掩模图案18是光刻胶层，并且在其他实施例中可以是由介电材料制成的硬掩模。在一些实施例中，可以通过任何合适的方法来图案化鳍结构30。例如，可以使用一个或多个光刻工艺来图案化鳍结构，所述光刻工艺包括双重图案化工艺或多重图案化工艺。通常，双重图案化或多重图案化工艺将光刻和自对准工艺相结合，允许创建具有例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件或心轴来图案化鳍结构。
在一些实施例中，鳍结构30在X方向上的宽度在约5nm至约20nm的范围内，并且在其他实施例中在约7nm至约12nm的范围内。当底部支撑层15由与支撑层20相同或相似的材料制成时，底部支撑层15也被图案化为鳍结构，如图6F所示。在其他实施例中，当底部支撑层15由与支撑层20不同的材料制成时，底部支撑层15不被图案化。
在一些实施例中，每个鳍结构的CNT 100的总数在约5至约100的范围内，并且在其他实施例中在约10至约50的范围内。
随后，如图8A和图8B所示，在鳍结构30上方形成牺牲栅极结构40。图8A是沿X方向的截面图，图8B是沿Y方向的截面图。通过在鳍结构30上方毯式沉积牺牲栅电极层来形成牺牲栅极结构40，使得鳍结构30完全嵌入在牺牲栅电极层中。牺牲栅电极层包括硅、锗或硅锗，诸如多晶硅或非晶硅。在一些实施例中，牺牲栅电极层的厚度在约100nm至约200nm的范围内。在一些实施例中，对牺牲栅电极层进行平坦化操作。使用包括LPCVD和PECVD的CVD、PVD、ALD或其他合适的工艺来沉积牺牲栅电极层。在一些实施例中，在鳍结构30和牺牲栅电极层之间不形成牺牲栅极介电层，并且在其他实施例中，在鳍结构30和牺牲栅电极层之间形成牺牲栅极介电层。
随后，在牺牲栅电极层40上方形成掩模层42。掩模层42包括氮化硅(SiN)层和氧化硅层中的一个或多个。接下来，对掩模层执行图案化操作，并且将牺牲栅电极层图案化为牺牲栅极结构40，如图8A和图8B所示。通过图案化牺牲栅极结构，鳍结构30在牺牲栅极结构40的相对侧上部分地暴露，从而限定了源极/漏极(S/D)区域，如图8B所示。在本发明中，源极和漏极可互换使用，并且其结构基本相同。在图8A和图8B中，在两个鳍结构30上方形成两个牺牲栅极结构40，但是牺牲栅极结构的数量不限于该配置。在一些实施例中，可以在Y方向上布置一个或多个两个的牺牲栅极结构。在某些实施例中，在牺牲栅极结构的两侧上形成一个或多个伪牺牲栅极结构以提高图案保真度。
如图9A和图9B所示，在形成牺牲栅极结构40之后，通过使用CVD或其他合适的方法共形地形成用于栅极侧壁间隔件44的绝缘材料的毯式层。毯式层以共形的方式沉积，使得其形成为在牺牲栅极结构40的垂直表面(例如，侧壁)、水平表面和顶部上具有基本相等的厚度。在一些实施例中，沉积毯式层至约2nm至约10nm的范围内的厚度。在一些实施例中，毯式层的绝缘材料是基于氮化硅的材料，诸如SiN、SiON、SiOCN或SiCN和它们的组合。在某些实施例中，绝缘材料是SiOC、SiCON和SiCN中的一种。从图9A和图9B可以理解，在一些实施例中，CNT 100由支撑层20支撑，但是不由侧壁间隔件44支撑(锚定)。在一些实施例中，在形成用于侧壁间隔件44的毯式层之前，轻微蚀刻支撑层20以暴露CNT 100的端部。在这种情况下，CNT 100的端部由侧壁间隔件44支撑(锚定)。
此外，如图9A和图9B所示，通过各向异性蚀刻在牺牲栅极结构40的相对侧壁上形成栅极侧壁间隔件44。在形成毯式层之后，使用例如反应离子蚀刻(RIE)对毯式层执行各向异性蚀刻。在各向异性蚀刻工艺期间，从水平表面去除大部分绝缘材料，从而在垂直表面(诸如牺牲栅极结构的侧壁和暴露的鳍结构的侧壁)上留下介电间隔件层。掩模层42可以从侧壁间隔件暴露。在一些实施例中，可以随后执行各向同性蚀刻工艺以从暴露的鳍结构30的S/D区域的上部去除绝缘材料。
随后，形成衬垫层46(诸如蚀刻停止层)以利用侧壁间隔件44和暴露的鳍结构30覆盖栅极结构40。在一些实施例中，衬垫层46包括通过CVD(包括LPCVD和PECVD)、PVD、ALD或其他合适的工艺形成的基于氮化硅的材料，诸如氮化硅、SiON、SiOCN或SiCN和它们的组合。在某些实施例中，衬垫层46由氮化硅制成。此外，如图9A和图9B所示，形成第一层间介电(ILD)层50。用于第一ILD层50的材料包括包含Si、O、C和/或H的化合物，诸如氧化硅、SiCOH和SiOC。诸如聚合物的有机材料可以用于第一ILD层50。
在形成第一ILD层50之后，执行诸如CMP的平坦化操作，使得牺牲栅电极层40暴露，如图10A和图10B所示。然后，如图11A和图11B所示，去除牺牲栅电极层40，从而在栅极间隔55中暴露鳍结构的沟道区域。可以使用等离子体干蚀刻和/或湿蚀刻去除牺牲栅极结构40。当牺牲栅电极层40是多晶硅并且第一ILD层50是氧化硅时，可以使用诸如TMAH溶液的湿蚀刻剂来选择性地去除牺牲栅电极层40。
此外，如图12A和图12B所示，去除栅极间隔55中的支撑层20以释放CNT100。可以使用等离子体干蚀刻和/或湿蚀刻将支撑层20选择性地去除以释放CNT 100。当支撑层20是多晶硅或非晶硅并且第一ILD层50是氧化硅时，使用诸如TMAH溶液的湿蚀刻剂。当牺牲栅电极层40和支撑层20由相同的材料制成时，通过相同的蚀刻操作执行牺牲栅电极层40的去除和支撑层20的去除。
在释放CNT 100的沟道区域之后，在CNT 100周围形成栅极介电层102，如图13A至图13C所示。图13C是栅极结构的放大图。在一些实施例中，栅极介电层102包括一层或多层介电材料，诸如氧化硅、氮化硅或高k介电材料、其他合适的介电材料和/或它们的组合。高k介电材料的示例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料和/或它们的组合。在一些实施例中，对于n沟道FET，栅极介电层102由HfO2制成，并且对于p沟道FET，由Al2O3制成。在一些实施例中，栅极介电层102具有在约0.5nm至约2.5nm的范围内的厚度，并且在其他实施例中具有在约1.0nm至约2.0nm的范围内的厚度。可以通过CVD、ALD或任何合适的方法来形成栅极介电层102。在一个实施例中，使用诸如ALD的高度共形沉积工艺形成栅极介电层102，以确保在CNT 100的每个沟道区域周围形成具有均匀厚度的栅极介电层。
在一些实施例中，在形成栅极介电层102之前，在CNT周围形成界面层(未示出)。界面层由例如SiO2制成，并且在一些实施例中具有在约0.5nm至约1.5nm的范围内的厚度。在其他实施例中，界面层的厚度在约0.6nm至约1.0nm的范围内。
在某些实施例中，在栅极介电层102上形成一个或多个功函调整层104。功函调整层104由导电材料制成，诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或两种或多种这些材料的多层。在某些实施例中，TiN用作功函调整层104。功函调整层104可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺形成。此外，针对可以使用不同金属层的n沟道FET和p沟道FET，可以分别形成功函调整层104。
然后，如图13A和图13B所示，在功函调整层104上方形成栅电极层106。栅电极层106包括一层或多层导电材料，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或它们的组合。可以通过CVD、ALD、电镀或其他合适的方法来形成栅电极层106。栅电极层106也沉积在第一ILD层50的上表面上方，然后通过使用例如CMP平坦化形成在第一ILD层50上方的栅极介电层102、功函调整层104和栅电极层106，直到露出第一ILD层50。
在图13A和图13B中，栅极介电层完全包裹在每个CNT 100周围，功函调整层104也完全包裹在每个CNT 100周围，并且相邻CNT 100的功函调整层104之间形成的间隔由栅电极层106填充。在其他实施例中，如图14A和图14B所示，功函调整层104填充相邻的CNT 100的栅极介电层102之间的间隔，并且栅电极层106覆盖功函调整层104的外表面。
然后，如图15A和图15B所示，在第一ILD层50上方形成第二ILD层60，并且通过使用一个或多个光刻和蚀刻操作来形成源极/漏极接触开口65。通过该操作，去除了支撑层20，并且因此CNT 100的源极/漏极区域暴露于源极/漏极接触开口65。在图15B中，支撑层20的一部分保留在侧壁间隔件44下方。当支撑层20由介电材料制成时，剩余的支撑层20用作将栅电极层106和随后形成的源极/漏极接触件70/72分隔开的内部间隔件。
随后，如图16A所示，在暴露的CNT 100周围形成介电层200。在一些实施例中，介电层200是单层，并且在其他实施例中，介电层200是双层结构。在某些实施例中，形成三个或更多介电层作为介电层200。在一些实施例中，通过ALD或CVD或任何合适的膜形成方法形成介电层200。
在一些实施例中，如图16B所示，当相邻的CNT 100之间的间隔相对较宽时，介电层200分别包裹在每个CNT 100周围。在其他实施例中，如图16C所示，当相邻CNT 100之间的间隔相对较窄时，包裹一个CNT 100的介电层200与包裹相邻CNT 100的介电层200是连续的。
接下来，如图17A和图17B所示，从CNT 100的源极/漏极区域去除介电层200的一部分，因此，暴露出CNT 100的一部分源极/漏极区域。在一些实施例中，如图17B所示，从CNT100的顶部去除一部分介电层。在一些实施例中，使用各向异性干蚀刻。在其他实施例中，交替进行各向异性蚀刻和各向同性蚀刻。
接下来，如图18A和图18B所示，源极/漏极接触开口65填充有一层或多层导电材料。导电材料包括W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt和Zr中的一种或多种，或任何其他合适的导电材料。在一些实施例中，下部接触层70包裹在具有插入的介电层200的CNT 100的源极/漏极区域周围，并且上部接触层72形成在下部接触层70上。
在一些实施例中，下部接触层70是TiN、Ti和TaN中的一种或多种。在一些实施例中，上部接触层是W、Cu和Co中的一种或多种。此外，在一些实施例中，一个或多个栅极接触件与源极/漏极接触件同时形成或通过与源极/漏极接触件不同的操作形成。
图19A至图19C和图19D至图19F示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段。如图19A所示，介电层200包括第一介电层210和第二介电层220(或第三介电层230和第四介电层240)。
在一些实施例中，当相邻的CNT 100之间的间隔相对较宽时，介电层200分别包裹在每个CNT 100周围。在其他实施例中，如图19A至图19C所示，当相邻的CNT 100之间的间隔相对较窄时，第一介电层210分别包裹在每个CNT 100周围，并且包裹在一个CNT 100周围的第二介电层220与包裹在相邻CNT 100周围的第二介电层220是连续的。在其他实施例中，如图19D至图19F所示，当相邻的CNT 100之间的间隔较窄时，包裹在每个CNT 100周围的第一介电层210和包裹在一个CNT 100周围的第二介电层220与包裹在相邻CNT 100周围的第一和第二介电层是连续的。
图19G、图19H和图19I示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段。如图19G所示，沿着垂直方向(Z方向)，介电层200(或双层)包裹在每个CNT 100周围。在去除部分介电层的蚀刻操作中，最顶部的CNT 100的顶部和侧面暴露，并且最顶部的CNT 100下面的CNT 100的侧面暴露。因此，介电层200的覆盖率在最顶部的CNT100和下面的其他CNT之间是不同的。
在一些实施例中，一个GAA FET中的CNT 100的总数在约5至约100的范围内，并且在其他实施例中在约10至约50的范围内。在一些实施例中，一个GAA FET中的CNT的总数不同于另一GAA FET中的CNT的总数。在一些实施例中，在GAA FET中，CNT中的两个CNT在水平方向上彼此接触，并且没有CNT在垂直方向上接触另一CNT。在一些实施例中，首先形成源极/漏极接触件，然后形成栅极结构。
图20A和图20B示出了根据本发明的另一实施例的使用CNT的GAA FET的截面图。与关于图1A至图19I描述的材料、配置、尺寸、工艺和/或操作相同或相似的材料、配置、尺寸、工艺和/或操作可以用于下面的实施例中，并且可以省略详细说明。图20B是图20A的封闭区域AR的放大图。
在该实施例中，介电层200(在一些实施例中，包括第一介电层210和第二介电层220)设置在CNT 100的源极/漏极区域下方，并且与栅极介电层102接触。此外，栅电极(例如，功函调整层104)通过介电层102和绝缘内部间隔件80与源极/漏极接触件70电隔离。在一些实施例中，绝缘内部间隔件设置在CNT 100和栅极介电层102之间。在一些实施例中，栅极介电层102设置在绝缘内部间隔件和CNT 100之间。在一些实施例中，栅极介电层102设置在源极/漏极接触件70和CNT 100之间。在一些实施例中，代替栅极侧壁间隔件44或除栅极侧壁间隔件44之外，在沟道区域之上的高度处的栅极介电层102与源极/漏极极接触件70之间形成接触间隔件54。
随后，执行进一步的CMOS工艺以形成各种部件，诸如附加的层间介电层、接触件/通孔、互连金属层和钝化层等。
图21A至图31示出了根据本发明的实施例的使用图20A和图20B所示的碳纳米管的GAA FET的制造操作的各个阶段。应该理解的是，可以在图21A至图31所示的工艺之前、期间和之后提供附加操作，并且对于该方法的附加实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。与关于图1A至图19I描述的材料、配置、尺寸、工艺和/或操作相同或相似的材料、配置、尺寸、工艺和/或操作可以用于下面的实施例中，并且可以省略详细说明。
类似于图6A，如图21A所示，在衬底10上方形成底部支撑层15，然后在底部支撑层15上方形成介电层200。在一些实施例中，介电层200是第一和第二介电层210和220或第三和第四介电层230和240的单层或双层。然后，类似于图6B，一个或多个碳纳米管(CNT)100布置在介电层200上方。然后，类似于图6C，如图21C所示，在CNT 100上方形成支撑层20。如图21D所示，重复介电层200的形成、CNT 100的设置和支撑层20的形成。在一些实施例中，在底部支撑层15上形成支撑层20，并且在支撑层20上形成介电层200。
图22A、图22B和图22C示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段中的一个。
在一些实施例中，包括支撑层20、介电层200和CNT 100的堆叠结构29重复形成在底部支撑层15(和衬底100)上方。堆叠结构29的数量少至一个或两个、三个以上。在一些实施例中，堆叠结构29的数量多达20。
图23示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段中的一个。类似于图6F，如图23所示，通过使用一种或多种光刻和蚀刻操作，在最顶部的支撑层20上方形成掩模图案，并且将堆叠结构29图案化为一个或多个鳍结构30。
图24A和图24B示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段中的一个。类似于图8A和图8B，如图24A和图24B所示，在鳍结构30上方形成具有硬掩模图案42的牺牲栅极结构40。此外，在一些实施例中，在具有硬掩模图案42的牺牲栅极结构40之间形成第一ILD层50。在一些实施例中，在形成厚ILD层之后，执行CMP操作以暴露硬掩模图案42。在一些实施例中，在形成牺牲栅极结构(例如，多晶硅层)之前，通过例如ALD或CVD在鳍结构30和底部支撑层15上方形成牺牲栅极介电层41。
图25A和图25B示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段中的一个。在第一ILD层50和硬掩模图案42上方形成第二ILD层60。在一些实施例中，第二ILD层60的材料与第一ILD层50相同，并且在其他实施例中，与第一ILD层50的材料不同。在一些实施例中，第二ILD层60由氮化硅和/或SiON制成。
在一些实施例中，如图25A和图25B所示，形成隔离结构52。在一些实施例中，通过一个或多个光刻和蚀刻操作来图案化第一ILD层50和堆叠结构29以形成开口，然后用一种或多种绝缘材料填充开口。此外，如图25A和图25B所示，形成硬掩模层62并且图案化硬掩模层62，然后通过蚀刻第二ILD层60和第一ILD层50来形成源极/漏极接触开口65。如图25B所示，在源极/漏极接触开口65中，鳍结构30的堆叠结构29暴露。在一些实施例中，第一ILD层的一部分保留为沿着牺牲栅极结构40的接触侧壁54。
图26A和图26B示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段中的一个。在形成源极/漏极接触开口65之后，从如图25A和图25B所示的暴露的堆叠结构29选择性地去除支撑层20。在一些实施例中，执行干蚀刻和/或湿蚀刻以去除支撑层20。如图26A和图26B所示，介电层200和CNT 100的堆叠件保留在源极/漏极接触开口65中。
图27A和图27B示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段中的一个。
在去除源极/漏极接触开口65中的支撑层20之后，在源极/漏极接触开口65的内部形成用于绝缘内部间隔件的绝缘层80。如图27B所示，例如通过ALD或CVD共形地形成绝缘层80。在一些实施例中，绝缘层由氧化硅、氮化硅、SiON、SiCN、SiOC、SiOCN或任何其他合适的材料制成。
图28A和图28B示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段中的一个。然后蚀刻绝缘层以在牺牲栅极结构40下方的支撑层20的端部上形成绝缘内部间隔件80，如图28A和图28B所示。因此，介电层200和CNT 100的堆叠件再次暴露在源极/漏极接触开口65中。
图29A至图29C示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段中的一个。类似于图18A和图18B，如图29A至图29C所示，源极/漏极接触开口65填充有一层或多层导电材料，以形成下部接触层70和上部接触层72。在一些实施例中，下部接触层70和上部接触层统称为源极/漏极接触层70。如图29C所示，下部接触层70与CNT100接触，并且CNT 100的底部被介电层40覆盖并且因此与接触层70分隔开。
图30A和图30B示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段中的一个。
随后，类似于图11A至图12B，如图30A和图30B所示，去除硬掩模图案42和牺牲栅极结构40以形成栅极间隔55，并且在栅极间隔中，去除支撑层20和介电层200，并且完全暴露CNT 100。在一些实施例中，也去除内部间隔件80下方的介电层200的一部分。在一些实施例中，还去除源极/漏极接触层70之间的介电层200的一部分。
图31示出了根据本发明的实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段中的一个。类似于图13A至图14B，如图31所示，在释放CNT 100的沟道区域之后，在CNT100周围形成栅极介电层102，在栅极介电层102上形成一个或多个功函调整层104，并且在功函调整层104上方形成栅电极层106。随后，执行进一步的CMOS工艺以形成各种部件，诸如附加的层间介电层、接触件/通孔、互连金属层和钝化层等。
图32A至图35C示出了根据本发明的其他实施例的使用CNT的GAA FET的顺序制造工艺的各个阶段。以下实施例示出了图22A至图22C所示的堆叠结构29的各种结构和操作。在图32A至图32D中，在支撑层20(或底部支撑层15)上形成底部介电层200A，并且在底部介电层200A上设置CNT 100。然后，如图32A所示，形成上部介电层200B以覆盖CNT 100。如图32B所示，执行诸如回蚀刻操作和CMP操作的平坦化操作，并且部分地去除上部介电层200B，以暴露出CNT 100的上部。然后，如图32C所示，在上部介电层200B和CNT 100上方形成附加支撑层20。图32D示出了形成源极/漏极接触件70之后的结构。
在图33A至图33D中，将CNT 100设置在支撑层20上，然后形成介电层200以覆盖CNT100，如图33A所示。如图33B所示，平坦化操作(诸如回蚀刻操作和CMP操作)部分地去除介电层200，以暴露出CNT 100的上部。然后，如图33C所示，在介电层200和CNT 100上方形成附加支撑层20。图33D示出了形成源极/漏极接触件70之后的结构。在一些实施例中，CNT 100的底部与源极/漏极接触件70接触。
在图34A至图34D中，在支撑层20(或底部支撑层15)上形成底部介电层200A，并且在底部介电层200A上设置CNT 100。然后，如图34A所示，形成上部介电层200B以覆盖CNT100。如图34B所示，执行回蚀刻操作以在CNT 100的侧面上形成介电层的侧壁并且暴露CNT100的上部。然后，如图34C所示，在CNT 100上方形成附加支撑层20。图34D示出了形成源极/漏极接触件70之后的结构。在一些实施例中，类似于图33A至图33D，不形成底部介电层。
在图35A至图35C中，在支撑层20(或底部支撑层15)上形成底部第二介电层220A，并且在底部第二介电层220A上形成底部第一介电层210A。CNT 100设置在底部第一介电层210A上。然后，形成上部第一介电层210B以覆盖CNT 100，并且在上部第一介电层210B上形成上部第二介电层220B，如图35A所示。在一些实施例中，共形地形成上部第一介电层和上部第二介电层。如图35B所示，执行诸如回蚀刻操作和CMP操作的平坦化操作，并且部分地去除上部第一介电层和上部第二介电层，以暴露出CNT 100的上部。然后在上部介电层200A和CNT 100上方形成附加支撑层20。图35C示出了形成源极/漏极接触件70之后的结构。在一些实施例中，类似于图33A至图33D，不形成底部第一和/或第二介电层。
图36A和图36B示出了根据本发明的实施例的使用CNT的平面FET的截面图。与关于图1A至图35C描述的材料、配置、尺寸、工艺和/或操作相同或相似的材料、配置、尺寸、工艺和/或操作可以用于以下实施例中，并且可以省略详细说明。图36A示出了沿源极-漏极(Y)方向的截面图，并且图36B示出了沿栅极延伸方向(X)的截面图。
如图36A和图36B所示，在衬底10上方形成底部支撑层(或隔离层)15。在一些实施例中，在底部支撑层15上方形成第二介电层220，并且在第二介电层220上形成第一介电层210。另外，CNT 100设置在第一介电层210上。在一些实施例中，使用单层介电层或三层介电层。栅极介电层设置在CNT 100的沟道区域上方，并且栅电极层144设置在栅极介电层142上方。栅侧壁间隔件143设置在栅电极层144的相对侧面上。源极/漏极电极170被布置在CNT100的源极/漏极区域上。类似于如上所述的GAA FET，源极/漏极电极170部分地覆盖CNT100，并且介电层(例如，电介质偶极层210和220)覆盖源极/漏极区域中的CNT 100的剩余部分。
将理解的是，并非在本文中必须讨论所有优点，没有特定的优点是对于所有实施例或示例都需要的，并且其他实施例或示例可以提供不同的优点。例如，在本发明中，因为CNT的堆叠结构形成为鳍结构，所以可以增加一个GAA FET内的CNT密度。此外，通过利用在CNT的源极/漏极区域中的嵌入式掺杂结构，可以增加源极/漏极区域中的可移动载流子并且减小源极/漏极区域中的接触电阻。
根据本发明的方面，在形成全环栅场效应晶体管(GAA FET)的方法中，形成鳍结构。鳍结构包括多个堆叠结构，每个堆叠结构包括介电层、位于介电层上方的CNT、位于CNT上方的支撑层。在鳍结构上方形成牺牲栅极结构，形成隔离绝缘层，通过图案化隔离绝缘层来形成源极/漏极开口，从源极/漏极开口中的多个堆叠结构的每个去除支撑层，并且在源极/漏极开口中形成源极/漏极接触层。形成源极/漏极接触件，使得源极/漏极接触件仅与CNT的部分直接接触，并且介电层的部分设置在源极/漏极接触件与CNT之间。在前述和以下实施例中的一个或多个中，介电层的部分在内部包括固定的正电荷，在CNT中感应负电荷。在前述和以下实施例中的一个或多个中，介电层由非化学计量的氮化硅制成。在前述和以下实施例中的一个或多个中，介电层包括与CNT接触的第一介电层和形成在第一介电层上的第二介电层，并且在介电层的一部分中，第一介电层和第二介电层构成介电偶极结构，在CNT中感应负电荷。在前述和以下实施例中的一个或多个中，第一介电层由氧化铝制成，并且第二介电层由氧化铪制成。在前述和以下实施例中的一个或多个中，介电层包括与CNT接触的第一介电层、设置在第一介电层上方的第二介电层和设置在第二介电层上方的第三介电层，并且在介电层的部分中，第一至第三介电层构成介电偶极结构，在CNT中感应正电荷。在前述和以下实施例中的一个或多个中，第一介电层由氧化铝制成，第二介电层由氧化硅制成，并且第三介电层由氧化铝制成。在前述和以下实施例中的一个或多个中，在横截面中，介电层的部分覆盖CNT的外周的25％至90％。在前述和以下实施例中的一个或多个中，在形成源极/漏极接触件之后，通过去除牺牲栅极结构形成栅极间隔，去除栅极间隔中的介电层和支撑层，使得CNT暴露于栅极间隔，并且在CNT周围形成栅极介电层，并且在栅极介电层上方形成栅电极。在前述和以下实施例中的一个或多个中，在去除支撑层之后并且在形成源极/漏极接触件之前，在牺牲栅极结构下方的支撑层的端部处形成绝缘内部间隔件。在前述和以下实施例中的一个或多个中，当去除栅极间隔中的介电层和支撑层时，去除设置在绝缘内部间隔件和CNT之间的介电层的部分。在前述和以下实施例中的一个或多个中，当去除栅极间隔中的介电层和支撑层时，去除设置在源极/漏极接触件和CNT之间的介电层的部分。在前述和以下实施例中的一个或多个中，在多个堆叠结构的每个中包括多个CNT。在前述和以下实施例中的一个或多个中，支撑层由Si、Ge和SiGe中的一种的多晶或非晶材料制成。在前述和以下实施例中的一个或多个中，支撑层由不同于介电层的介电材料制成。
根据本发明的另一方面，在一种形成全环栅场效应晶体管(GAA FET)的方法中，在衬底上方形成鳍结构，其中碳纳米管(CNT)嵌入支撑材料中，在鳍结构上方形成牺牲栅极结构，在牺牲栅极结构和鳍结构上方形成绝缘层，去除牺牲栅极结构，使得鳍结构的部分暴露，从鳍结构的暴露部分去除支撑材料，使得CNT的沟道区域暴露，在CNT的暴露的沟道区域周围形成栅极结构，在绝缘层中形成源极/漏极开口，去除源极/漏极开口中的支撑材料，使得CNT的源极/漏极区域暴露，在源极/漏极极开口中的暴露的CNT周围形成介电层，部分地去除介电层，使得介电层的部分保留在源极/漏极开口中的CNT上，以及在源极/漏极开口中形成源极/漏极接触层。形成源极/漏极接触件，使得源极/漏极接触件与CNT的部分直接接触，并且介电层的剩余部分设置在源极/漏极接触件与CNT之间。在前述和以下实施例中的一个或多个中，介电层的部分是内部具有固定正电荷的单个介电层。在前述和以下实施例中的一个或多个中，介电层包括与CNT接触的第一介电层和形成在第一介电层上的第二介电层，并且在介电层的剩余部分中，第一介电层和第二介电层构成介电偶极结构。在前述和以下实施例中的一个或多个中，在横截面中，介电层的剩余部分覆盖每个CNT的外周的25％至90％。
根据本发明的另一方面，在一种形成全环栅场效应晶体管(GAA FET)的方法中，在衬底上方形成鳍结构，其中碳纳米管(CNT)嵌入支撑材料中，形成隔离绝缘层，通过使用栅极替换技术在CNT的沟道区域周围形成栅极结构，以及形成与CNT的源极/漏极区域接触的源极/漏极接触件。形成源极/漏极接触件，使得源极/漏极接触件仅与每个CNT的部分直接接触，并且介电层部分地覆盖每个CNT，并且设置在源极/漏极接触件和每个CNT之间。
根据本发明的一个方面，一种具有全环栅场效应晶体管的半导体器件包括：碳纳米管(CNT)，设置在衬底上方；栅极结构，形成在沟道区域中的CNT周围；以及源极/漏极接触件，形成在源极/漏极区域中的CNT周围。源极/漏极接触件仅与CNT的部分直接接触，并且介电层部分地覆盖CNT，并且设置在源极/漏极接触件与CNT之间。在前述和以下实施例中的一个或多个中，介电层的内部包括固定正电荷，在CNT中感应负电荷。在前述和以下实施例中的一个或多个中，介电层由非化学计量的氮化硅制成。在前述和以下实施例中的一个或多个中，介电层包括与CNT接触的第一介电层和形成在第一介电层上的第二介电层，并且第一介电层和第二介电层构成介电偶极结构，介电偶极结构在CNT中感应负电荷。在前述和以下实施例中的一个或多个中，第一介电层由氧化铝制成，并且第二介电层由氧化铪制成。在前述和以下实施例中的一个或多个中，介电层包括与CNT接触的第一介电层、设置在第一介电层上方的第二介电层和设置在第二介电层上方的第三介电层，并且第一介电层至第三介电层构成介电偶极结构，介电偶极结构在CNT中感应正电荷。在前述和以下实施例中的一个或多个中，第一介电层由氧化铝制成，第二介电层由氧化硅制成，并且第三介电层由氧化铝制成。在前述和以下实施例中的一个或多个中，在横截面中，介电层覆盖CNT的外周的25％至90％。在前述和以下实施例中的一个或多个中，半导体器件还包括设置在栅极结构和源极/漏极接触件之间的绝缘内部间隔件。在前述和以下实施例中的一个或多个中，绝缘内部间隔件设置在CNT与栅极结构的栅极介电层之间。在前述和以下实施例中的一个或多个中，栅极介电层设置在CNT与源极/漏极接触件之间。在前述和以下实施例中的一个或多个中，介电层设置在CNT的底部处，并且CNT的顶部由源极/漏极接触件覆盖。
根据本发明的另一方面，一种具有全环栅场效应晶体管的半导体器件包括：碳纳米管(CNT)，设置在衬底上方；栅极结构，形成在沟道区域中的CNT周围；以及源极/漏极接触件，形成在源极/漏极区域中的CNT周围。源极/漏极接触件仅与每个CNT的部分直接接触，并且介电层部分地覆盖每个CNT，并且位于源极/漏极接触件和每个CNT之间，并且在垂直方向上没有CNT接触到另一个CNT。在前述和以下实施例中的一个或多个中，栅极结构包括包裹每个CNT的栅极介电层、形成在栅极介电层上的功函调整层和形成在功函调整层上的主体栅电极层。在前述实施例和以下实施例中的一个或多个中，功函调整层部分地包裹具有栅极介电层的CNT周围。在前述和以下实施例中的一个或多个中，功函调整层完全包裹具有栅极介电层的每个CNT周围。在前述和以下实施例中的一个或多个中，栅极介电层包括选自由HfO2和Al2O3组成的组中的一种。在前述和以下实施例中的一个或多个中，功函调整层包括TiN。在前述和以下实施例中的一个或多个中，半导体器件还包括形成在栅极结构和源极/漏极接触件之间的内部间隔件。
根据本发明的另一方面，一种具有全环栅场效应晶体管(GAA FET)的半导体器件包括第一GAA FET和第二GAA FET。第一GAA FET和第二GAA FET中的每个包括设置在衬底上方的碳纳米管(CNT)、形成在沟道区域中的CNT周围的栅极结构以及形成在源极/漏极区中的CNT周围的源极/漏极接触件。源极/漏极接触件仅与CNT的部分直接接触，并且介电层部分地覆盖CNT，并且设置在源极/漏极接触件与CNT之间。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成全环栅场效应晶体管(GAA FET)的方法，所述方法包括：
形成鳍结构，所述鳍结构包括多个堆叠结构，每个堆叠结构包括介电层、位于所述介电层上方的碳纳米管、位于所述碳纳米管上方的支撑层；
在所述鳍结构上方形成牺牲栅极结构；
形成隔离绝缘层；
通过图案化所述隔离绝缘层形成源极/漏极开口；
从所述源极/漏极开口中的所述多个堆叠结构的每个去除所述支撑层；以及
在所述源极/漏极开口中形成源极/漏极接触层，
其中，形成源极/漏极接触件，使得所述源极/漏极接触件仅与所述碳纳米管的部分直接接触，并且所述介电层的部分设置在所述源极/漏极接触件与所述碳纳米管之间。
2.根据权利要求1所述的方法，其中，所述介电层的所述部分的内部包括固定正电荷，在所述碳纳米管中感应负电荷。
3.根据权利要求1所述的方法，其中，所述介电层由非化学计量的氮化硅制成。
4.根据权利要求1所述的方法，其中：
所述介电层包括与所述碳纳米管接触的第一介电层和形成在所述第一介电层上的第二介电层，并且
在所述介电层的所述部分中，所述第一介电层和所述第二介电层构成界面介电偶极结构，所述界面介电偶极结构在所述碳纳米管中感应负电荷。
5.根据权利要求4所述的方法，其中，所述第一介电层由氧化铝制成，并且所述第二介电层由氧化铪制成。
6.根据权利要求1所述的方法，其中：
所述介电层包括与所述碳纳米管接触的第一介电层、设置在所述第一介电层上方的第二介电层和设置在所述第二介电层上方的第三介电层，并且
在所述介电层的所述部分中，所述第一介电层至所述第三介电层构成界面介电偶极结构，所述界面介电偶极结构在所述碳纳米管中感应正电荷。
7.根据权利要求6所述的方法，其中，所述第一介电层由氧化铝制成，所述第二介电层由氧化硅制成，并且所述第三介电层由氧化铝制成。
8.根据权利要求1所述的方法，其中，在横截面中，所述介电层的所述部分覆盖所述碳纳米管的外周的25％至90％。
9.一种形成全环栅场效应晶体管(GAA FET)的方法，所述方法包括：
在衬底上方形成鳍结构，其中，碳纳米管(CNT)嵌入支撑材料中；
在所述鳍结构上方形成牺牲栅极结构；
在所述牺牲栅极结构和所述鳍结构上方形成绝缘层；
去除所述牺牲栅极结构，使得所述鳍结构的部分暴露；
从所述鳍结构的暴露部分去除所述支撑材料，使得所述碳纳米管的沟道区域暴露；
在所述碳纳米管的暴露的沟道区域周围形成栅极结构；
在所述绝缘层中形成源极/漏极开口；
去除所述源极/漏极开口中的所述支撑材料，使得所述碳纳米管的源极/漏极区域暴露；
在所述源极/漏极极开口中的暴露的碳纳米管周围形成介电层；
部分地去除所述介电层，使得所述介电层的部分保留在所述源极/漏极开口中的所述碳纳米管上；以及
在所述源极/漏极开口中形成源极/漏极接触层，
其中，形成源极/漏极接触件，使得所述源极/漏极接触件与所述碳纳米管的部分直接接触，并且所述介电层的剩余部分设置在所述源极/漏极接触件与所述碳纳米管之间。
10.一种具有全环栅场效应晶体管的半导体器件，包括：
碳纳米管(CNT)，设置在衬底上方；
栅极结构，形成在沟道区域中的所述碳纳米管周围；以及
源极/漏极接触件，形成在源极/漏极区域中的所述碳纳米管周围，其中：
所述源极/漏极接触件仅与所述碳纳米管的部分直接接触，并且所述介电层部分地覆盖所述碳纳米管，并且设置在所述源极/漏极接触件与所述碳纳米管之间。
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