KR102291838B1 - 카본 나노튜브를 이용한 전계 효과 트랜지스터 제조 방법 및 전계 효과 트랜지스터 - Google Patents

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마티아스 파슬락
티모시 바센
달 마르쿠스 요하네스 헨리쿠스 반
조르지오스 벨리아니티스
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

게이트-올-어라운드 전계 효과 트랜지스터 (GAA FET)를 형성하는 방법에서, 핀 구조물이 형성된다. 핀 구조물은 유전체 층, 유전체 층 위의 CNT, CNT 위의 지지 층을 각각 포함하는 복수의 적층된 구조물을 포함한다. 희생 게이트 구조물이 핀 구조물 위에 형성되며, 격리 절연 층이 형성되며, 격리 절연 층을 패턴화함으로써 소스/드레인 개구부가 형성되며, 소스/드레인 개구부에서 복수의 적층된 구조물 각각으로부터 지지 층이 제거되며, 소스/드레인 개구부에 소스/드레인 접촉 층이 형성된다. 소스/드레인 접촉부는 소스/드레인 접촉부가 CNT의 일부에만 직접 접촉하고 유전체 층의 일부가 소스/드레인 접촉부와 CNT 사이에 배치되도록 형성된다.

Description

카본 나노튜브를 이용한 전계 효과 트랜지스터 제조 방법 및 전계 효과 트랜지스터{METHOD OF MANUFACTURING A FIELD EFFECT TRANSISTOR USING CARBON NANOTUBES AND A FIELD EFFECT TRANSISTOR}
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능, 및 더 낮은 비용을 추구하여 나노 미터 기술 프로세스 노드로 발전함에 따라, 제조 및 설계 이슈 양자부터의 도전이 GAA 구조와 같은 3 차원 설계의 개발을 가져왔다. 비-Si 기반 저 차원 재료는 우수한 정전기(예를 들어, 쇼트-채널 효과를 위해) 및 더 높은 성능(예를 들어, 더 적은 표면 산란)을 제공할 유망한 후보이다. 탄소 나노튜브(Carbon nanotube, CNT)는 높은 캐리어 이동성과 실질적으로 1 차원 구조로 인해 이러한 유망한 후보 중 하나로 고려된다.
본 발명은 첨부한 도면과 함께 판독될 시에 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처는 일정한 축척으로 도시되지 않으며 예시적 목적만을 위해 사용된다는 것이 강조된다. 실제, 다양한 피처의 치수는 논의의 명료성을 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1a는 본 발명의 실시 예에 따른 탄소 나노튜브(CNT)를 사용한 GAA FET의 개략도를 도시한다.
도 1b, 1c 및 1d는 본 발명의 실시 예에 따른 내장된 도핑 방식을 도시한다.
도 2a, 2b, 2c 및 2d는 본 발명의 실시 예에 따른 CNT를 사용한 GAA FET의 소스/드레인 영역에서 다양한 내장된 도핑 구조물을 도시한다.
도 3a, 3b, 3c 및 3d는 본 발명의 실시 예에 따른 CNT를 사용한 GAA FET의 소스/드레인 영역에서 다양한 내장된 도핑 구조물을 도시한다.
도 4a, 4b, 4c 및 4d는 본 발명의 실시 예에 따른 CNT를 사용한 GAA FET의 소스/드레인 영역에서 다양한 내장된 도핑 구조물을 도시한다.
도 5a, 5b, 5c 및 5d는 본 발명의 실시 예에 따른 CNT를 사용한 GAA FET의 소스/드레인 영역에서 다양한 내장된 도핑 구조물을 도시한다.
도 6a, 6b, 6c, 6d, 6e, 6f 및 6g는 본 발명의 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계를 도시한다.
도 7a, 7b, 7c, 7d 및 7e는 본 발명의 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계를 도시한다.
도 8a 및 8b는 본 발명의 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계 중 하나를 도시한다.
도 9a 및 9b는 본 발명의 일 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계 중 하나를 도시한다.
도 10a 및 10b는 본 발명의 일 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계 중 하나를 도시한다.
도 11a 및 11b는 본 발명의 일 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계 중 하나를 도시한다.
도 12a 및 12b는 본 발명의 일 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계 중 하나를 도시한다.
도 13a, 13b 및 13c는 본 발명의 일 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계 중 하나를 도시한다.
도 14a 및 14b는 본 발명의 일 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계 중 하나를 도시한다.
도 15a 및 15b는 본 발명의 일 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계 중 하나를 도시한다.
도 16a, 16b 및 16c는 본 발명의 일 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계 중 하나를 도시한다.
도 17a 및 17b는 본 발명의 일 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계 중 하나를 도시한다.
도 18a 및 18b는 본 발명의 일 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계 중 하나를 도시한다.
도 19a, 19b 및 19c는 본 발명의 일 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계를 도시한다.
도 19d, 19e 및 19f는 본 발명의 일 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계를 도시한다.
도 19g, 19h 및 19i는 본 발명의 일 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계를 도시한다.
도 20a 및 20b는 본 발명의 일 실시 예에 따른 CNT를 사용한 GAA FET의 단면도를 도시한다.
도 21a, 21b, 21c 및 21d는 본 발명의 일 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계를 도시한다.
도 22a, 22b 및 22c는 본 발명의 일 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계 중 하나를 도시한다.
도 23은 본 발명의 일 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계 중 하나를 도시한다.
도 24a 및 24b는 본 발명의 일 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계 중 하나를 도시한다.
도 25a 및 25b는 본 발명의 일 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계 중 하나를 도시한다.
도 26a 및 26b는 본 발명의 일 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계 중 하나를 도시한다.
도 27a 및 27b는 본 발명의 일 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계 중 하나를 도시한다.
도 28a 및 28b는 본 발명의 일 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계 중 하나를 도시한다.
도 29a, 29b 및 29c는 본 발명의 일 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계 중 하나를 도시한다.
도 30a 및 30b는 본 발명의 일 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계 중 하나를 도시한다.
도 31은 본 발명의 일 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계 중 하나를 도시한다.
도 32a, 32b, 32c 및 32d는 본 발명의 일 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계를 도시한다.
도 33a, 33b, 33c 및 33d는 본 발명의 일 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계를 도시한다.
도 34a, 34b, 34c 및 34d는 본 발명의 일 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계를 도시한다.
도 35a, 35b 및 35c는 본 발명의 일 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계를 도시한다.
도 36a 및 36b는 본 발명의 일 실시 예에 따른 CNT를 사용한 평면 FET를 도시한다.
이하의 설명이 본 발명의 상이한 피처를 구현하기 위한 많은 상이한 실시 예 또는 예를 제공한다는 것을 이해해야 한다. 컴포넌트 및 배열(arrangement)의 특정한 실시 예 또는 예가 하기에서 설명되어 본 발명을 단순화한다. 이는, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 요소의 치수는 개시된 범위 또는 값으로 제한되는 것이 아니라, 프로세스 조건 및/또는 디바이스의 희망 특성(property)에 좌우된다. 다음의 설명에서 제2 피처 위에 또는 상에 제1 피처를 형성하는 것은, 제1 및 제2 피처가 직접 접촉하여 형성되는 실시 예를 포함할 수도 있고, 또한 부가적인 피처들이 제1 및 제2 피처들 사이에 형성되어 제1 및 제2 피처들이 직접 접촉하지 않는 실시 예들을 포함할 수도 있다. 다양한 피처는 단순성 및 명료성을 위해 상이한 스케일로 임의적으로 그려질 수도 있다. 첨부한 도면에서, 일부 층/피처는 단순화를 위해 생략될 수 있다.
또한, “밑에(beneath)", "아래에(below)", "하부의(lower)", "상에(above)", "상부의(upper)"등과 같이 공간적으로 상대적인 용어들이, 도면들에 도시된 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들) 간의 관계를 설명하는데 있어서, 설명의 편의를 위해 사용될 수도 있다. 이 공간적으로 상대적인 용어들은, 도면에 나타난 방향 외에도, 사용 또는 작업 중인 디바이스의 다른 방향들을 망라한다. 디바이스는 다른 방향으로(90도 회전되거나 다른 방향으로 회전) 배치될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 서술어는 따라서 마찬가지로 해석될 수 있다. 또한, "제조된"이라는 용어는 "포함하는" 또는 "구성하는"을 의미할 수 있다. 또한, 이하의 제조 프로세스에서, 설명된 작업 사이에 하나 이상의 추가 작업이 있을 수 있고, 작업 순서는 변경될 수 있다. 본 발명에서, 어구 "A, B 및 C 중 하나"는 "A, B 및/또는 C"(A, B, C, A 및 B, A 및 C, B 및 C, 또는 A, B 및 C)를 의미하며, 달리 설명되지 않는 한, A로부터의 하나의 요소, B로부터의 하나의 요소, C로부터의 하나의 요소를 의미하지는 않는다. 일 실시 예에서 설명되는 것과 동일하거나 유사한 재료, 구성, 치수, 프로세스 및/또는 작업이 다른 실시 예에서 채용될 수 있고 상세한 설명은 생략될 수 있다.
탄소 나노튜브(CNT)는 원통형 형상, 우수한 전기적 및 기계적 특성으로 인해 축척된 FET 디바이스를 제조하기 위한 선택된 재료로 고려된다. 게이트 길이가 대략 10 nm 이하인 CNT를 사용한 전계 효과 트랜지스터(FET)는 우수한 전기적 특성을 나타낸다. 그러나, CMOS 제조 기술과 호환가능한 제조 기술이 확립되지 않았었다. 본 발명에서, 정렬된 CNT의 층을 기판 상에 적층하고 적층된 CNT로부터 핀 구조물을 형성함으로써, CMOS 기술과 호환가능한 수평 게이트 올 어라운드 프로세스가 제공된다.
일부 실시 예에서, 반도체 디바이스는 적층된 게이트-올-어라운드(gate-all-around, GAA) 탄소 나노튜브(CNT)를 포함하는 전계 효과 트랜지스터의 새로운 구조물을 포함한다. 반도체 디바이스는 그 주위를 감싸는 게이트 유전체 층 및 게이트 전극 층을 갖는 정렬된 CNT의 어레이를 포함한다. CNT를 가진 GAA FET는 첨단 기술 노드의 논리 회로에 적용될 수 있다. 그러나, CNT에서 도핑 프로파일의 제어는 종종 도전적이다. 일반적으로, GAA FET의 도핑되지 않은 채널 영역을 가지면서, 도핑된 소스/드레인 연장부 및 소스/드레인 접촉 영역을 갖는 것이 바람직하다.
본 발명에서, 하나 이상의 유전체 층(내장된 도핑 방식)을 배치함으로써 하는 것에 의해 반도전 성 CNT에서 전하를 유도하기 위한 정전 도핑 기술이 소스/드레인 영역에 채용되어 CNT에 더 많은 캐리어를 제공하고 접촉 저항을 감소시킨다.
도 1a는 본 발명의 일 실시 예에 따른 탄소 나노튜브(CNT)를 사용한 GAA FET의 개략도를 도시한다.
도 1a에 도시된 바와 같이, 게이트 유전체 층(102)은 CNT(100) 주위에 배치되고, 게이트 전극(105)은 게이트 유전체 층(102) 상에 배치되며, 그로 인해 GAA 구조물을 형성한다. 소스/드레인 영역에서, 전도성 재료로 제조된 소스/드레인 접촉부(70)도 CNT(100) 주위에 배치된다. 일부 실시 예에서, 유전체 층(200)은 소스/드레인 접촉부(70)가 CNT(100)의 일부에만 직접 접촉하고 유전체 층(200)이 소스/드레인 접촉부(70)와 CNT(100) 사이에 배치되도록 CNT(100)의 소스/드레인 영역을 부분적으로 커버한다.
도 1b 내지 1d는 본 발명의 실시 예에 따른 내장된 도핑 방식을 도시한다. 도 1b 내지 1d는 도 1a의 선 Z1-Z1에 대응하는 단면도이다. 설명의 목적으로, 유전체 층(200)은 도 1b 내지 1d의 CNT(100)를 완전히 커버한다. 그러나, 이하의 실시 예에서, 유전체 층(200)은 소스/드레인 접촉 하에서 CNT(100)만을 부분적으로 커버한다.
도 1b에서, 고정 전하를 갖는 유전체 층(200)이 CNT(100) 주위를 감싼다. 일부 실시 예에서, 유전체 층(200)은 부정비(不定比, non-stoichiometric) 실리콘 질화물, 예를 들면, SiNx이다. 유전체 층(200)이 양의 고정 전하(positive fixed charge)를 갖기 때문에, 음의 이동 전하(negative mobile charge)가 n-형 FET에 대해 CNT(100)에서 유도된다. 일부 실시 예에서, 유전체 층(200)의 두께는 대략 1 nm 내지 대략 10 nm의 범위 내에 있다. 다른 실시 예에서, 유전체 층(200)은 음의 고정 전하를 운반하며, 이는 p-형 FET에 대해 CNT(100)에서 양의 이동 전하를 유도한다. 음의 고정 전하를 운반하는 유전체 층(200)은 MoO3 또는 NiO2를 포함한다.
도 1c에서, 유전체 층(200)은 CNT(100)와 접촉하는 제1 유전체 층(210) 및 제1 유전체 층(210) 위의 제2 유전체 층(220)을 포함한다. 일부 실시 예에서, 제2 유전체 층(220)은 내부에 음의 계면 전하를 가지며, 제1 유전체 층(210)은 내부에 양의 계면 전하를 갖는다. 제1 유전체 층과 제2 유전체 층 사이의 계면에서의 유전체 쌍극자 구조물은 n-형 FET에 대해 CNT(100)에서 음의 이동 전하를 유도한다. 일부 실시 예에서, 제2 유전체 층(220)은 하프늄 산화물(HfO2)로 제조되고, 제1 유전체 층은 알루미늄 산화물(Al2O3) 또는 알루미늄 산질화물(AlOxNy)로 제조된다. 다른 실시 예에서, 제1 유전체 층(210)은 실리콘 산화물(SiO2)이고 제2 유전체 층(220)은 Y2O3 및 La2O3 중 하나이다. 일부 실시 예에서, 제1 및 제2 유전체 층(200)의 두께는 대략 1 nm 내지 대략 10 nm의 범위 내에 있다. 일부 실시 예에서, 유전체 층(200)은 CNT와 접촉하는 제1 유전체 층, 제1 유전체 층 위에 배치된 제2 유전체 층, 및 제2 유전체 층 위에 배치된 제3 유전체 층을 포함하며, 이는 CNT에서 양전하를 유도하는 제1 유전체 층과 제2 유전체 층 사이의 계면에서 유전체 쌍극자 구조물을 구성한다. 일부 실시 예에서, 제1 유전체 층은 알루미늄 산화물로 제조되고, 제2 유전체 층은 실리콘 산화물로 제조되고 제3 유전체 층은 알루미늄 산화물로 제조된다. 제1 및 제3 유전체 층은 스칸듐 산화물, 에르븀 산화물, 몰리브덴 산화물 및 니켈 산화물과 같은 다른 산화물을 포함한다.
도 1d에서, 유전체 층(200)은 CNT(100)와 접촉하는 제3 유전체 층(230) 및 제3 유전체 층(230) 위의 제4 유전체 층(240)을 포함한다. 일부 실시 예에서, 제4 유전체 층(240)은 내부에 양 전하를 갖고, 제3 유전체 층(230)은 내부에 음 전하를 갖는다. 제1 유전체 층과 제2 유전체 층 사이의 계면에서의 유전체 쌍극자 구조물은 p-형 FET에 대해 CNT(100)에서 양의 이동 전하를 유도한다. 일부 실시 예에서, 제3 유전체 층(230)은 실리콘 산화물(SiO2)이고 제4 유전체 층(240)은 Al2O3 및 HfO2 중 하나이다. 다른 실시 예에서, 제3 유전체 층(230)은 알루미늄 산질화물(AlOxNy)이고, 제4 유전체 층은 알루미늄 산화물(Al2O3)이다. 일부 실시 예에서, 제3 및 제4 유전체 층(200)의 두께는 대략 1 nm 내지 대략 10 nm의 범위 내에 있다.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 CNT를 사용한 GAA FET의 소스/드레인 영역에서 다양한 내장된 도핑 구조물을 도시한다. 도 2a 내지 도 2d에 도시된 바와 같이, 유전체 층(200)의 단일 층은 소스/드레인 접촉부(70) 아래에서 CNT(100)를 부분적으로 커버하고 소스/드레인 접촉부(70)는 유전체 층(200)을 더 커버한다. 도 2a에서, CNT(100)의 좌측 및 우측 부분은 유전체 층(200)에 의해 커버되는 반면에, CNT(100)의 최상부 및 바닥 부분은 소스/드레인 접촉부(70)와 직접 접촉한다. 도 2b에서, CNT(100)의 최상부 및 바닥 부분은 유전체 층(200)에 의해 커버되는 반면에, CNT(100)의 좌측 및 우측 부분은 소스/드레인 접촉부(70)와 직접 접촉한다. 도 2c에서, CNT(100)의 최상부 부분은 소스/드레인 접촉부(70)와 직접 접촉하고 CNT(100)의 잔여 부분은 유전체 층(200)에 의해 커버된다. 도 2d에서, CNT(100)의 바닥 부분은 소스/드레인 접촉부(70)와 직접 접촉하고 CNT(100)의 잔여 부분은 유전체 층(200)에 의해 커버된다.
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 CNT를 사용한 GAA FET의 소스/드레인 영역에서 다양한 내장된 도핑 구조물을 도시한다. 도 3a 내지 도 3d에 도시된 바와 같이, 유전체 층(200)의 단일 층은 소스/드레인 접촉부(70) 아래에서 CNT(100)를 부분적으로 커버하고 소스/드레인 접촉부(70)는 유전체 층(200)을 커버하지 않는다. 도 3a에서, CNT(100)의 좌측 및 우측 부분은 유전체 층(200)에 의해 커버되는 반면에, CNT(100)의 최상부 및 바닥 부분은 소스/드레인 접촉부(70)와 직접 접촉한다. 도 3b에서, CNT(100)의 최상부 및 바닥 부분은 유전체 층(200)에 의해 커버되는 반면에, CNT(100)의 좌측 및 우측 부분은 소스/드레인 접촉부(70)와 직접 접촉한다. 도 3c에서, CNT(100)의 최상부 부분은 소스/드레인 접촉부(70)와 직접 접촉하고 CNT(100)의 잔여 부분은 유전체 층(200)에 의해 커버된다. 도 3d에서, CNT(100)의 바닥 부분은 소스/드레인 접촉부(70)와 직접 접촉하고 CNT(100)의 잔여 부분은 유전체 층(200)에 의해 커버된다.
도 4a 내지 도 4d는 본 발명의 실시 예에 따른 CNT를 사용한 GAA FET의 소스/드레인 영역에서 다양한 내장된 도핑 구조물을 도시한다. 도 4a 내지 4d에 도시된 바와 같이, 제1 및 제2 유전체 층(210 및 220)(또는 도 1d의 제3 및 제4 유전체 층(230 및 240))을 포함하는 유전체 층(200)의 이중층은 소스/드레인 접촉부(70) 아래에서 CNT(100)를 부분적으로 커버하고, 소스/드레인 접촉부(70)는 이중층 유전체 층(200)을 더 커버한다. 도 4a에서, CNT(100)의 좌측 및 우측 부분은 유전체 층(200)에 의해 커버되는 반면에, CNT(100)의 최상부 및 바닥 부분은 소스/드레인 접촉부(70)와 직접 접촉한다. 도 4b에서, CNT(100)의 최상부 및 바닥 부분은 유전체 층(200)에 의해 커버되는 반면에, CNT(100)의 좌측 및 우측 부분은 소스/드레인 접촉부(70)와 직접 접촉한다. 도 4c에서, CNT(100)의 최상부 부분은 소스/드레인 접촉부(70)와 직접 접촉하고 CNT(100)의 잔여 부분은 유전체 층(200)에 의해 커버된다. 도 4d에서, CNT(100)의 바닥 부분은 소스/드레인 접촉부(70)와 직접 접촉하고 CNT(100)의 잔여 부분은 유전체 층(200)에 의해 커버된다.
도 5a 내지 도 5d는 본 발명의 실시 예에 따른 CNT를 사용한 GAA FET의 소스/드레인 영역에서 다양한 내장된 도핑 구조물을 도시한다. 도 5a 내지 5d에 도시된 바와 같이, 제1 및 제2 유전체 층(210 및 220)(또는 도 1d의 제3 및 제4 유전체 층(230 및 240))을 포함하는 유전체 층(200)의 이중층은 소스/드레인 아래에서 CNT(100)를 부분적으로 커버하고 소스/드레인 접촉부(70)는 유전체 층(200)을 커버하지 않는다. 도 5a에서, CNT(100)의 좌측 및 우측 부분은 유전체 층(200)에 의해 커버되는 반면에, CNT(100)의 최상부 및 바닥 부분은 소스/드레인 접촉부(70)와 직접 접촉한다. 도 5b에서, CNT(100)의 최상부 및 바닥 부분은 유전체 층(200)에 의해 커버되는 반면에, CNT(100)의 좌측 및 우측 부분은 소스/드레인 접촉부(70)와 직접 접촉한다. 도 5c에서, CNT(100)의 최상부 부분은 소스/드레인 접촉부(70)와 직접 접촉하고 CNT(100)의 잔여 부분은 유전체 층(200)에 의해 커버된다. 도 5d에서, CNT(100)의 바닥 부분은 소스/드레인 접촉부(70)와 직접 접촉하고 CNT(100)의 잔여 부분은 유전체 층(200)에 의해 커버된다.
일부 실시 예에서, CNT의 연장 방향에 수직한 단면에서, 유전체 층(200)은 CNT(100)의 외부 원주(outer circumference)의 25 % 내지 90 %를 커버한다. 예를 들면, 도 2c에 도시된 바와 같이, 유전체 층(200)에 의해 커버된 원주에 대응하는 각도(θ는 대략 90 도 내지 324 도의 범위 내에 있다. 다른 실시 예에서, 각도(θ는 대략 120 도(33.3 %) 내지 대략 270 도(75 %)의 범위 내에 있다. 도 2a, 2b, 3a, 3b, 4a, 4b, 5a 및 5b에 도시된 바와 같이 유전체 층(200)이 다수의 영역으로 분할될 때, 각도(θ는 각각의 영역에 대한 각도의 총계이다.
일부 실시 예에서, 소스/드레인 접촉부(70)는 CNT(100)와 옴(ohmic) 접촉을 한다. 다른 실시 예에서, 소스/드레인 접촉부(70)는 CNT100과 쇼트키(Schottky) 접촉을 한다.
도 6a 내지 도 19i는 본 발명의 실시 예에 따른 탄소 나노튜브를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계를 도시한다. 도 6a 내지 도 19i에 의해 도시된 프로세스 이전, 도중 및 이후에 추가적인 작업이 제공될 수 있고, 아래에 설명된 작업의 일부는 방법의 추가적인 실시 예에 대해 대체되거나 도는 제거될 수 있는 것은 물론이다. 작업/프로세스의 순서는 상호 교환 가능할 수도 있다. 도 1a 내지 도 5d에 관하여 설명된 것과 동일하거나 유사한 재료, 구성, 치수, 프로세스 및/또는 작업은 이하의 실시 예에서 적용될 수 있고 상세한 설명은 생략될 수 있다.
도 6a에 도시된 바와 같이, 바닥 지지 층(15)은 기판(10) 위에 형성된다. 일부 실시 예에서, 기판(10)은 실리콘, 다이아몬드 또는 게르마늄과 같은 적절한 원소 반도체; IV 족 화합물 반도체(예를 들면, 실리콘 게르마늄(SiGe), 실리콘 탄화물(SiC), 실리콘 게르마늄 탄화물(SiGeC, GeSn, SiSn, SiGeSn), III-V 족 화합물 반도체(예를 들면, 갈륨 비화물, 인듐 갈륨 비화물(InGaAs), 인듐 비화물, 인듐 인화물, 인듐 안티몬화물, 갈륨 비소 인화물 또는 갈륨 인듐 인화물), 등과 같은 적절한 합금 또는 화합물 반도체로 제조된다. 유리와 같은 절연 재료가 기판으로서 사용될 수 있다. 바닥 지지 층(15)은 일부 실시 예에서 절연 재료로 제조된다. 일부 실시 예에서, 바닥 지지 층은 실리콘 산화물, 실리콘 질화물, SiON, SiOC, SiOCN 및 SiCN, 또는 다른 적절한 절연 재료의 하나 이상의 층을 포함한다. 다른 실시 예에서, 바닥 지지 층은 Si, Ge, 및 SiGe 중 하나의 다결정질 또는 비정질 재료를 포함한다. 바닥 지지 층(15)은 열 산화, 화학 기상 증착(CVD), 물리적 기상 증착(PVD) 또는 원자 층 퇴적(ALD)과 같은 적절한 막 형성 방법에 의해 형성될 수 있다. 특정 실시 예에서, 실리콘 산화물(예를 들면, SiO2)이 바닥 지지 층(15)으로서 사용된다.
그 후에, 도 6b에 도시된 바와 같이, 하나 이상의 탄소 나노튜브(CNT)(100)가 바닥 지지 층(15) 위에 배열된다. 일부 실시 예에서, 바닥 지지 층은 사용되지 않고 CNT(100)가 기판(10) 상에 직접 배치된다. CNT는 실질적으로 동일한 방향(예를 들면, Y 방향)으로 정렬된 바닥 지지 층(15) 상에 배열된다. CNT(100)의 정렬의 Y 방향으로부터의 편차는 일부 실시 예에서 약 ± 10 도이고, 다른 실시 예에서 약 ± 5 도이다. 특정 실시 예에서, 편차는 약 ± 2 도이다. CNT(100)는 일부 실시 예에서 X 방향을 따라 대략 50 튜브/㎛ 내지 대략 300 튜브/㎛ 범위 내의 밀도로 배열되고, 다른 실시 예에서, 밀도는 X 방향을 따라 100 튜브/㎛ 내지 대략 200 튜브/㎛의 범위 내에 있다. CNT(100)의 길이(Y 방향으로)는 일부 실시 예에서 대략 0.5 μm 내지 5 μm의 범위 내에 있고, 다른 실시 예에서는 대략 1 μm 내지 대략 2 μm의 범위 내에 있다. CNT(100)의 평균 직경은 일부 실시 예에서 대략 1.0 nm 내지 대략 2.0 nm의 범위 내에 있다.
탄소 나노튜브는 기판(예를 들면, 석영 또는 사파이어) 상에 금속 촉매를 갖는 CVD, 아크 방전, 또는 레이저 애블레이션 (ablation) 방법과 같은 다양한 방법에 의해 형성될 수 있다. 형성된 CNT는 소듐 도데실 설페이트(sodium dodecyl sulfate, SDS)와 같은 용매에 분산된다. CNT는 일부 실시 예에서 플로팅 증발 자기 조립(floating evaporative self-assembly) 방법과 같은 다양한 방법을 사용하여 기판으로 이송되어 기판 상에 배치될 수 있다.
CNT(100)가 바닥 지지 층(15) 상으로 이송된 이후, 도 6c에 도시된 바와 같이, 제1 지지 층(21)이 바닥 지지 층(15) 상에 배치된 CNT(제1 CNT 그룹) 위에 형성된다. 일부 실시 예에서, 제1 지지 층(21)은 Si, Ge 및 SiGe 중 하나의 다결정질 또는 비정질 재료를 포함한다. 다른 실시 예에서, 제1 지지 층(21)은 실리콘 산화물, 실리콘 질화물, SiON, SiOC, SiOCN 및 SiCN 또는 다른 적절한 절연 재료의 하나 이상의 층을 포함한다. 일부 실시 예에서, 제1 지지 층(21)은 유기 폴리머와 같은 유기 재료를 포함한다. 특정 실시 예에서, 제1 지지 층(21)은 바닥 지지 층(15)과 다른 재료로 제조된다. 다른 실시 예에서, 제1 지지 층(21)은 바닥 지지 층(15)과 동일한 재료로 제조된다. 제1 지지 층(21)은 CVD, PVD 또는 ALD와 같은 적절한 막 형성 방법에 의해 형성될 수 있다. 일 실시 예에서, ALD는 ALD의 높은 두께 균일성 및 두께 제어성을 위해 사용된다.
일부 실시 예에서, 제1 지지 층이 제1 CNT 그룹(100) 위에 컨포멀하게 형성될 때, 제1 지지 층의 상부 표면은 피크 및 골(peaks and valley)을 갖는 물결 모양을 갖는다. 제1 지지 층(21)의 두께는 일부 실시 예에서 대략 2 nm 내지 대략 10 nm의 범위 내에 있고, 다른 실시 예에서 대략 3 nm 내지 5 nm의 범위 내에 있다. 다른 실시 예에서, 제1 지지 층(21)이 물결 같은 상부 표면으로 형성된 이후, 하나 이상의 평탄화 작업이 수행되어 지지 층(21)의 상부 표면을 평탄화한다. 평탄화 작업은 에치-백 프로세스 또는 화학적 기계적 연마(CMP) 프로세스를 포함한다. 일 실시 예에서, CMP가 사용된다.
그 다음, 도 6d에 도시된 바와 같이 제2 지지 층(22)이 제1 지지 층(21) 위에 형성된다. 일부 실시 예에서, 제2 지지 층(22)은 일부 실시 예에서의 제1 지지 층(21)과 동일한 재료로 제조된다. 제2 지지 층(22)의 두께는 제1 지지 층(21)의 두께와 실질적으로 동일하다. 두께의 차이는 일부 실시 예에서 평균 두께에 관하여 ± 5 % 이내이다.
또한, 제2 그룹의 CNT(100)가 도 6d에 도시된 바와 같이 제2 지지 층(22) 상에 배치된다. 제1 지지 층의 상부 표면이 물결 모양인 경우, 제2 CNT 그룹(100)은 물결 모양의 골에 배열되는 경향이 있다.
일부 실시 예에서, CNT 그룹을 형성하고 지지 층을 형성하는 것이 반복되어, 각각의 CNT가 매립된 n 개의 지지 층을 형성하는데, 여기서 n은 3 이상의 정수이다. 일부 실시 예에서, n은 20까지이다. 도 6d는 6 개의 지지 층(21, 22, 23, 24, 25 및 26)이 형성되어 지지 층(20)에 배치된 6 개의 CNT 층을 형성하는 일 실시 예를 도시한다. 이하의 설명에서는, 제1 내지 제6 지지 층(21-26)이 지지 층(20)이라고 지칭된다.
도 6d에서, 하나의 층의 CNT(100)가 실질적으로 일정한 피치로 배열되고 수직 방향으로의 CNT가 정렬된다. 그러나, 지지 층(20)에서의 CNT의 배열은 도 6d의 배열로 제한되지 않는다. 일부 실시 예에서, 하나의 층에서 CNT는 X 방향으로 랜덤 피치를 갖는다. CNT(100)의 평균 직경이 DCNT인 경우, 일부 실시 예에서 CNT의 수평 피치(PH)는 DCNT ≤ PH ≤ 10 × DCNT이다. 일부 실시 예에서, 두 개의 인접한 CNT는 서로 접촉한다. 또한, 수직 방향으로, 일부 실시 예에서, 상이한 층에서 적어도 두 개의 CNT(100)는 서로 정렬되지 않는다. CNT(100)의 수직 피치(PV)는 지지 층의 두께에 의해 결정된다. 일부 실시 예에서, 인접한 층에서 CNT(100)의 수직 피치(PV)는 0.9 × PA ≤ PV ≤ 1.1 × PA이고, 여기서 PA는 다중 층의 평균 피치이다. 다른 실시 예에서, 수직 피치(PV)는 0.95 × PA ≤ PV ≤ 1.05 × PA이다.
일부 실시 예에서, CNT(100)가 기판(10) 위에 전사된 이후, 도 7a 내지 7e에 도시된 바와 같은 트리밍 프로세스가 수행된다. 도 7a 및 도 7b에 도시된 바와 같이 CNT(100)가 바닥 지지 층(15)의 위에 전사된 이후에, 리소그래피 작업을 사용함으로써, 커버 층으로서 포토레지스트 패턴(12)이 CNT(100)의 중앙 부분 위에 형성된다. CNT(100)의 단부는 도 7c에 도시된 바와 같이 노출된다. 포토레지스트 패턴(12)의 폭(W21)은 일부 실시 예에서 대략 50 nm 내지 대략 2000 nm의 범위내에 있고, 다른 실시 예에서 대략 100 nm 내지 대략 1000 nm의 범위내에 있다. 그 다음에, 도 7d에 도시된 바와 같이, CNT(100)의 노출된 부는 에칭에 의해 제거된다. 또한, 도 7e에 도시된 바와 같이, 레지스트 패턴(12)은 유기 용매를 사용한 건식 에칭 및/또는 습식 제거에 의해 그 후에 제거된다.
도 6f를 언급하면, 하나 이상의 리소그래피 및 에칭 동작을 사용함으로써, 마스크 패턴(18)이 지지 층(20) 위에 형성되고, CNT(100)를 갖는 지지 층(20)은 도 6g에 도시된 바와 같은 하나 이상의 핀 구조물(30)로 패턴화된다. 마스크 패턴(18)은 일부 실시 예에서 포토레지스트 층이고, 다른 실시 예에서 유전체 재료로 만들어진 하드 마스크일 수 있다. 일부 실시 예에서, 핀 구조물(30)은 임의의 적절한 방법에 의해 패턴화될 수 있다. 예를 들면, 핀 구조물은, 이중 패터닝 또는 다중 패터닝 프로세스를 포함한 하나 이상의 포토리소그래피 프로세스를 사용하여 패턴화될 수도 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자기 정렬 프로세스(self-aligned process)를 결합하여, 예를 들면, 단일의 직접 포토리소그래피 프로세스를 사용하여 획득 가능한 것과 다른 더 작은 피치를 갖는 패턴이 형성되게 한다. 예를 들면, 하나의 실시 예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패턴화된다. 스페이서는 자기 정렬 프로세스를 사용하여 패턴화된 희생 층과 나란히 형성될 수도 있다. 희생 층이 그 후에 제거되고, 그리고 잔여 스페이서 또는 맨드렐(mandrel)이 사용되어 핀 구조물을 패턴화 할 수 있다.
일부 실시 예에서, X 방향으로의 핀 구조물(30)의 폭은 대략 5 nm 내지 대략 20 nm의 범위내에 있고, 다른 실시 예에서 대략 7 nm 내지 대략 12 nm의 범위내에 있다. 바닥 지지 층(15)이 지지 층(20)과 동일한 재료 또는 유사한 재료로 제조될 때, 바닥 지지 층(15)은 또한 도 6g에 도시된 바와 같이 핀 구조물로 패턴화된다. 다른 실시 예에서, 바닥 지지 층(15)이 지지 층(20)과 다른 재료로 제조되는 경우, 바닥 지지 층(15)은 패턴화되지 않는다.
핀 구조물 당 CNT(100)의 총 개수는 일부 실시 예에서 대략 5 내지 대략 100의 범위내에 있고, 다른 실시 예에서 대략 10 내지 50의 범위 내에 있다.
그 후, 희생 게이트 구조물(40)이 도 8a 및 도 8b에 도시된 바와 같이 핀 구조물(30) 위에 형성된다. 도 8a는 X 방향에 따른 단면도이고 도 8b는 Y 방향에 따른 단면도이다. 희생 게이트 구조물(40)은 핀 구조물(30)이 희생 게이트 전극 층에 완전히 매립되도록 핀 구조물(30) 위에 희생 게이트 전극 층을 블랭킷 퇴적함으로써 형성된다. 희생 게이트 전극 층은 다결정질 실리콘 또는 비정질 실리콘과 같은 실리콘, 게르마늄 또는 실리콘 게르마늄을 포함한다. 희생 게이트 전극 층의 두께는, 일부 실시 예에서, 대략 100 nm에서부터 대략 200 nm까지의 범위 내에 있다. 일부 실시 예에서, 희생 게이트 전극 층은 평탄화 작업을 필요로 한다. 희생 게이트 전극 층은 LPCVD 및 PECVD를 포함하는 CVD, PVD, ALD 또는 다른 적절한 프로세스를 사용하여 퇴적된다. 일부 실시 예에서, 핀 구조물(30)와 희생 게이트 전극 층 사이에 희생 게이트 유전체 층이 형성되지 않고, 다른 실시 예에서, 핀 구조물(30)와 희생 게이트 전극 층 사이에 희생 게이트 유전체 층이 형성된다.
그 후, 마스크 층(42)이 희생 게이트 전극 층(40) 위에 형성된다. 마스크 층(42)은 실리콘 질화물(SiN) 층 및 실리콘 산화물 층 중 하나 이상을 포함한다. 그 다음, 도 8a 및 도 8b에 도시된 바와 같이, 마스크 층에 대해 패터닝 작업이 수행되고 희생 게이트 전극 층이 희생 게이트 구조물(40)로 패턴화된다. 희생 게이트 구조물을 패턴화함으로써, 핀 구조물(30)은 희생 게이트 구조물(40)의 대향 측면 상에 부분적으로 노출되어, 도 8b에 도시된 바와 같이 소스/드레인(S/D) 영역을 정의한다. 본 발명에서, 소스 및 드레인은 상호 교환 가능하게 사용되고 그 구조물은 실질적으로 동일하다. 도 8a 및 8b에서, 두 개의 희생 게이트 구조물(40)이 두 개의 핀 구조물(30) 위에 형성되지만, 희생 게이트 구조물의 수는 이 구성에 제한되지 않는다. 하나 또는 둘 이상의 희생 게이트 구조물이 일부 실시 예에서 Y 방향으로 배열될 수 있다. 특정 실시 예에서, 하나 이상의 더미 희생 게이트 구조물이 희생 게이트 구조물의 양 측 상에 형성되어, 패턴 충실도를 향상시킨다.
희생 게이트 구조물(40)이 형성된 이후, 게이트 측벽 스페이서(44)를 위한 절연 재료의 블랭킷 층이 도 9a 및 도 9b에 도시된 바와 같이 CVD 또는 다른 적절한 방법을 사용함으로써 컨포멀하게 형성된다. 블랭킷 층이 컨포멀 방식으로 퇴적되어서, 블랭킷 층이 측벽과 같은 수직 표면, 수평 표면, 및 희생 게이트 구조물(40)의 최상부 상에 실질적으로 동일한 두께를 갖게 형성된다. 일부 실시 예에서, 블랭킷 층은 대략 2 nm 내지 대략 10 nm 범위의 두께로 침착된다. 일부 실시 예에서, 블랭킷 층의 절연 재료는 SiN, SiON, SiOCN 또는 SiCN 및 이들의 조합과 같이 실리콘 질화물 기반 재료이다. 특정 실시 예에서, 절연 재료는 SiOC, SiCON 및 SiCN 중 하나이다. 도 8b 및 8b로부터 알 수 있었듯이, 일부 실시 예에서, CNT(100)는 지지 층(20)에 의해 지지되지만 측벽 스페이서(44)에 의해 지지(고정)되지는 않는다. 일부 실시 예에서, 측벽 스페이서(44)를 위한 블랭킷 층이 형성되기 이전에, 지지 층(20)이 약간 에칭되어 CNT(100)의 단부를 노출시킨다. 이러한 경우에, CNT(100)의 단부는 측벽 스페이서(44)에 의해 지지(고정)된다.
또한, 도 9a 및 도 9b에 도시된 바와 같이, 게이트 측벽 스페이서(44)는 이방성 에칭에 의해 희생 게이트 구조물(40)의 대향 측벽 상에 형성된다. 블랭킷 층이 형성된 이후, 이방성 에칭이 예를 들면, 반응성 이온 에칭(RIE)을 사용하여 블랭킷 층에 대해 수행된다. 이방성 에칭 프로세스 동안, 대부분의 절연 재료는 수평 표면으로부터 제거되어, 희생 게이트 구조물의 측벽 및 노출된 핀 구조물의 측벽과 같은 수직 표면 상에 유전체 스페이서 층을 남긴다. 마스크 스페이서(42)는 측벽 스페이서로부터 노출될 수 있다. 일부 실시 예에서, 등방성 에칭 프로세스가 그 후에 수행되어, 노출된 핀 구조물(30)의 S/D 영역의 상부 부분으로부터 절연 재료를 제거할 수도 있다.
그 후, 에칭 스톱 층과 같은 라이너 층(46)이 형성되어, 측벽 스페이서(44)를 가진 게이트 구조물 및 노출된 핀 구조물(30)을 커버한다. 일부 실시 예에서, 라이너 층(46)은 실리콘 질화물, SiON, SiOCN 또는 SiCN 및 이들의 조합과 같은 실리콘 질화물 기반 재료를 포함하며, LPCVD 및 PECVD를 포함한 CVD, PVD, ALD 또는 다른 적절한 프로세스에 의해 형성된다. 특정 실시 예에서, 라이너 층(46)은 실리콘 질화물로 제조된다. 또한, 도 9a 및 도 9b에 도시된 바와 같이, 제1 층간 유전체(ILD) 층(50)이 형성된다. 제1 ILD 층(50)의 재료는 실리콘 산화물, SiCOH 및 SiOC와 같이, Si, O, C 및/또는 H를 포함하는 화합물을 포함한다. 폴리머와 같은 유기 재료가 제1 ILD 층(50)을 위해 사용될 수 있다.
제1 ILD 층(50)이 형성된 이후, 도 10a 및 도 10b에 도시된 바와 같이, CMP와 같은 평탄화 작업이 수행되어서, 희생 게이트 전극 층(40)이 노출된다. 그 후에, 도 11a 및 도 11b에 도시된 바와 같이, 희생 게이트 전극 층(40)이 제거되어서, 게이트 공간(55)에 핀 구조물의 채널 영역을 노출시킨다. 희생 게이트 전극 층(40)은 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 제거될 수 있다. 희생 게이트 전극 층(40)이 폴리실리콘이고 제1 ILD 층(50)이 실리콘 산화물인 경우, TMAH 용액과 같은 습식 에천트가 사용되어 희생 게이트 전극 층(40)을 선택적으로 제거할 수 있다.
또한, 도 12a 및 도 12b에 도시된 바와 같이, 게이트 공간(55) 내의 지지 층(20)이 제거되어 CNT(100)를 해제한다. 지지 층(20)은 플라즈마 건식 에칭 및/또는 습식 에칭을 사용하여 CNT(100)에 대해 선택적으로 제거될 수 있다. 지지 층(20)이 폴리실리콘 또는 비정질 실리콘이고 제1 ILD 층(50)이 실리콘 산화물인 경우, TMAH 용액과 같은 습식 에천트가 사용된다. 희생 게이트 전극 층(40)과 지지 층(20)이 동일한 재료로 제조되는 경우, 희생 게이트 전극 층(40)의 제거 및 지지 층(20)의 제거는 동일한 에칭 작업에 의해 수행된다.
CNT(100)의 채널 영역이 해제된 이후, 도 13a 내지 13c에 도시된 바와 같이, 게이트 유전체 층(102)이 CNT(100) 주위에 형성된다. 도 13c는 게이트 구조물의 확대도이다. 일부 실시 예에서, 게이트 유전체 층(102)은 실리콘 산화물, 실리콘 질화물, 또는 고-k 유전체 재료, 다른 적절한 유전체 재료 및/또는 이들의 조합과 같은 유전체 재료의 하나 이상의 층을 포함한다. 고-k 유전체 재료의 예는, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티타늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 고-k 유전체 재료, 및/또는 이들의 조합을 포함한다. 일부 실시 예에서, 게이트 유전체 층(102)은 n-채널 FET의 경우 HfO2로 제조되고, p-채널 FET의 경우 Al2O3으로 제조된다. 게이트 유전체 층(102)은 일부 실시 예에서 대략 0.5 nm 내지 대략 2.5 nm의 범위내의 두께를 가지며, 다른 실시 예에서 대략 1.0 nm 내지 대략 2.0 nm의 범위 내의 두께를 갖는다. 게이트 유전체 층(102)은 CVD, ALD 또는 임의의 적절한 방법에 의해 형성될 수 있다. 일 실시 예에서, 게이트 유전체 층(102)은 CNT(100)의 각각의 채널 영역 주위에 균일한 두께를 가진 게이트 유전체 층의 형성을 보장하기 위하여 ALD와 같은 고도 컨포멀 퇴적 프로세스를 사용하여 형성된다.
일부 실시 예에서, 게이트 유전체 층(102)이 형성되기 이전에 계면 층(도시되지 않음)이 CNT 주위에 형성된다. 계면 층은 예를 들면, SiO2로 제조되고 일부 실시 예에서 대략 0.5 nm 내지 대략 1.5 nm 범위내의 두께를 갖는다. 다른 실시 예에서, 계면 층의 두께는 대략 0.6 nm 내지 대략 1.0 nm의 범위 내에 있다.
특정 실시 예에서, 하나 이상의 일 함수 조정 층(104)이 게이트 유전체 층(102) 상에 형성된다. 일 함수 조정 층(104)은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일 층 또는 이들 재료 중 두 개 이상의 다층과 같은 전도성 재료로 제조된다. 특정 실시 예에서, TiN이 일 함수 조정 층(104)으로서 사용된다. 일 함수 조정 층(104)은 ALD, PVD, CVD, e-빔 증발 또는 다른 적절한 프로세스에 의해 형성될 수 있다. 또한, 일 함수 조정 층(104)은 상이한 금속 층을 사용할 수 있는 n-채널 FET 및 p-채널 FET에 대해 분리하여 형성될 수 있다.
그 후에, 도 13a 및 도 13b에 도시된 바와 같이, 게이트 전극 층(106)이 일 함수 조정 층(104) 위에 형성된다. 게이트 전극 층(106)은 폴리실리콘, 알루미늄, 구리, 티타늄, 탄탈룸, 텅스텐, 코발트, 몰리브덴, 탄탈룸 질화물, 니켈 규화물, 코발트 규화물, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적절한 재료 및/또는 이들의 조합과 같은 전도성 재료의 하나 이상의 층을 포함한다. 게이트 전극 층(106)은 CVD, ALD, 전기 도금, 또는 다른 적절한 방법에 의해 형성될 수 있다. 게이트 전극 층(106)은 또한 제1 ILD 층(50)의 상부 표면 위에 퇴적되고, 게이트 유전체 층(102), 일 함수 조정 층(104), 및 제1 ILD 층(50) 위에 형성된 게이트 전극 층(106)은 제1 ILD 층(50)이 드러날 때까지 예를 들면, CMP를 사용하여 그 후에 평탄화된다.
도 13a 및 도 13b에서, 게이트 유전체 층은 각각의 CNT(100) 주위를 완전히 감싸고, 일 함수 조정 층(104)은 또한 각각의 CNT(100) 주위를 완전히 감싸고, 인접한 CNT(100)의 일 함수 조정 층(104) 사이에 형성된 공간은 게이트 전극 층(106)에 의해 충진된다. 다른 실시 예에서, 도 14a 및 도 14b에 도시된 바와 같이, 일 함수 조정 층(104)은 인접한 CNT(100)의 게이트 유전체 층(102) 사이의 공간을 채우고, 게이트 전극 층(106)은 일 함수 조정 층(104)의 외부 표면을 커버한다.
그 후에, 도 15a 및 도 15b에 도시된 바와 같이, 제2 ILD 층(60)이 제1 ILD 층(50) 위에 형성되고, 소스/드레인 접촉 개구부(65)는 하나 이상의 리소그래피 및 에칭 작업을 사용하여 형성된다. 이 작업에 의해, 지지 층(20)이 제거되고 따라서 CNT(100)의 소스/드레인 영역이 소스/드레인 접촉 개구부(65)에서 노출된다. 일부 실시 예에서, 도 15b에 도시된 바와 같이, 지지 층(20)의 일부는 측벽 스페이서(44) 아래에 남아 있다. 지지 층(20)이 유전체 재료로 제조될 때, 잔여 지지 층(20)은 게이트 전극 층(106)을 분리하는 이너(inner) 스페이서로서 기능을 하고 그 후에 소스/드레인 접촉부(70, 72)을 형성한다.
그 후에, 도 16a에 도시된 바와 같이, 유전체 층(200)이 노출된 CNT(100) 주위에 형성된다. 일부 실시 예에서, 유전체 층(200)은 단일 층이고, 다른 실시 예에서, 유전체 층(200)은 이중층 구조물이다. 특정 실시 예에서, 3 개 이상의 유전체 층이 유전체 층(200)으로서 형성된다. 일부 실시 예에서, 유전체 층(200)은 ALD 또는 CVD 또는 임의의 적절한 막 형성 방법에 의해 형성된다.
일부 실시 예에서, 도 16b에 도시된 바와 같이, 인접한 CNT(100) 사이의 공간이 상대적으로 넓은 경우, 유전체 층(200)은 각각의 CNT(100) 주위를 각기 감싼다. 다른 실시 예에서, 도 16c에 도시된 바와 같이, 인접한 CNT(100) 사이의 공간이 상대적으로 좁을 때, 하나의 CNT(100) 주위를 감싸는 유전체 층(200)은 인접한 CNT(100) 주위를 감싸는 유전체 층(200)에 연속적이다.
그 다음, 도 17a 및 도 17b에 도시된 바와 같이, 유전체 층(200)의 일부가 CNT(100)의 소스/드레인 영역으로부터 제거되고 따라서, CNT(100)의 소스/드레인 영역의 일부가 노출된다. 일부 실시 예에서, 유전체 층의 일부는 도 17b에 도시된 바와 같이 CNT(100)의 최상부로부터 제거된다. 일부 실시 예에서, 이방성 건식 에칭이 사용된다. 다른 실시 예에서, 이방성 에칭 및 등방성 에칭이 교대로 수행된다.
그 다음, 도 18a 및 도 18b에 도시된 바와 같이, 소스/드레인 접촉 개구부(65)가 하나 이상의 전도성 재료 층으로 충진된다. 전도성 재료는 W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt 및 Zr, 또는 임의의 다른 적절한 전도성 재료 중 하나 이상을 포함한다. 일부 실시 예에서, 하부 접촉 층(70)은 개재한 유전체 층(200)으로 CNT(100)의 소스/드레인 영역 주위를 감싸고, 상부 접촉 층(72)이 하부 접촉 층(70) 상에 형성된다.
일부 실시 예에서, 하부 접촉 층(70)은 TiN, Ti 및 TaN 중 하나 이상이다. 상부 접촉 층은 일부 실시 예에서, W, Cu 및 Co 중 하나 이상이다. 또한, 일부 실시 예에서, 하나 이상의 게이트 접촉부가 소스/드레인 접촉부와 동시에 또는 소스/드레인 접촉부와는 상이한 작업에 의해 형성된다.
도 19a 내지 도 19c 및 19d-19f는 본 발명의 실시 예에 따라 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계를 도시한다. 도 19a에 도시된 바와 같이, 유전체 층(200)은 제1 유전체 층(210) 및 제2 유전체 층(220)(또는 제3 유전체 층(230) 및 제4 유전체 층(240))을 포함한다.
일부 실시 예에서, 인접한 CNT(100) 사이의 공간이 상대적으로 넓은 경우, 유전체 층(200)은 각각의 CNT(100) 주위를 각기 감싼다. 다른 실시 예에서, 도 19a 내지 도 19c에 도시된 바와 같이, 인접한 CNT(100) 사이의 공간이 상대적으로 좁을 때, 제1 유전체 층(210)은 각각의 CNT(100) 주위를 각기 감싸고, 하나의 CNT(100) 주위를 감싸는 제2 유전체 층(220)은 인접한 CNT(100) 주위를 감싸는 제2 유전체 층(220)에 연속적이다. 다른 실시 예에서, 도 19d 내지 도 19f에 도시된 바와 같이, 인접한 CNT(100) 사이의 공간이 더 좁을 때, 각각의 CNT(100) 주위를 감싸는 제1 유전체 층(210)과 하나의 CNT(100) 주위를 감싸는 제2 유전체 층(220)은 인접한 CNT(100) 주위를 감싸는 제1 및 제2 유전체 층에 연속적이다.
도 19g, 19h 및 19i는 본 발명의 실시 예에 따라 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계를 도시한다. 수직 방향(Z 방향)을 따라, 유전체 층(200)(또는 이중 층)은 도 19g에 도시된 바와 같이 각각의 CNT(100) 주위를 감싼다. 유전체 층의 일부를 제거하기 위한 에칭 작업에서, 최상부 CNT(100)의 최상부 및 측면이 노출되고 최상부 아래의 CNT(100)의 측면이 노출된다. 따라서, 유전체 층(200)의 커버리지(coverage)는 최상부 CNT(100)와 그 아래의 다른 CNT 사이에서 상이하다.
하나의 GAA FET에서 CNT(100)의 총 개수는 일부 실시 예에서 대략 5 내지 대략 100의 범위내에 있고, 다른 실시 예에서 대략 10 내지 50의 범위내에 있다. 하나의 GAA FET에서 CNT의 총 개수는 일부 실시 예에서, 다른 GAA FET에서 CNT의 총 개수와 상이하다. 일부 실시 예에서, GAA FET에서, CNT 중 두 개의 CNT는 수평 방향으로 서로 접촉하고, CNT는 수직 방향으로 다른 CNT와 접촉하지 않는다. 일부 실시 예에서, 소스/드레인 접촉부가 먼저 형성되고 그 후에 게이트 구조물이 형성된다.
도 20a 및 20b는 본 발명의 다른 실시 예에 따라 CNT를 사용한 GAA FET의 단면도를 도시한다. 도 1a 내지 도 19i에 관하여 설명되는 것과 동일하거나 유사한 재료, 구성, 치수, 프로세스 및/또는 작업이 이하의 실시 예에서 사용될 수 있고 상세한 설명은 생략될 수 있다. 도 20b는 도 20a의 둘러싸인 영역 AR의 확대도이다.
이 실시 예에서, 유전체 층(200)(일부 실시 예에서, 제1 유전체 층(210) 및 제2 유전체 층(220)을 포함)은 CNT(100)의 소스/드레인 영역 아래에 배치되고 게이트 유전체 층(102)과 접촉한다. 또한, 게이트 전극(예를 들면, 일 함수 조정 층(104))은 유전체 층(102) 및 절연 이너 스페이서(80)에 의해 소스/드레인 접촉부(70)로부터 전기적으로 격리된다. 일부 실시 예에서, 절연 이너 스페이서는 CNT(100)와 게이트 유전체 층(102) 사이에 배치된다. 일부 실시 예에서, 게이트 유전체 층(102)은 절연 이너 스페이서와 CNT(100) 사이에 배치된다. 일부 실시 예에서, 게이트 유전체 층(102)은 소스/드레인 접촉부(70)와 CNT(100) 사이에 배치된다. 일부 실시 예에서, 게이트 측벽 스페이서(44) 대신에 또는 게이트 측벽 스페이서(44)에 추가하여, 접촉 스페이서(54)가 채널 영역 위의 높이에서 게이트 유전체 층(102)과 소스/드레인 접촉부(70) 사이에 형성된다.
그 후, 추가 CMOS 프로세스가 수행되어, 추가적인 층간 유전체 층, 콘택/비아, 상호연결 금속 층 및 패시베이션 층 등과 같은 다양한 피처를 형성한다.
도 21a 내지 도 31은 본 발명의 일 실시 예에 따른 도 20a 및 도 20b에 도시된 탄소 나노튜브를 사용한 GAA FET의 제조 작업의 다양한 단계를 도시한다. 추가적인 동작이 도 21a 내지 도 31에 도시된 프로세스 이전, 도중 및 이후에 제공될 수 있고, 방법의 추가적인 실시 예에 대해 이하에 설명되는 작업 중 일부가 대체되거나 제거될 수 있는 것은 물론이다. 작업/프로세스의 순서는 상호 교환 가능할 수 있다. 도 1a 내지 도 19i에 관하여 설명되는 것과 동일하거나 유사한 재료, 구성, 치수, 프로세스 및/또는 작업이 이하의 실시 예에서 사용될 수 있고 상세한 설명은 생략될 수 있다.
도 6a와 유사하게, 바닥 지지 층(15)이 기판(10) 위에 형성되고, 그 후에 도 21a에 도시된 바와 같이, 유전체 층(200)이 바닥 지지 층(15) 위에 형성된다. 일부 실시 예에서, 유전체 층(200)은 제1 및 제2 유전체 층(210 및 220) 또는 제3 및 제4 유전체 층(230 및 240)의 단일 층 또는 이중층이다. 그 후에, 도 6b와 유사하게, 하나 이상의 탄소 나노튜브(CNT)(100)가 유전체 층(200) 위에 배열된다. 또한, 도 6c와 유사하게, 지지 층(20)이 도 21c에 도시된 바와 같이 CNT(100) 위에 형성된다. 유전체 층(200)의 형성, CNT(100)의 배치 및 지지 층(20)의 형성은 도 21d에 도시된 바와 같이 반복된다. 일부 실시 예에서, 지지 층(20)이 바닥 지지 층(15) 상에 형성되고, 유전체 층(200)이 지지 층(20) 상에 형성된다.
도 22a, 22b 및 22c는 본 발명의 실시 예에 따라 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계 중 하나를 도시한다.
일부 실시 예에서, 지지 층(20), 유전체 층(200) 및 CNT(100)를 포함하는 적층된 구조물(29)은 바닥 지지 층(15)(및 기판(100)) 위에 반복적으로 형성된다. 적층된 구조물(29)의 수는 1 개, 또는 두 개, 3 개 이상처럼 매우 적다. 일부 실시 예에서, 적층된 구조물(29)의 수는 20 개까지이다.
도 23은 본 발명의 실시 예에 따라 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계 중 하나를 도시한다. 도 6g와 유사하게, 하나 이상의 리소그래피 및 에칭 작업을 사용함으로써, 마스크 패턴이 최상위 지지 층(20) 위에 형성되고, 적층된 구조물(29)은 도 23에 도시된 바와 같이 하나 이상의 핀 구조물(30)로 패턴화된다.
도 24a 및 24b는 본 발명의 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계 중 하나를 도시한다. 도 8a 및 8b와 유사하게, 하드 마스크 패턴(42)을 갖는 희생 게이트 구조물(40)이 도 24a 및 24b에 도시된 바와 같이 핀 구조물(30) 위에 형성된다. 또한, 제1 ILD 층(50)이 하드 마스크 패턴(42)을 갖는 희생 게이트 구조물(40) 사이에 형성된다. 두꺼운 ILD 층이 형성된 이후, 일부 실시 예에서 CMP 작업이 수행되어, 하드 마스크 패턴(42)을 노출시킨다. 일부 실시 예에서, 희생 게이트 구조물(예를 들면, 폴리실리콘 층)이 형성되기 이전에, 희생 게이트 유전체 층(41)은 예를 들면, ALD 또는 CVD에 의해 핀 구조물(30) 및 바닥 지지 층(15) 위에 형성된다.
도 25a 및 25b는 본 발명의 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계 중 하나를 도시한다. 제2 ILD 층(60)이 제1 ILD 층(50) 및 하드 마스크 패턴(42) 위에 형성된다. 제2 ILD 층(60)의 재료는 일부 실시 예에서 제1 ILD 층(50)과 동일하고, 다른 실시 예에서 제1 ILD 층(50)의 재료와 상이하다. 일부 실시 예에서, 제2 ILD 층(60)은 실리콘 질화물 및/또는 SiON으로 만들어진다.
일부 실시 예에서, 격리 구조물(52)이 도 25a 및 25b에 도시된 바와 같이 형성된다. 일부 실시 예에서, 제1 ILD 층(50) 및 적층 구조물(29)은 하나 이상의 리소그래피 및 에칭 동작에 의해 패턴화되어 개구부를 형성하고, 그 후에 개구부는 하나 이상의 절연 재료로 충진된다. 또한, 하드 마스크 층(62)이 형성 및 패턴화되고, 그 후에 도 25a 및 도 25b에 도시된 바와 같이, 소스/드레인 접촉 개구부(65)가 제2 ILD 층(60) 및 제1 ILD 층(50)을 에칭함으로써 형성된다. 소스/드레인 접촉 개구부(65)에서, 핀 구조물(30)의 적층된 구조물(29)이 도 25b에 도시된 바와 같이 노출된다. 일부 실시 예에서, 제1 ILD 층의 일부는 희생 게이트 구조물(40)을 따라 접촉 측벽(54)으로서 남아 있다.
도 26a 및 26b는 본 발명의 실시 예에 따라 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계 중 하나를 도시한다. 소스/드레인 접촉 개구부(65)가 형성된 이후, 지지 층(20)이 도 25a 및 도 25b에 도시된 바와 같이 노출된 적층된 구조물(29)로부터 선택적으로 제거된다. 일부 실시 예에서, 건식 에칭 및/또는 습식 에칭이 수행되어 지지 층(20)을 제거한다. 따라서, 도 26a 및 도 26b에 도시된 바와 같이, 유전체 층(200) 및 CNT(100)의 스택(stack)이 소스/드레인 접촉 개구부(65)에 남아 있다.
도 27a 및 27b는 본 발명의 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계 중 하나를 도시한다.
지지 층(20)이 소스/드레인 접촉 개구부(65)에서 제거된 이후, 이너 스페이서를 절연시키기 위한 절연 층(80)이 소스/드레인 접촉 개구부(65)의 내부에 형성된다. 도 27b에 도시된 바와 같이, 절연 층(80)은 예를 들면, ALD 또는 CVD에 의해 컨포멀하게 형성된다. 일부 실시 예에서, 절연 층은 실리콘 산화물, 실리콘 질화물, SiON, SiCN, SiOC, SiOCN 또는 임의의 다른 적절한 재료로 제조된다.
도 28a 및 28b는 본 발명의 실시 예에 따라 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계 중 하나를 도시한다. 절연 층이 그 후에 에칭되어, 도 28a 및 도 28b에 도시된 바와 같이, 희생 게이트 구조물(40) 아래의 지지 층(20)의 단부에 절연 이너 스페이서(80)를 형성한다. 따라서, 유전체 층(200) 및 CNT(100)의 스택이 소스/드레인 접촉 개구부(65)에서 다시 노출된다.
도 29a 내지 29C는 본 발명의 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계 중 하나를 도시한다. 도 18a 및 도 18b와 유사하게, 소스/드레인 접촉 개구부(65)는 도 29a 내지 도 29c에 도시된 바와 같이 전도성 재료의 하나 이상의 층으로 충진되어, 하부 접촉 층(70) 및 상부 접촉 층(72)을 형성한다. 일부 실시 예에서, 하부 접촉 층(70) 및 상부 접촉 층은 집합적으로 소스/드레인 접촉 층(70)이라 지칭된다. 도 29c에 도시된 바와 같이, 하부 접촉 층(70)은 CNT(100)와 접촉하고 CNT(100)의 바닥은 유전체 층(40)에 의해 커버되고 따라서 접촉 층(70)으로부터 분리된다.
도 30a 및 30b는 본 발명의 실시 예에 따른 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계 중 하나를 도시한다.
그 후, 도 11a 내지 도 12b와 유사하게, 하드 마스크 패턴(42) 및 희생 게이트 구조물(40)이 제거되어 게이트 공간(55)을 형성하고, 게이트 공간에서, 지지 층(20) 및 유전체 층(200)이 제거되고, CNT(100)가 도 30a 및 30b에 도시된 바와 같이 완전히 노출된다. 일부 실시 예에서, 이너 스페이서(80) 아래의 유전체 층(200)의 일부가 또한 제거된다. 일부 실시 예에서, 소스/드레인 접촉 층(70) 사이의 유전체 층(200)의 일부가 더 제거된다.
도 31은 본 발명의 실시 예에 따라 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계 중 하나를 도시한다. 도 13a 내지 도 14b와 유사하게, CNT(100)의 채널 영역이 해제된 이후, 도 31에 도시된 바와 같이, 게이트 유전체 층(102)이 CNT(100) 주위에 형성되고, 하나 이상의 일 함수 조정 층(104)이 게이트 유전체 층(102) 상에 형성되고, 게이트 전극 층(106)이 일 함수 조정 층(104) 위에 형성된다. 그 후, 추가 CMOS 프로세스가 수행되어, 추가적인 층간 유전체 층, 콘택/비아, 상호연결 금속 층 및 패시베이션 층 등과 같은 다양한 피쳐를 형성한다.
도 32a 내지 35C는 본 발명의 다른 실시 예에 따라 CNT를 사용한 GAA FET의 순차적 제조 프로세스의 다양한 단계를 도시한다. 이하의 실시 예는 도 22a 내지 22c에 도시된 적층된 구조물(29)에 대한 다양한 구조물 및 작업을 도시한다. 도 32a 내지 32d에서, 바닥 유전체 층(200A)은 지지 층(20)(또는 하부 지지 층(15)) 상에 형성되고 CNT(100)는 하부 유전체 층(200A) 상에 배치된다. 그 후에, 도 32a에 도시된 바와 같이, 상부 유전체 층(200B)가 형성되어 CNT(100)를 커버한다. 도 32b에 도시된 바와 같이, 에치-백 작업 및 CMP 작업과 같은 평탄화 작업이 수행되고, 상부 유전체 층(200B)이 부분적으로 제거되어 CNT(100)의 상부 부분을 노출시킨다. 도 32c에 도시된 바와 같이, 추가적인 지지 층(20)이 상부 유전체 층(200A) 및 CNT(100) 위에 그 후에 형성된다. 도 32d는 소스/드레인 접촉부(70)가 형성된 이후의 구조물을 도시한다.
도 33a 내지 도 33d에서, CNT(100)가 지지 층(20) 상에 배치되고, 그 후에 도 33a에 도시된 바와 같이 유전체 층(200)이 형성되어 CNT(100)를 커버한다. 도 33b에 도시된 바와 같이, 에치-백 작업 및 CMP 작업과 같은 평탄화 작업이 수행되고, 유전체 층(200)이 부분적으로 제거되어 CNT(100)의 상부 부분을 노출시킨다. 도 33c에 도시된 바와 같이, 추가 지지 층(20)이 유전체 층(200) 및 CNT(100) 위에 그 후에 형성된다. 도 33d는 소스/드레인 접촉부(70)가 형성된 이후의 구조물을 도시한다. CNT(100)의 바닥은 일부 실시 예에서 소스/드레인 접촉부(70)와 접촉한다.
도 34a 내지 도 34d에서, 바닥 유전체 층(200A)은 지지 층(20)(또는 바닥 지지 층(15)) 상에 형성되고 CNT(100)는 바닥 유전체 층(200A) 상에 배치된다. 그 후에, 도 34a에 도시된 바와 같이 상부 유전체 층(200B)이 형성되어 CNT(100)를 커버한다. 도 34b에 도시된 바와 같이, 에치-백 작업이 수행되어 CNT(100)의 측면 상에 유전체 층의 측벽을 형성하고 CNT(100)의 상부 부분을 노출시킨다. 도 34c에 도시된 바와 같이, 추가 지지 층(20)이 CNT(100) 위에 그 후에 형성된다. 도 34d는 소스/드레인 접촉부(70)가 형성된 이후의 구조물을 도시한다. 일부 실시 예에서, 바닥 유전체 층은 도 33a 내지 33d와 유사하게 형성되지 않는다.
도 35a 내지 도 35c에서, 바닥 제2 유전체 층(220A)이 지지 층(20)(또는 바닥 지지 층(15)) 상에 형성되고 바닥 제1 유전체 층(210A)이 바닥 제2 유전체 층(220A) 상에 형성된다. CNT(100)는 바닥 제2 유전체 층(210A) 상에 배치된다. 그 후에, 도 35a에 도시된 바와 같이, 상부 제1 유전체 층(210B)이 형성되어 CNT(100)를 커버하고 상부 제2 유전체 층(220B)이 상부 제1 유전체 층(210B) 상에 형성된다. 일부 실시 예에서, 상부 제1 및 제2 유전체 층은 컨포멀하게 형성된다. 도 35b에 도시된 바와 같이, 에치-백 동작 및 CMP 동작과 같은 평탄화 동작이 수행되고, 상부 제1 및 제2 유전체 층이 부분적으로 제거되어 CNT(100)의 상부 부분을 노출시킨다. 추가적인 지지 층(20)이 상부 유전체 층(200A) 및 CNT(100) 위에 그 후에 형성된다. 도 35c는 소스/드레인 접촉부(70)가 형성된 이후의 구조물을 도시한다. 일부 실시 예에서, 바닥 제1 및/또는 제2 유전체 층은 도 33a 내지 33d와 유사하게 형성되지 않는다.
도 36a 및 36B는 본 발명의 일 실시 예에 따른 CNT를 사용한 평면 FET의 단면도를 도시한다. 도 1a 내지 도 35c에 관하여 설명되는 것과 동일하거나 유사한 재료, 구성, 치수, 프로세스 및/또는 작업이 이하의 실시 예에서 사용될 수 있고 상세한 설명은 생략될 수 있다. 도 36a는 소스-드레인(Y) 방향을 따른 단면도를 나타내고, 도 36b는 게이트 연장 방향(X)을 따른 단면도이다.
도 36a 및 도 36b에 도시된 바와 같이, 바닥 지지 층(또는 격리 층)(15)이 기판(10) 위에 형성된다. 일부 실시 예에서, 제2 유전체 층(220)은 바닥 지지 층(15) 위에 형성되고 제1 유전체 층(210)은 제2 유전체 층(220) 상에 형성된다. 또한, CNT(100)가 제1 유전체 층(210) 상에 배치된다. 일부 실시 예에서, 단일 층 유전체 층 또는 3 층 유전체 층이 사용된다. 게이트 유전체 층이 CNT(100)의 채널 영역 위에 배치되고 게이트 전극 층(144)이 게이트 유전체 층(142) 위에 배치된다. 게이트 측벽 스페이서(143)는 게이트 전극 층(144)의 대향 측면 상에 배치된다. 소스/드레인 전극(170)은 CNT(100)의 소스/드레인 영역 상에 배치된다. 전술한 바와 같은 GAA FET와 유사하게, 소스/드레인 전극(170)은 CNT(100)를 부분적으로 커버하고 유전체 층(예를 들면, 유전체 쌍극자 층(210 및 220))은 소스/드레인 영역에서 CNT(100)의 잔여 부분을 커버한다.
본원에서 모든 이점이 반드시 논의된 것은 아니며, 모든 실시 예 또는 예에 대해 특별한 이점이 요구되지 않으며, 다른 실시 예 또는 예가 다른 이점을 제공할 수 있음은 물론이다. 예를 들면, 본 발명에서, CNT의 적층된 구조물이 핀 구조물로서 형성되기 때문에, 하나의 GAA FET 내에서 CNT 밀도를 증가시키는 것이 가능하다. 또한, CNT의 소스/드레인 영역에 내장된 도핑 구조물을 사용함으로써, 소스/드레인 영역에서 이동 가능한 캐리어를 증가시키고 소스/드레인 영역에서 접촉 저항을 감소시키는 것이 가능하다.
본 발명의 양상에 따르면, 게이트-올 어라운드 전계 효과 트랜지스터(GAA FET)를 형성하는 방법에서, 핀 구조물이 형성된다. 핀 구조물은 유전체 층, 유전체 층 위의 CNT, CNT 위의 지지 층을 각각 포함하는 복수의 적층된 구조물을 포함한다. 희생 게이트 구조물이 핀 구조물 위에 형성되고, 격리 절연 층이 형성되고, 소스/드레인 개구부가 격리 절연 층을 패턴화함으로써 형성되며, 지지 층이 소스/드레인 개구부에서 복수의 적층된 구조물 각각으로부터 제거되고, 소스/드레인 접촉 층이 소스/드레인 개구부에 형성된다. 소스/드레인 접촉부가 CNT의 일부에만 직접 접촉하고 유전체 층의 일부가 소스/드레인 접촉부와 CNT 사이에 배치되도록 소스/드레인 접촉부가 형성된다. 전술한 및 후속 실시 예 중 하나 이상에서, 유전체 층의 일부는 내부에 고정 양전하를 포함하여 CNT에 음전하를 유도한다. 전술한 및 후속 실시 예 중 하나 이상에서, 유전체 층은 비화학량론적(non-stoichiometric) 실리콘 질화물로 제조된다. 전술한 및 후속 실시 예 중 하나 이상에서, 유전체 층은 CNT와 접촉하는 제1 유전체 층 및, 제1 유전체 층 상에 형성된 제2 유전체 층을 포함하고, 유전체 층의 일부에서, 제1 유전체 층 및 제2 유전체 층은 CNT에서 음전하를 유도하는 유전체 쌍극자 구조물을 구성한다. 전술한 및 후속 실시 예 중 하나 이상에서, 제1 유전체 층은 알루미늄 산화물로 제조되고, 제2 유전체 층은 하프늄 산화물로 제조된다. 전술한 및 후속 실시 예 중 하나 이상에서, 유전체 층은 CNT와 접촉하는 제1 유전체 층, 제1 유전체 층 위에 배치되는 제2 유전체 층 및 제2 유전체 층 위에 배치되는 제3 유전체 층을 포함하고, 유전체 층의 일부에서, 제1 내지 제3 유전체 층은 CNT에서 양전하를 유도하는 유전 쌍극자 구조물을 구성한다. 전술한 및 후속 실시 예 중 하나 이상에서, 제1 유전체 층은 알루미늄 산화물로 제조되고, 제2 유전체 층은 실리콘 산화물로 제조되고 제3 유전체 층은 알루미늄 산화물로 제조된다. 전술한 및 후속 실시 예 중 하나 이상에서, 단면에서, 유전체 층의 일부가 CNT의 외부 원주의 25 % 내지 90 %를 커버한다. 전술한 및 후속 실시 예 중 하나 이상에서, 소스/드레인 접촉부가 형성된 이후, 게이트 공간이 희생 게이트 구조물을 제거함으로써 형성되고, 유전체 층 및 지지 층은 CNT가 게이트 공간에서 노출되도록 게이트 공간에서 제거되고, 게이트 유전체 층이 CNT 주위에 형성되고 게이트 전극이 게이트 유전체 층 위에 형성된다. 전술한 및 후속 실시 예 중 하나 이상에서, 지지 층이 제거된 이후에 그리고 소스/드레인 접촉부가 형성되기 이전에, 절연 이너 스페이서가 희생 게이트 구조물 아래의 지지 층의 말단에 형성된다. 전술한 및 후속 실시 예 중 하나 이상에서, 유전체 층 및 지지 층이 게이트 공간에서 제거될 때, 절연 이너 스페이서와 CNT 사이에 배치된 유전체 층의 일부가 제거된다. 전술한 및 후속 실시 예 중 하나 이상에서, 유전체 층 및 지지 층이 게이트 공간에서 제거될 때, 소스/드레인 접촉부와 CNT 사이에 배치된 유전체 층의 일부가 제거된다. 전술한 및 후속 실시 예 중 하나 이상에서, 복수의 CNT가 복수의 적층된 구조물 각각에 포함된다. 전술한 및 후속 실시 예 중 하나 이상에서, 지지 층은 Si, Ge 및 SiGe 중 하나의 다결정질 또는 비정질 재료로 제조된다. 전술한 및 후속 실시 예 중 하나 이상에서, 지지 층은 유전체 층과는 상이한 유전체 재료로 제조된다.
본 발명의 다른 양상에 따르면, 게이트-올-어라운드 전계 효과 트랜지스터(GAA FET)를 형성하는 방법에서, 탄소 나노튜브(CNT)가 지지 재료에 매립된 핀 구조물이 기판 위에 형성되고, 희생 게이트 구조물이 핀 구조물 위에 형성되고, 절연 층이 희생 게이트 구조물 및 핀 구조물 위에 형성되고, 희생 게이트 구조물이 제거되어 핀 구조물의 일부가 노출되며, 지지 재료가 핀 구조물의 노출된 부분으로부터 제거되어 CNT의 채널 영역이 노출되며, 게이트 구조물이 CNT의 노출된 채널 영역 주위에 형성되고, 소스/드레인 개구부가 절연 층에 형성되며, 지지 재료가 소스/드레인 개구부에서 제거되어 CNT의 소스/드레인 영역이 노출되며, 유전체 층이 소스/드레인 개구부에서 노출된 CNT 주위에 형성되며, 유전체 층이 부분적으로 제거되어 유전체 층의 일부가 소스/드레인 개구부에서 CNT 상에 남아 있고, 소스/드레인 접촉 층이 소스/드레인 개구부에 형성된다. 소스/드레인 접촉부가 CNT의 일부에만 직접 접촉하고 유전체 층의 잔여 부분이 소스/드레인 접촉부와 CNT 사이에 배치되도록 소스/드레인 접촉부가 형성된다. 전술한 및 후속 실시 예 중 하나 이상에서, 유전체 층의 일부는 내부에 고정 양전하를 갖는 단일 유전체 층이다. 전술한 및 후속 실시 예 중 하나 이상에서, 유전체 층은 CNT와 접촉하는 제1 유전체 층 및 제1 유전체 층 상에 형성된 제2 유전체 층을 포함하고, 유전체 층의 잔여 부분에서, 제1 유전체 층 및 제2 유전체 층은 유전체 쌍극자 구조물을 구성한다. 전술한 및 후속 실시 예 중 하나 이상에서, 단면에서, 유전체 층의 잔여 부분은 각각의 CNT의 외부 원주의 25 % 내지 90 %를 커버한다.
본 발명의 다른 양상에 따르면, 게이트-올-어라운드 전계 효과 트랜지스터(GAA FET)를 형성하는 방법에서, 탄소 나노튜브(CNT)가 지지 재료에 매립된 핀 구조물이 기판 위에 형성되며, 분리 절연 층이 형성되며, 게이트 구조물이 CNT의 채널 영역 주위에 게이트 대체 기술을 사용함으로써 형성되고, 소스/드레인 접촉부가 CNT의 소스/드레인 영역과 접촉하여 형성된다. 소스/드레인 접촉부가 각각의 CNT의 일부에만 직접 접촉하고 유전체 층이 각각의 CNT를 부분적으로 커버하고 소스/드레인 접촉부와 각각의 CNT 사이에 배치되도록 소스/드레인 접촉부가 형성된다.
본 발명의 일 양상에 따르면, 게이트-올-라운드 전계 효과 트랜지스터를 갖는 반도체 디바이스는 기판 위에 배치되는 탄소 나노튜브(CNT), 채널 영역에서 CNT 주위에 형성되는 게이트 구조물을 포함한다. 및 소스/드레인 영역에서 CNT 주위에 소스/드레인 접촉부가 형성된다. 소스/드레인 접촉부는 CNT의 일부에만 직접 접촉하고 유전체 층은 CNT를 부분적으로 커버하고 소스/드레인 접촉부와 CNT 사이에 배치된다. 전술한 및 후속 실시 예 중 하나 이상에서, 유전체 층은 내부에 고정 양전하를 포함하여 CNT에서 음전하를 유도한다. 전술한 및 후속 실시 예 중 하나 이상에서, 유전체 층은 비화학량론적(non-stoichiometric) 실리콘 질화물로 제조된다. 전술한 및 후속 실시 예 중 하나 이상에서, 유전체 층은 CNT와 접촉하는 제1 유전체 층 및 제1 유전체 층 상에 형성되는 제2 유전체 층을 포함하고, 제1 유전체 층 및 제2 유전체 층은 CNT에 음전하를 유도하는 유전체 쌍극자 구조물을 구성한다. 전술한 및 후속 실시 예 중 하나 이상에서, 제1 유전체 층은 알루미늄 산화물로 제조되고, 제2 유전체 층은 하프늄 산화물로 제조된다. 전술한 및 후속 실시 예 중 하나 이상에서, 유전체 층은 CNT와 접촉하는 제1 유전체 층, 제1 유전체 층 위에 배치된 제2 유전체 층, 및 제2 유전체 층 위에 배치되는 제3 유전체 층을 포함하고, 제1 내지 제3 유전체 층은 CNT에 양전하를 유도하는 유전체 쌍극자 구조물을 구성한다. 전술한 및 후속 실시 예 중 하나 이상에서, 제1 유전체 층은 알루미늄 산화물로 제조되고, 제2 유전체 층은 실리콘 산화물로 제조되고 제3 유전체 층은 알루미늄 산화물로 제조된다. 전술한 및 후속 실시 예 중 하나 이상에서, 단면에서, 유전체 층은 CNT의 외부 원주의 25 % 내지 90 %를 커버한다. 전술한 및 후속 실시 예 중 하나 이상에서, 반도체 디바이스는 게이트 구조물과 소스/드레인 접촉부 사이에 배치된 절연 이너 스페이서를 더 포함한다. 전술한 및 후속 실시 예 중 하나 이상에서, 절연 이너 스페이서는 CNT와 게이트 구조물의 게이트 유전체 층 사이에 배치된다. 전술한 및 후속 실시 예 중 하나 이상에서, 게이트 유전체 층은 CNT와 소스/드레인 접촉부 사이에 배치된다. 전술한 및 후속 실시 예 중 하나 이상에서, 유전체 층은 CNT의 바닥에 배치되고 CNT의 최상부는 소스/드레인 접촉부에 의해 커버된다.
본 발명의 다른 양상에 따르면, 게이트-올-어라운드 전계 효과 트랜지스터를 갖는 반도체 디바이스는 기판 위에 배치되는 탄소 나노튜브(CNT), 채널 영역에서 CNT 주위에 형성된 게이트 구조물, 및 소스/드레인 영역에서 CNT 주위에 형성된 소스/드레인 접촉부를 포함한다. 소스/드레인 접촉부는 각각의 CNT의 일부에만 직접 접촉하고, 유전체 층이 각각의 CNT를 부분적으로 커버하고, 소스/드레인 접촉부와 각각의 CNT 사이에 배치되고, CNT가 수직 방향으로 다른 CNT와 접촉하지 않는다. 전술한 및 후속 실시 예 중 하나 이상에서, 게이트 구조물은 각각의 CNT 주위를 감싸는 게이트 유전체 층, 게이트 유전체 층 상에 형성된 일 함수 조정 층, 및 일 함수 조정 층 상에 형성된 본체 게이트 전극 층을 포함한다. 전술한 및 후속 실시 예 중 하나 이상에서, 일 함수 조정 층은 게이트 유전체 층으로 CNT 주위를 부분적으로 감싼다. 전술한 및 후속 실시 예 중 하나 이상에서, 일 함수 조정 층은 게이트 유전체 층으로 각각의 CNT 주위를 완전히 감싼다. 전술한 및 후속 실시 예 중 하나 이상에서, 게이트 유전체 층은 HfO2 및 Al2O3로 구성된 그룹으로부터 선택된 하나를 포함한다. 전술한 및 후속 실시 예 중 하나 이상에서, 일 함수 조정 층은 TiN을 포함한다. 전술한 및 후속 실시 예 중 하나 이상에서, 반도체 디바이스는 게이트 구조물과 소스/드레인 접촉부 사이에 형성된 이너 스페이서를 더 포함한다.
본 발명의 다른 양상에 따르면, 게이트-올-어라운드 전계 효과 트랜지스터(GAA FET)를 갖는 반도체 디바이스는 제1 GAA FET 및 제2 GAA FET를 포함한다. 각각의 제1 GAA FET 및 제2 GAA FET는 기판 위에 배치된 탄소 나노튜브(CNT), 채널 영역에서 CNT 주위에 형성된 게이트 구조물, 및 소스/드레인 영역에서 CNT 주위에 형성되는 소스/드레인 접촉부를 포함한다. 소스/드레인 접촉부는 CNT의 일부에만 직접 접촉하고 유전체 층은 CNT를 부분적으로 커버하고 소스/드레인 접촉부와 CNT 사이에 배치된다.
전술한 것은 여러 실시 예의 피처의 대요를 말하며, 이 분야의 기술에 숙련된 사람은 본 발명의양태를 더 잘 이해할 수 있다. 이 분야의 기술에 숙련된 사람은 그들이 동일한 목적을 수행하고 본원에 채용된 실시 예의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조물을 설계 또는 변형하기 위한 기초로서 본 발명을 쉽게 사용할 수도 있다는 것을 인식해야 한다. 이 분야의 기술에 숙련된 사람은 또한, 이러한 등가적 구성이 본 발명의 정신 및 범위를 벗어나지 않는다는 것과, 그들이 본 발명의 정신 및 범위를 벗어나지 않고도 본원에서 다양한 변경, 대체, 및 개조를 행할 수 있다는 것을 인식해야 한다.
실시예
1. 게이트-올-어라운드 전계 효과 트랜지스터(gate-all-around field effect transistor, GAA FET)를 형성하는 방법으로서,
유전체 층, 상기 유전체 층 위의 탄소 나노튜브(Carbon nanotube, CNT), 및 상기 CNT 위의 지지 층을 각각 포함하는 복수의 적층된 구조물을 포함하는 핀 구조물을 형성하는 단계;
상기 핀 구조물 위에 희생 게이트 구조물을 형성하는 단계;
격리 절연 층을 형성하는 단계;
상기 격리 절연 층을 패터닝함으로써 소스/드레인 개구부를 형성하는 단계;
상기 소스/드레인 개구부에서 상기 복수의 적층된 구조물 각각으로부터 상기 지지 층을 제거하는 단계; 및
상기 소스/드레인 개구부 내에 소스/드레인 접촉 층을 형성하는 단계를 포함하며,
상기 소스/드레인 접촉부가 상기 CNT의 일부에만 직접 접촉하고 상기 유전체 층의 일부가 상기 소스/드레인 접촉부와 상기 CNT 사이에 배치되도록 상기 소스/드레인 접촉부가 형성되는 것인, 게이트-올-어라운드 전계 효과 트랜지스터 형성 방법.
2. 제1항에 있어서,
상기 유전체 층의 일부는 내부에 고정 양전하를 포함하여 상기 CNT에 음전하를 유도하는 것인, 게이트-올-어라운드 전계 효과 트랜지스터 형성 방법.
3. 제1항에 있어서,
상기 유전체 층은 비화학량론적(non-stoichiometric) 실리콘 질화물로 제조되는 것인, 게이트-올-어라운드 전계 효과 트랜지스터 형성 방법.
4. 제1항에 있어서,
상기 유전체 층은 상기 CNT와 접촉하는 제1 유전체 층 및 상기 제1 유전체 층 상에 형성되는 제2 유전체 층을 포함하고,
상기 유전체 층의 일부에서, 제1 유전체 층 및 제2 유전체 층은 상기 CNT에서 음전하를 유도하는 계면 유전체 쌍극자 구조물을 구성하는 것인, 게이트-올-어라운드 전계 효과 트랜지스터 형성 방법.
5. 제4항에 있어서,
상기 제1 유전체 층은 알루미늄 산화물로 제조되고, 상기 제2 유전체 층은 하프늄 산화물로 제조되는 것인, 게이트-올-어라운드 전계 효과 트랜지스터 형성 방법.
6. 제1항에 있어서,
상기 유전체 층은 상기 CNT와 접촉하는 제1 유전체 층, 상기 제1 유전체 층 위에 배치된 제2 유전체 층, 및 상기 제2 유전체 층 위에 배치된 제3 유전체 층을 포함하고,
상기 유전체 층의 일부에서, 상기 제1 내지 제3 유전체 층은 상기 CNT에서 양전하를 유도하는 계면 유전체 쌍극자 구조물을 구성하는 것인, 게이트-올-어라운드 전계 효과 트랜지스터 형성 방법.
7. 제6항에 있어서,
상기 제1 유전체 층은 알루미늄 산화물로 제조되고, 상기 제2 유전체 층은 실리콘 산화물로 제조되며, 상기 제3 유전체 층은 알루미늄 산화물로 제조되는 것인, 게이트-올-어라운드 전계 효과 트랜지스터 형성 방법.
8. 제1항에 있어서,
단면에서, 상기 유전체 층의 일부는 상기 CNT의 외부 원주의 25 % 내지 90 %를 커버하는 것인, 게이트-올-어라운드 전계 효과 트랜지스터 형성 방법.
9. 제1항에 있어서,
상기 소스/드레인 접촉부가 형성된 이후에,
상기 희생 게이트 구조물을 제거함으로써 게이트 공간을 형성하는 단계;
상기 CNT가 상기 게이트 공간에서 노출되도록 상기 게이트 공간에서 상기 유전체 층 및 상기 지지 층을 제거하는 단계;
상기 CNT 주위에 게이트 유전체 층 및 게이트 유전체 층 위에 게이트 전극을 형성하는 단계를 더 포함하는, 게이트-올-어라운드 전계 효과 트랜지스터 형성 방법.
10. 제9항에 있어서,
상기 지지 층이 제거된 이후 그리고 상기 소스/드레인 접촉부가 형성되기 이전에, 상기 희생 게이트 구조물 아래의 상기 지지 층의 단부에 절연 이너(inner) 스페이서를 형성하는 단계를 더 포함하는, 게이트-올-어라운드 전계 효과 트랜지스터 형성 방법.
11. 제10항에 있어서,
상기 유전체 층 및 상기 지지 층이 상기 게이트 공간에서 제거될 때, 상기 절연 이너 스페이서와 상기 CNT 사이에 배치된 상기 유전체 층의 일부가 제거되는 것인, 게이트-올-어라운드 전계 효과 트랜지스터 형성 방법.
12. 제11항에 있어서,
상기 유전체 층 및 상기 지지 층이 상기 게이트 공간에서 제거될 때, 상기 소스/드레인 접촉부와 상기 CNT 사이에 배치된 상기 유전체 층의 일부가 제거되는 것인, 게이트-올-어라운드 전계 효과 트랜지스터 형성 방법.
13. 제11항에 있어서,
상기 지지 층은 상기 유전체 층과는 상이한 유전체 재료로 제조되는 것인, 게이트-올-어라운드 전계 효과 트랜지스터 형성 방법.
14. 제1항에 있어서,
복수의 CNT가 상기 복수의 적층된 구조물 각각에 포함되는 것인, 게이트-올-어라운드 전계 효과 트랜지스터 형성 방법.
15. 제1항에 있어서,
상기 지지 층은 Si, Ge 및 SiGe 중 하나의 다결정질 또는 비정질 재료로 제조되는 것인, 게이트-올-어라운드 전계 효과 트랜지스터 형성 방법.
16. 게이트-올-어라운드 전계 효과 트랜지스터(gate-all-around field effect transistor; GAA FET) 형성 방법으로서,
탄소 나노튜브(Carbon nanotube, CNT)가 지지 재료에 매립된 핀 구조물을 기판 위에 형성하는 단계;
상기 핀 구조물 위에 희생 게이트 구조물을 형성하는 단계;
상기 희생 게이트 구조물 및 상기 핀 구조물 위에 절연 층을 형성하는 단계;
상기 핀 구조물의 일부가 노출되도록 상기 희생 게이트 구조물을 제거하는 단계;
CNT의 채널 영역이 노출되도록 상기 핀 구조물의 노출된 부분으로부터 상기 지지 재료를 제거하는 단계;
상기 CNT의 노출된 채널 영역 주위에 게이트 구조물을 형성하는 단계;
상기 절연 층에 소스/드레인 개구부를 형성하는 단계;
상기 CNT의 소스/드레인 영역이 노출되도록 상기 소스/드레인 개구부에서 상기 지지 재료를 제거하는 단계;
상기 소스/드레인 개구부에서 상기 노출된 CNT 주위에 유전체 층을 형성하는 단계;
상기 유전체 층의 일부가 상기 소스/드레인 개구부에서 상기 CNT 상에 남아 있도록 상기 유전체 층을 부분적으로 제거하는 단계; 및
상기 소스/드레인 개구부에 소스/드레인 접촉 층을 형성하는 단계를 포함하며,
상기 소스/드레인 접촉부가 상기 CNT의 일부에 직접 접촉하고 상기 유전체 층의 잔여 부분이 상기 소스/드레인 접촉부와 상기 CNT 사이에 배치되도록 상기 소스/드레인 접촉부가 형성되는 것인, 게이트-올-어라운드 전계 효과 트랜지스터 형성 방법.
17. 제16항에 있어서,
상기 유전체 층의 일부는 내부에 고정 양전하를 갖는 단일 유전체 층인 것인, 게이트-올-어라운드 전계 효과 트랜지스터 형성 방법.
18. 제16항에 있어서,
상기 유전체 층은 상기 CNT와 접촉하는 제1 유전체 층 및 상기 제1 유전체 층 상에 형성되는 제2 유전체 층을 포함하고,
상기 유전체 층의 잔여 부분에서, 상기 제1 유전체 층 및 상기 제2 유전체 층은 유전체 쌍극자 구조물을 구성하는 것인, 게이트-올-어라운드 전계 효과 트랜지스터 형성 방법.
19. 제16항에 있어서,
단면에서, 상기 유전체 층의 잔여 부분이 상기 CNT의 각각의 외부 원주의 25 % 내지 90 %를 커버하는 것인, 게이트-올-어라운드 전계 효과 트랜지스터 형성 방법.
20. 게이트-올-어라운드 전계 효과 트랜지스터를 구비한 반도체 디바이스로서,
기판 위에 배치된 탄소 나노튜브(Carbon nanotube, CNT);
채널 영역에서 상기 CNT 주위에 형성된 게이트 구조물; 및
소스/드레인 영역에서 상기 CNT 주위에 형성된 소스/드레인 접촉부를 포함하며,
상기 소스/드레인 접촉부는 상기 CNT의 일부에만 직접 접촉하고, 유전체 층은 상기 CNT를 부분적으로 커버하고 상기 소스/드레인 접촉부와 상기 CNT 사이에 배치되는 것인, 게이트-올-어라운드 전계 효과 트랜지스터를 구비한 반도체 디바이스.

Claims (10)

  1. 게이트 올 어라운드 전계 효과 트랜지스터(gate-all-around field effect transistor, GAA FET)를 형성하는 방법으로서,
    유전체 층, 상기 유전체 층 위의 탄소 나노튜브(Carbon nanotube, CNT), 및 상기 CNT 위의 지지 층을 각각 포함하는 복수의 적층된 구조물을 포함하는 핀 구조물을 형성하는 단계;
    상기 핀 구조물 위에 희생 게이트 구조물을 형성하는 단계;
    상기 희생 게이트 구조물 및 상기 핀 구조물 위에 격리 절연 층을 형성하는 단계;
    상기 격리 절연 층을 패터닝함으로써 소스/드레인 개구부를 형성하는 단계;
    상기 소스/드레인 개구부에서 상기 복수의 적층된 구조물 각각으로부터 상기 지지 층을 제거하는 단계; 및
    상기 소스/드레인 개구부 내에 소스/드레인 접촉 층을 형성하는 단계를 포함하며,
    상기 소스/드레인 접촉부가 상기 CNT의 일부에만 직접 접촉하고 상기 유전체 층의 일부가 상기 소스/드레인 접촉부와 상기 CNT 사이에 배치되도록 상기 소스/드레인 접촉부가 형성되는 것인, 게이트 올 어라운드 전계 효과 트랜지스터 형성 방법.
  2. 제1항에 있어서,
    상기 유전체 층의 일부는 내부에 고정 양전하를 포함하여 상기 CNT에 음전하를 유도하는 것인, 게이트 올 어라운드 전계 효과 트랜지스터 형성 방법.
  3. 제1항에 있어서,
    상기 유전체 층은 비화학량론적(non-stoichiometric) 실리콘 질화물로 제조되는 것인, 게이트 올 어라운드 전계 효과 트랜지스터 형성 방법.
  4. 제1항에 있어서,
    상기 유전체 층은 상기 CNT와 접촉하는 제1 유전체 층 및 상기 제1 유전체 층 상에 형성되는 제2 유전체 층을 포함하고,
    상기 유전체 층의 일부에서, 상기 제1 유전체 층 및 제2 유전체 층은 상기 CNT에서 음전하를 유도하는 계면 유전체 쌍극자 구조물을 구성하는 것인, 게이트 올 어라운드 전계 효과 트랜지스터 형성 방법.
  5. 제1항에 있어서,
    상기 유전체 층은 상기 CNT와 접촉하는 제1 유전체 층, 상기 제1 유전체 층 위에 배치된 제2 유전체 층, 및 상기 제2 유전체 층 위에 배치된 제3 유전체 층을 포함하고,
    상기 유전체 층의 일부에서, 상기 제1 내지 제3 유전체 층은 상기 CNT에서 양전하를 유도하는 계면 유전체 쌍극자 구조물을 구성하는 것인, 게이트 올 어라운드 전계 효과 트랜지스터 형성 방법.
  6. 제1항에 있어서,
    상기 소스/드레인 접촉부가 형성된 이후에,
    상기 희생 게이트 구조물을 제거함으로써 게이트 공간을 형성하는 단계;
    상기 CNT가 상기 게이트 공간에서 노출되도록 상기 게이트 공간에서 상기 유전체 층 및 상기 지지 층을 제거하는 단계;
    상기 CNT 주위에 게이트 유전체 층 및 상기 게이트 유전체 층 위에 게이트 전극을 형성하는 단계를 더 포함하는, 게이트 올 어라운드 전계 효과 트랜지스터 형성 방법.
  7. 제1항에 있어서,
    복수의 CNT가 상기 복수의 적층된 구조물 각각에 포함되는 것인, 게이트 올 어라운드 전계 효과 트랜지스터 형성 방법.
  8. 제1항에 있어서,
    상기 지지 층은 Si, Ge 및 SiGe 중 하나의 다결정질 또는 비정질 재료로 제조되는 것인, 게이트 올 어라운드 전계 효과 트랜지스터 형성 방법.
  9. 게이트 올 어라운드 전계 효과 트랜지스터(gate-all-around field effect transistor; GAA FET) 형성 방법으로서,
    탄소 나노튜브(Carbon nanotube, CNT)가 지지 재료에 매립된 핀 구조물을 기판 위에 형성하는 단계;
    상기 핀 구조물 위에 희생 게이트 구조물을 형성하는 단계;
    상기 희생 게이트 구조물 및 상기 핀 구조물 위에 절연 층을 형성하는 단계;
    상기 핀 구조물의 일부가 노출되도록 상기 희생 게이트 구조물을 제거하는 단계;
    CNT의 채널 영역이 노출되도록 상기 핀 구조물의 노출된 부분으로부터 상기 지지 재료를 제거하는 단계;
    상기 CNT의 노출된 채널 영역 주위에 게이트 구조물을 형성하는 단계;
    상기 절연 층에 소스/드레인 개구부를 형성하는 단계;
    상기 CNT의 소스/드레인 영역이 노출되도록 상기 소스/드레인 개구부에서 상기 지지 재료를 제거하는 단계;
    상기 소스/드레인 개구부에서 상기 노출된 CNT 주위에 유전체 층을 형성하는 단계;
    상기 유전체 층의 일부가 상기 소스/드레인 개구부에서 상기 CNT 상에 남아 있도록 상기 유전체 층을 부분적으로 제거하는 단계; 및
    상기 소스/드레인 개구부에 소스/드레인 접촉 층을 형성하는 단계를 포함하며,
    상기 소스/드레인 접촉부가 상기 CNT의 일부에 직접 접촉하고 상기 유전체 층의 잔여 부분이 상기 소스/드레인 접촉부와 상기 CNT 사이에 배치되도록 상기 소스/드레인 접촉부가 형성되는 것인, 게이트 올 어라운드 전계 효과 트랜지스터 형성 방법.
  10. 게이트 올 어라운드 전계 효과 트랜지스터를 구비한 반도체 디바이스로서,
    기판 위에 배치된 복수의 탄소 나노튜브(Carbon nanotube, CNT);
    채널 영역에서 상기 CNT 주위에 형성된 게이트 구조물; 및
    소스/드레인 영역에서 상기 CNT 주위에 형성된 소스/드레인 접촉부를 포함하며,
    상기 소스/드레인 접촉부는 상기 CNT 각각의 일부 및 유전체 층에 직접 접촉하고, 상기 유전체 층은 상기 복수의 CNT 각각을 부분적으로 커버하고 상기 소스/드레인 접촉부와 상기 CNT 사이에 배치되는 것인, 게이트 올 어라운드 전계 효과 트랜지스터를 구비한 반도체 디바이스.
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