CN113013047A - 评估在中间产物中形成的孔 - Google Patents

评估在中间产物中形成的孔 Download PDF

Info

Publication number
CN113013047A
CN113013047A CN202011505752.5A CN202011505752A CN113013047A CN 113013047 A CN113013047 A CN 113013047A CN 202011505752 A CN202011505752 A CN 202011505752A CN 113013047 A CN113013047 A CN 113013047A
Authority
CN
China
Prior art keywords
layers
electronic image
degree
evaluation system
intermediate product
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011505752.5A
Other languages
English (en)
Inventor
R·克里斯
G·克列巴诺夫
D·S·拉索
E·弗莱施曼
S·杜夫德瓦尼-巴
A·沙米尔
E·萨默
J·杰瓦
D·A·罗杰斯
I·弗里德勒
A·A·B·西莫宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Israel Ltd
Original Assignee
Applied Materials Israel Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Israel Ltd filed Critical Applied Materials Israel Ltd
Publication of CN113013047A publication Critical patent/CN113013047A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/02Disposition of storage elements, e.g. in the form of a matrix array
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01NINVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N21/00Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
    • G01N21/84Systems specially adapted for particular applications
    • G01N21/88Investigating the presence of flaws or contamination
    • G01N21/8851Scan or image signal processing specially adapted therefor, e.g. for scan signal adjustment, for detecting different kinds of defects, for compensating for structures, markings, edges
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06TIMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T7/00Image analysis
    • G06T7/0002Inspection of images, e.g. flaw detection
    • G06T7/0004Industrial image inspection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10Measuring as part of the manufacturing process
    • H01L22/12Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/22Connection or disconnection of sub-entities or redundant parts of a device in response to a measurement
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06TIMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T2207/00Indexing scheme for image analysis or image enhancement
    • G06T2207/10Image acquisition modality
    • G06T2207/10056Microscopic image
    • G06T2207/10061Microscopic image from scanning electron microscope
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06TIMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T2207/00Indexing scheme for image analysis or image enhancement
    • G06T2207/30Subject of image; Context of image processing
    • G06T2207/30108Industrial image inspection
    • G06T2207/30148Semiconductor; IC; Wafer

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Vision & Pattern Recognition (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Theoretical Computer Science (AREA)
  • Signal Processing (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Biochemistry (AREA)
  • General Health & Medical Sciences (AREA)
  • Immunology (AREA)
  • Pathology (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种评估系统,所述评估系统可包括成像器和处理电路。所述成像器可被配置为获得通过蚀刻工艺形成的孔的电子图像,所述孔暴露一组或多组层中的至少一个层,每组层包括电子产额彼此不同并属于中间产物的层。所述处理电路可被配置为基于所述电子图像来评估所述孔是否在所述中间产物的目标层处终止。所述中间产物通过三维NAND存储器单元的制造工艺的一个或多个制造阶段来制造。所述孔可表现出高深宽比,并且具有纳米级尺度的宽度。

Description

评估在中间产物中形成的孔
相关申请的交叉引用
本申请要求2019年12月18日提交的US 16/719,856的优先权。所述申请的公开内容出于所有目的通过引用其整体并入本文。
背景技术
三维NAND存储器单元包括成对的导电层和非导电层。每个对可被视为一组层,这组层的电子产额彼此不同。因此,相对于从一对层的非导电层发射的电子,预期从所述一对层的导电层发射更多的电子。
这些对按阶梯形态(formation)布置。每个阶梯包括单个对。阶梯形态使得能够将每个对连接到竖直地形成的导体。
竖直地形成的导体是通过施加蚀刻工艺以形成孔来制造的。在蚀刻工艺之后,用至少一种导电材料填充孔。
可通过涉及多个制造阶段的制造工艺来制造三维NAND存储器单元。通过蚀刻工艺形成孔是制造阶段中的一者。
每个制造阶段(制造工艺的最终制造阶段除外)的结果可被视为与三维NAND存储器单元有关的中间产物。
应监测制造阶段。在一个或多个制造阶段中引入的故障可能极大地降低整个制造工艺的产率。
例如,在形成孔的蚀刻工艺中的故障可能减少在导电层与竖直地形成的导体之间的电耦接。但是另一个故障可能非所欲地将一个导电层电耦接到另一个导电层。
仅测量由孔暴露的一个或多个层的临界尺寸本身无法提供关于蚀刻工艺的成功的可靠指示。
越来越需要提供准确且高效的方式来评估由蚀刻工艺形成的孔。
发明内容
可提供一种评估系统,所述评估系统可包括成像器和处理电路。所述成像器可被配置为获得通过蚀刻工艺形成的孔的电子图像,所述孔暴露一组或多组层中的至少一个层,每组层包括电子产额彼此不同并属于中间产物的层。所述处理电路可被配置为基于所述电子图像来评估所述孔是否在所述中间产物的目标层处终止。所述中间产物可通过三维NAND存储器单元的制造工艺的一个或多个制造阶段来制造。所述孔可表现出高深宽比,并且具有纳米级尺度的宽度。
附图说明
在本说明书的结论部分中特别地指出并明确地要求保护被视为本公开内容的实施例的主题。然而,就组织和操作方法两者而言,本公开内容的实施例连同其目标、特征和优点可在阅读附图时参考以下详细描述来最佳地理解,在附图中:
图1是方法的示例;
图2是在中间产物的一部分内形成的孔的示例;
图3是在中间产物的一部分内形成的孔的示例;
图4是在中间产物的一部分内形成的孔的示例;
图5是在中间产物的一部分内形成的孔的示例;以及
图6是评估系统和在中间产物的一部分内形成的孔的示例。
具体实施方式
在以下详细描述中,阐述了许多具体细节,以便提供对本公开内容的实施例的透彻理解。
然而,本领域的技术人员将理解,本公开内容的当前实施例可在没有这些具体细节的情况下进行实践。在其他情况下,并未详细地描述所熟知的方法、工艺和部件,以免模糊本公开内容的当前实施例。
在本说明书的结论部分中特别地指出并明确地要求保护被视为本公开内容的实施例的主题。然而,就组织和操作方法两者而言,本公开内容的实施例连同其目标、特征和优点可在阅读附图时参考以下详细描述来最佳地理解。
将会理解,为了说明的简单和清楚,附图中示出的要素不一定按比例绘制。例如,为了清楚起见,一些要素的尺寸可相对于其他要素被夸大。另外,在认为适当时,附图标记可在附图间重复以指示对应或相似要素。
由于本公开内容的所说明的实施例大部分都可使用本领域的技术人员已知的电子部件和电路来实现,因此,为了理解和了解本公开内容的当前实施例的基础概念并为了避免从本公开内容的当前实施例的教导中混乱或歧义,除了如上所示的必要解释之外,不对细节进行在任何更大范围上的解释。
在本说明书中对方法的任何引用都应加以必要变更以应用于能够执行所述方法的系统并都应加以必要变更以应用于非暂态并存储用于执行所述方法的指令的计算机可读介质。
在本说明书中对系统的任何引用都应加以必要变更以应用于可由所述系统执行的方法并都应加以必要变更以应用于非暂态并存储可由所述系统执行的指令的计算机可读介质。
在本说明书中对非暂态计算机可读介质的任何引用都应加以必要变更以应用于当执行存储在计算机可读介质中的指令时可应用的方法并都应加以必要变更以应用于被配置为执行存储在计算机可读介质中的指令的系统。
术语“和/或”意味着附加地或替代地。
术语“深宽比”是指在元件的深度和宽度之间的比率。高深宽比可被认为是例如超过10:1的深宽比。
术语“纳米级尺度”意味着可在几十纳米至小于一纳米之间的值。
可提供可以可靠地检测蚀刻工艺故障(诸如各种程度的蚀刻不足的孔和蚀刻过度的孔)的系统、方法和计算机可读介质。
理想地,每个孔应到达(并部分地穿透)作为导电层的目标层。孔不应穿透位于目标层下方的一个或多个层。
然而,即使在使用最先进的蚀刻工艺时,也可能发生各种蚀刻工艺错误:
a.孔可能无法到达目标层(蚀刻不足的孔)。
b.孔可能穿过整个目标层并穿透位于目标层下方的非导电层的一部分(第一程度蚀刻过度的孔)。
c.孔可能穿过整个目标层、穿过位于目标层下方的整个非导电层并穿过位于目标层下方的又另一个导电层的至少一部分(第二程度蚀刻过度的孔)。
第二程度蚀刻过度的孔的形成是很有问题的。当第二程度蚀刻过度的孔被填充有导电材料时,所述导电材料可将目标层和位于目标层下方的另一个导电层电耦接。
图1示出了用于评估通过蚀刻工艺形成的孔的方法100的示例。
孔形成在通过三维(3D)NAND存储器单元的制造工艺的一个或多个制造阶段制造的中间产物中。一个或多个制造工艺可形成阶梯结构,并且蚀刻穿过中间产物的至少上部部分的孔。
一旦成功地完成制造工艺,就会形成3D NAND存储器单元。
中间产物包括多组层。在各种当前3D NAND存储器单元中,每组层仅包括两个层。
应注意,一组层可包括多于两个层,这些层的电子产额彼此不同,并且任一组层都可包括多个电导率水平。
孔表现出高深宽比,并且具有纳米级尺度的宽度。
方法100包括步骤110和步骤120。步骤110之后的是步骤120。
步骤110可包括获得孔的电子图像。
孔暴露一组或多组层中的至少一个层。
因此,孔可能暴露单组层中的一个层、单组层中的多个层,甚至是来自两组或更多组层中的层。
步骤110的获得可包括用带电粒子束照射孔并检测从孔发射的电子。
电子图像是通过应用电子图像采集工艺生成的图像,所述工艺涉及(a)用一个或多个电子束照射一个或多个中间产物(或一个或多个中间产物的一个或多个部分,诸如一个或多个孔)、和(b)检测因所述照射而发射的电子。
步骤110可由评估系统执行。评估系统可被配置为应用电子图像采集工艺。
替代地,评估系统可在不执行电子图像采集工艺的情况下接收电子图像。
电子图像采集工艺还可包括处理表示检测到的电子的检测的检测信号。
检测信号的处理可包括应用降噪操作、平滑操作和/或提供某一格式的电子图像中的至少一者。所述某一格式可为灰度级格式,但可提供其他格式。
所检测到的电子可为二次电子、背向散射电子等。
电子图像采集工艺可通过扫描电子显微镜(SEM)、通过临界尺寸SEM、通过缺陷检查SEM、通过电子束图像等来执行。
步骤120可包括由评估系统并基于电子图像来评估孔是否在中间产物的目标层处终止。
步骤120可包括将孔分类为表示蚀刻工艺的不同可能结果的不同类别中的一个类别的步骤122。
分类可基于与电子图像的至少一部分有关的属性。电子图像的至少一部分可具有径向对称性。
所述属性可表示与蚀刻工艺参数有关的图像信号性质。
图像信号可为例如在沿着孔的电子图像上方的虚拟径向线行进时获得的灰度级的径向平均值。因此,在沿着线的每个点处,可计算位于相同半径(距电子图像的中心的相同距离)处的每个像素的平均灰度级。可应用除了平均之外的函数来生成信号。
属性可与对应于位于接触件的底部处的层的图像形成条件有关。
信号的属性的非限制性示例可包括例如信号的平均值、信号的加权平均值、信号标准偏差、信号的最小值和最大值的位置、信号的局部最小值和最大值的归一化值。
孔的类别可包括适当蚀刻的孔、蚀刻不足的孔、第一程度蚀刻过度的孔和第二程度蚀刻过度的孔。第二程度超过第一程度并可表示刺穿情景。
第一程度蚀刻过度的孔可暴露单组层的导电层。第二程度蚀刻过度的孔暴露两组或更多组层的导电层。
可通过各种方式来学习分类,例如通过执行训练工艺,其中被标记为表示不同类别的孔的孔的电子图像被馈送到分类器和/或机器学习工艺。分类器和/或机器学习工艺基于图像和标签来确定不同类别。
分类可基于与电子图像的至少一部分有关的属性。
图2至图5示出了形成在中间产物的部分11中的第一孔41、第二孔42、第三孔43和第四孔44的示例。
部分11包括第一组层31、第二组层32、第三组层33、第四组层34、第五组层35和第六组层36。
六组层形成阶梯结构,其中每组层都比位于这组层上方的所有组层宽。
六组层由顶部区域20覆盖。六组层可由各种形状和/或大小的多个区域覆盖。
每组层可包括位于导电层顶部的非导电层。
六组层包括第一非导电层31(1)、第一导电层31(2)、第二非导电层32(1)、第二导电层32(2)、第三非导电层33(1)、第三导电层33(2)、第四非导电层34(1)、第四导电层34(2)、第五非导电层35(1)、第五导电层35(2)、第六非导电层36(1)和第六导电层36(2)。
每一中间产物的层组数量可不同于六个。
为了简化说明,每个附图说明针对不同目标区域的单个孔。
图2的第一孔41是适当的孔。第一孔41暴露(a)导电且属于第二组层32的第二目标层32(2)、和(b)位于第二目标层上方并且也属于第二组层32的第二非导电层32(1)。
图2的电子图像50包括表示第二目标层32(2)的中心52和表示第二非导电层32(1)的外围区域53。
图3的第二孔42是蚀刻不足的孔。第二孔42没有到达导电且属于第三组层33的第三目标层33(2)。第二孔42暴露位于第三目标层33(2)上方并且也属于第三组层33的第三非导电层33(1)。
图3的电子图像60包括表示第三非导电层33(1)的中心62和外围区域63。
图4的第三孔43是第一程度蚀刻过度的孔。第三孔43暴露(a)位于第四目标层34(2)上方并属于第四组层34的第四非导电层34(1)、(b)导电的第四目标层34(2)、以及(c)位于第四目标层34(2)下方并属于第五组层35的第五非导电层35(1)。第三孔43穿透整个第四目标层34(2),但不穿透整个第五非导电层35(1)。
图4的电子图像70包括:(a)表示蚀刻过度的第一部分71,所述第一部分71暴露第五非导电层35(1);(b)表示第四目标层34(2)的第二部分72;以及(c)表示第四非导电层34(1)的外围区域73。
图5的第四孔44是第二程度蚀刻过度的孔。第四孔44暴露(a)位于第五目标层上方并属于第五组层35的第五非导电层35(1)、(b)导电的第五目标层35(2)、(c)位于第五目标层35(2)下方并属于第六组层36的第六非导电层36(1)、以及(d)位于第六非导电层下方并且也属于第六组层36的第六导电层36(2)。
第四孔44穿透整个第五目标层35(2)并且还穿透整个第六非导电层36(1)。如果第四孔44填充有导电材料,则第六导电层和第五导电层将被短路。
图5的电子图像80包括:中心81(表示第六导电层36(2))、第一中间环形区域82(表示第六非导电层36(1))、第二中间区域83(表示第五导电层35(2))以及表示第五非导电层35(1)的外围区域64。
图6示出了评估系统200和中间产物的部分11的示例。
评估系统200可包括成像器210和处理电路220。
成像器210可被配置为获得孔的电子图像(150)。
成像器210可包括被配置为用电子束扫描一个或多个孔的电子光学器件212。
成像器210还可包括帧抓取器214或可以任何方式将检测信号转换成电子图像的其他电路系统。
处理电路230被配置为基于电子图像来评估中间产物。
处理电路230可包括一个或多个集成电路,并且可包括一个或多个现场可编程门阵列、一个或多个中央处理单元、一个或多个图形处理单元等。
处理电路230可被配置为生成分类,或者可被配置为使用由另一个计算机化系统构建的分类。
在前述说明书中,已经参考本公开内容的实施例的具体示例来描述本公开内容的实施例。然而,将清楚,在不脱离如所附权利要求书所阐述的本公开内容的实施例的更广泛的精神和范围的情况下,可在其中做出各种修改和改变。
此外,说明书和权利要求书中的术语“前部”、“后部”、“顶部”、“底部”、“在……之上”、“在……之下”等(如果有的话)用于描述性目的,而不一定用于描述永久性相对位置。应理解,如此使用的术语在适当情况下是可互换的,使得本文中描述的本公开内容的实施例例如能够以除了本文中说明或以其他方式描述的取向之外的其他取向进行操作。
如本文所讨论的连接可为适于例如经由中间装置从相应节点、单元或装置或向相应节点、单元或装置传送信号的任何类型的连接。因此,除非另有暗示或说明,否则连接可例如为直接连接或间接连接。连接可参考作为单个连接、多个连接、单向连接或双向连接来说明或描述。然而,不同实施例可改变连接的实现方式。例如,可使用单独的单向连接而不是双向连接,反之亦然。而且,多个连接可用串行地或以时间多路复用的方式传送多个信号的单个连接来替代。同样,携带多个信号的单个连接可分离成携带这些信号的子集的各种不同连接。因此,存在用于传送信号的许多选项。
实现相同功能性的部件的任何布置有效地“相关联”,使得实现所期望的功能性。因此,在本文中组合以实现特定功能性的任何两个部件都可被认为是彼此“相关联”,使得实现所期望的功能性,而不管架构或中间部件如何。同样,如此相关联的任何两个部件也可被认为是彼此“可操作地连接”或“可操作地耦接”以实现所期望的功能性。
此外,本领域的技术人员将认识到,在上述操作之间的边界仅是说明性的。多个操作可组合成单个操作,单个操作可分布在附加的操作中,并且操作可在时间上至少部分重叠地执行。此外,替代实施例可包括特定操作的多个实例,并且在各种其他实施例中,可更改操作次序。
而且,例如,在一个实施例中,所说明的示例可实现为位于单个集成电路上或同一装置内的电路系统。替代地,所述示例可实现为以合适的方式彼此互连的任何数量的单独集成电路或单独装置。
然而,其他修改、变化和替代也是可能的。因此,本说明书和附图被认为是说明性意义而非限制性意义的。
在权利要求中,放置在括号中的任何附图标记都不应被理解为限制权利要求。字词“包括”不排除除了权利要求中列出的要素或步骤之外的其他要素或步骤的存在。此外,如本文所使用的术语“一个(a)”或“一个(an)”被限定为一个或多于一个。而且,在权利要求中诸如“至少一个”和“一个或多个”之类的引导短语的使用不应被理解为暗示由不定冠词“一个(a)”或“一个(an)”引入的另一个权利要求要素将含有此类引入的权利要求要素的任何特定权利要求限制为仅含有一个此类要素的本公开内容的实施例,即使当同一权利要求包括引入短语“一个或多个”或“至少一个”和诸如“一个(a)”或“一个(an)”之类的不定冠词时也是如此。对于定冠词的使用,也是如此。除非另有说明,否则诸如“第一”和“第二”之类的术语用于任意地区分此类术语所描述的要素。因此,这些术语不一定旨在指示此类要素的时间或其他优先次序。在互不相同的权利要求中陈述某些措施的这一事实不指示无法有利地使用这些措施的组合。
尽管在本文中已经说明和描述了本公开内容的实施例的某些特征,但本领域的普通技术人员现在将想到许多修改、替换、改变和等同物。因此,应理解,所附权利要求书旨在涵盖落入本公开内容的实施例的真实精神内的所有此类修改和改变。

Claims (17)

1.一种评估系统,包括:
成像器,所述成像器被配置为获得通过蚀刻工艺形成并表现出高深宽比且具有纳米级尺度的宽度的孔的电子图像,所述孔暴露一组或多组层中的至少一个层,每组层包括电子产额彼此不同并属于通过三维NAND存储器单元的制造工艺的一个或多个制造阶段制造的中间产物的层;以及
处理电路,所述处理电路被配置为基于所述电子图像来评估所述孔是否在所述中间产物的目标层处终止。
2.根据权利要求1所述的评估系统,其中所述处理电路被配置为通过执行将所述孔分类为表示所述蚀刻工艺的不同可能结果的不同类别中的一个类别的分类来评估所述孔是否在所述目标层处终止。
3.根据权利要求2所述的评估系统,其中所述处理电路被配置为基于与所述电子图像的至少一部分有关的属性来执行所述分类。
4.根据权利要求3所述的评估系统,其中所述电子图像的至少一部分具有径向对称性。
5.根据权利要求3所述的评估系统,其中所述属性表示与蚀刻工艺参数有关的图像信号性质。
6.根据权利要求2所述的评估系统,其中所述类别包括:适当蚀刻的孔;蚀刻不足的孔;第一程度蚀刻过度的孔;以及第二程度蚀刻过度的孔,其中所述第二程度超过所述第一程度。
7.根据权利要求1至6中任一项所述的评估系统,其中所述第一程度蚀刻过度的孔暴露单组层中的导电层。
8.根据权利要求1至6中任一项所述的评估系统,其中所述第二程度蚀刻过度的孔暴露多组层中的导电层。
9.一种用于评估通过蚀刻工艺形成并表现出高深宽比且具有纳米级尺度的宽度的孔的方法,所述方法包括:
获得所述孔的电子图像,所述孔暴露一组或多组层中的至少一个层,每组层包括电子产额彼此不同并属于通过三维NAND存储器单元的制造工艺的一个或多个制造阶段制造的中间产物的层;以及
由评估系统并基于所述电子图像来评估所述孔是否在所述中间产物的目标层处终止。
10.根据权利要求9所述的方法,其中所述评估包括将所述孔分类为表示所述蚀刻工艺的不同可能结果的不同类别中的一个类别。
11.根据权利要求10所述的方法,其中所述分类基于与所述电子图像的至少一部分有关的属性。
12.根据权利要求11所述的方法,其中所述电子图像的至少一部分具有径向对称性。
13.根据权利要求12所述的方法,其中所述属性表示与蚀刻工艺参数有关的图像信号性质。
14.根据权利要求10所述的方法,其中所述类别包括:适当蚀刻的孔;蚀刻不足的孔;第一程度蚀刻过度的孔;以及第二程度蚀刻过度的孔,其中所述第二程度超过所述第一程度。
15.根据权利要求9至14中任一项所述的方法,其中所述第一程度蚀刻过度的孔暴露单组层中的导电层。
16.根据权利要求9至14中任一项所述的方法,其中所述第二程度蚀刻过度的孔暴露多组层中的导电层。
17.一种非暂态计算机可读介质,所述非暂态计算机可读介质存储指令,所述指令用于以下操作:获得通过蚀刻工艺形成并表现出高深宽比且具有纳米级尺度的宽度的孔的电子图像,所述孔暴露一组或多组层中的至少一个层,其中每组层包括电子产额彼此不同并属于通过三维NAND存储器单元的制造工艺的一个或多个制造阶段制造的中间产物的层;以及
由计算机化系统并基于所述电子图像来评估所述孔是否在所述中间产物的目标层处终止。
CN202011505752.5A 2019-12-18 2020-12-18 评估在中间产物中形成的孔 Pending CN113013047A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/719,856 2019-12-18
US16/719,856 US11056404B1 (en) 2019-12-18 2019-12-18 Evaluating a hole formed in an intermediate product

Publications (1)

Publication Number Publication Date
CN113013047A true CN113013047A (zh) 2021-06-22

Family

ID=76383501

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011505752.5A Pending CN113013047A (zh) 2019-12-18 2020-12-18 评估在中间产物中形成的孔

Country Status (4)

Country Link
US (1) US11056404B1 (zh)
KR (1) KR102397863B1 (zh)
CN (1) CN113013047A (zh)
TW (1) TWI748809B (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020168849A1 (en) * 2001-05-10 2002-11-14 Samsung Electronics Co., Ltd. Method of manufacturing interconnection line in semiconductor device
US20150028204A1 (en) * 2013-07-25 2015-01-29 Kabushiki Kaisha Toshiba Inspection apparatus and inspection method
US20150362524A1 (en) * 2014-06-12 2015-12-17 Applied Materials Israel, Ltd. Determining a state of a high aspect ratio hole using measurement results from an electrostatic measurement device
US20160379798A1 (en) * 2013-12-02 2016-12-29 Hitachi High-Technologies Corporation Scanning Electron Microscope System, Pattern Measurement Method Using Same, and Scanning Electron Microscope
CN107507787A (zh) * 2017-08-31 2017-12-22 长江存储科技有限责任公司 一种沟道孔的检测方法
CN107731704A (zh) * 2017-10-10 2018-02-23 信利(惠州)智能显示有限公司 过孔逆角检测方法和装置
CN107857236A (zh) * 2017-09-29 2018-03-30 湖南大学 一种高深宽比高保形纳米级负型结构的制备方法
CN110189300A (zh) * 2019-04-22 2019-08-30 中国科学院微电子研究所 孔型结构工艺质量的检测方法、检测装置、存储介质和处理器

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3186829A4 (en) * 2014-08-29 2018-06-06 Intel Corporation Technique for filling high aspect ratio, narrow structures with multiple metal layers and associated configurations
US9401371B1 (en) * 2015-09-24 2016-07-26 Macronix International Co., Ltd. Sacrificial spin-on glass for air gap formation after bl isolation process in single gate vertical channel 3D NAND flash
CN108668312B (zh) * 2017-03-29 2021-10-26 华为技术有限公司 一种测量参数发送方法及其装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020168849A1 (en) * 2001-05-10 2002-11-14 Samsung Electronics Co., Ltd. Method of manufacturing interconnection line in semiconductor device
US20150028204A1 (en) * 2013-07-25 2015-01-29 Kabushiki Kaisha Toshiba Inspection apparatus and inspection method
US20160379798A1 (en) * 2013-12-02 2016-12-29 Hitachi High-Technologies Corporation Scanning Electron Microscope System, Pattern Measurement Method Using Same, and Scanning Electron Microscope
US20150362524A1 (en) * 2014-06-12 2015-12-17 Applied Materials Israel, Ltd. Determining a state of a high aspect ratio hole using measurement results from an electrostatic measurement device
CN107507787A (zh) * 2017-08-31 2017-12-22 长江存储科技有限责任公司 一种沟道孔的检测方法
CN107857236A (zh) * 2017-09-29 2018-03-30 湖南大学 一种高深宽比高保形纳米级负型结构的制备方法
CN107731704A (zh) * 2017-10-10 2018-02-23 信利(惠州)智能显示有限公司 过孔逆角检测方法和装置
CN110189300A (zh) * 2019-04-22 2019-08-30 中国科学院微电子研究所 孔型结构工艺质量的检测方法、检测装置、存储介质和处理器

Also Published As

Publication number Publication date
KR102397863B1 (ko) 2022-05-13
US11056404B1 (en) 2021-07-06
US20210193536A1 (en) 2021-06-24
TW202143350A (zh) 2021-11-16
KR20210079223A (ko) 2021-06-29
TWI748809B (zh) 2021-12-01

Similar Documents

Publication Publication Date Title
KR102549196B1 (ko) 반도체 시편의 심층 학습 기반 검사 방법 및 그의 시스템
KR101934313B1 (ko) 검사 이미지들 내에서 결함들을 검출하기 위한 시스템, 방법 및 컴퓨터 프로그램 제품
TWI433160B (zh) 積體電路製程中判定缺陷的結構與方法
Basharan et al. Recognition of multiple partial discharge patterns by multi‐class support vector machine using fractal image processing technique
US20090152595A1 (en) Semiconductor devices and method of testing same
CN112184654A (zh) 一种基于生成对抗网络的高压线路绝缘子缺陷检测方法
CN105118798B (zh) 电迁移测试结构及测试方法
CN104321856A (zh) 用于检测埋藏缺陷的方法及设备
CN107533103A (zh) 在逻辑芯片中基于电压对比的错误及缺陷推导
US11022566B1 (en) Examination of a semiconductor specimen
Tomaszewski et al. Detection of power line insulators on digital images with the use of laser spots
CN113013047A (zh) 评估在中间产物中形成的孔
CN113781483A (zh) 工业产品外观缺陷检测方法和装置
CN101789357A (zh) 电性地址与物理地址对应关系的调整方法
KR102619285B1 (ko) 분류 장치 및 분류 장치의 동작 방법
CN112164045A (zh) 一种用于电缆生产的综合检测系统
JPH0325384A (ja) プリント板試験方法
US20210066026A1 (en) Evaluating an intermediate product related to a three-dimensional nand memory unit
JP2016070912A (ja) 欠陥検査装置および欠陥検査方法
KR20240000388A (ko) 반도체 시편에 형성된 홀의 검사
TW202415943A (zh) 檢查半導體取樣中形成的孔
Potnuru et al. Image processing and machine learning applied for condition monitoring of 11-kV power distribution line insulators using curvelet and LTP features
CN113424107B (zh) 检测稀有随机缺陷的系统与方法
DEVI et al. Recognition of Fused Partial Discharge Patterns inHigh Voltage Insulation Systems: a Hybrid DCNN and SVM Based Approach [J]
CN113937024A (zh) 一种半导体器件的检测方法及检测系统

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20210622