CN113013034B - 一种沟槽肖特基二极管及其制作方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 91
- 239000010703 silicon Substances 0.000 claims abstract description 91
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 90
- 238000005530 etching Methods 0.000 claims abstract description 68
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 23
- 229920005591 polysilicon Polymers 0.000 claims abstract description 23
- 238000001259 photo etching Methods 0.000 claims abstract description 20
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 18
- 238000013461 design Methods 0.000 claims abstract description 14
- 230000001590 oxidative effect Effects 0.000 claims abstract description 12
- 238000000151 deposition Methods 0.000 claims abstract description 10
- 229910018503 SF6 Inorganic materials 0.000 claims abstract description 9
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 claims abstract description 9
- 229960000909 sulfur hexafluoride Drugs 0.000 claims abstract description 9
- 238000000137 annealing Methods 0.000 claims abstract description 5
- 239000011248 coating agent Substances 0.000 claims abstract description 5
- 238000000576 coating method Methods 0.000 claims abstract description 5
- 230000008021 deposition Effects 0.000 claims description 4
- 238000005260 corrosion Methods 0.000 abstract description 15
- 230000007797 corrosion Effects 0.000 abstract description 9
- 238000000034 method Methods 0.000 description 14
- 230000005684 electric field Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000605 extraction Methods 0.000 description 2
- 238000009616 inductively coupled plasma Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
- H01L29/66143—Schottky diodes
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
- H01L29/8725—Schottky diodes of the trench MOS barrier type [TMBS]
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
本发明提供一种沟槽肖特基二极管及其制作方法,先对硅外延层氧化,在氧化层上涂覆光刻胶,并按照设计版图光刻,再去除刻蚀区域的氧化层,对硅衬底采用C4F8和SF6交替刻蚀的方式刻蚀,得到硅槽;之后去掉剩余的光刻胶和氧化层,对硅槽和硅衬底氧化,生长厚度栅氧化层,对栅氧化层的上端进行退火,栅氧化层的一部分厚度形成氮氧化硅层;在沟槽多晶硅淀积,之后进行光刻和刻蚀,在光刻后的多晶硅表面和氮氧化硅层表面淀积场氧化层,最后采用沟槽肖特基二极管的制作工艺对场氧化层进行后续的处理,可以形成厚度较薄的场氧化层,也减少由于场氧化层腐蚀速率快造成沟槽侧壁的栅氧化层的过腐蚀问题。
Description
技术领域
本发明属于肖特基二极管制作技术领域,具体为一种沟槽肖特基二极管及其制作方法。
背景技术
肖特基二极管由于其低的正向导通电压和快速的反向恢复时间,在功率整流器件中得到了广泛应用,但是传统的平面硅肖特基二极管的反向漏电大,且在高压器件中寄生电阻高,所以平面肖特基二极管的低正向导通电压的优势就不明显。沟槽肖特基二极管由于电场耦合的作用,将最大电场强度从肖特基表面转移到了硅体内,降低了漏电流,在保证维持同样击穿电压的前提下,可以使用比较高掺杂浓度的外延层,从而实现较低的正向导通电压,所以沟槽肖特基二极管有很广阔的发展前景。
沟槽肖特基二极管在制备过程中,在形成肖特基接触时,要精确控制场氧化层的过腐蚀量,采用传统工艺进行加工时,场氧化层厚,腐蚀速率快,需要有一定的过腐蚀量才能保证场氧化层腐蚀净;同时,在保证场氧化层腐蚀净时,沟槽侧壁的栅氧化层需要保留,不能在场氧化层过腐蚀时让沟槽侧壁的栅氧化层被腐蚀净,所以在工艺加工时难度较大。
发明内容
针对现有技术中存在的问题,本发明提供一种沟槽肖特基二极管及其制作方法,可以形成厚度较薄的场氧化层,也减少由于场氧化层腐蚀速率快造成沟槽侧壁的栅氧化层的过腐蚀问题。
为达到上述目的,本发明采用以下技术方案予以实现:
一种沟槽肖特基二极管的制作方法,包括以下步骤:
步骤1,先对硅外延层进行氧化,硅衬底的表面形成氧化层,之后在氧化层上涂覆光刻胶,按照设计版图在光刻胶上进行光刻,显影出刻蚀区域;
步骤2,先去除刻蚀区域对应位置的氧化层,露出氧化层下表面的硅衬底,再对该硅衬底采用C4F8和SF6交替刻蚀的方式进行刻蚀,刻蚀完成得到具有预设深度的硅槽;
步骤3,去掉硅衬底表面剩余的光刻胶和氧化层,采用O2对硅槽和硅衬底进行氧化,在硅槽的内壁和硅衬底的表面生长厚度为50~500nm的栅氧化层,采用N2O气氛或NO气氛,在900~1100℃下对栅氧化层的上端进行退火处理,栅氧化层的一部分厚度形成氮氧化硅层;
步骤4,在氮氧化硅层围成的沟槽中进行多晶硅淀积,之后根据设计规则对多晶硅进行光刻和刻蚀,刻蚀掉沟槽外的多晶硅;
步骤5,在光刻后的多晶硅表面和氮氧化硅层表面淀积厚度为800~1200nm的场氧化层,最后根据设计规则,采用沟槽肖特基二极管的制作工艺对场氧化层进行后续的处理,完成沟槽肖特基二极管的制作。
优选的,步骤1中氧化层的厚度为100~600nm。
优选的,步骤2中硅槽的深度为300~3000nm。
优选的,步骤2在刻蚀硅槽时,压力为100~400mT,温度为20~30℃,C4F8刻蚀时的射频源功率为1000~3000W,SF6刻蚀时的射频源功率为5~50W。
进一步,C4F8刻蚀时的流量为200~2000sccm,SF6刻蚀时的流量为100~500sccm,每次刻蚀2.5~4S,每次刻蚀深度为5~10nm。
优选的,步骤3采用缓冲氧化物刻蚀液去掉硅衬底表面剩余的光刻胶和氧化层。
优选的,步骤3在900~1200℃下对硅槽和硅衬底氧化30~60min,在硅槽的内壁和硅衬底的表面生长所述厚度的栅氧化层。
优选的,步骤3在所述温度下对栅氧化层的上端退火30~60min,使栅氧化层的一部分厚度形成氮氧化硅层。
优选的,步骤3中氮氧化硅层的厚度为30~400nm。
一种由上述任意一项所述的沟槽肖特基二极管的制作方法得到的沟槽肖特基二极管。
与现有技术相比,本发明具有以下有益效果:
本发明一种沟槽肖特基二极管的制作方法,先对硅外延层表面进行氧化,这样形成的氧化层在刻蚀硅衬底时作为掩蔽层,使不需要刻蚀的区域免于刻蚀,之后显影出刻蚀区域,去除氧化层下表面的硅衬底,可采用C4F8和SF6交替刻蚀的方式得到具有预设深度的硅槽,然后去掉硅衬底表面剩余的光刻胶和氧化层,采用O2对硅槽和硅衬底进行氧化,在硅槽的内壁和硅衬底的表面生长厚度为50~500nm的栅氧化层,在该厚度下栅氧化层可以对肖特基接触区的耗尽区宽度进行有效调制,较小漏电流,使用N2O气氛或NO气氛,在900℃~1100℃下对栅氧化层的上端进行退火处理,这样栅氧化层的一部分厚度可形成氮氧化硅层,由于氮氧化硅的介电常数大,腐蚀速率慢,形成的氮氧化硅可以精确调节腐蚀速率,减少由于场氧化层腐蚀速率快造成的栅氧化层的过腐蚀问题,可以形成工艺需要的不同厚度的氮氧化硅层,进而满足不同的工艺需求,紧接着在氮氧化硅层围成的沟槽中进行多晶硅淀积,之后根据设计规则对多晶硅进行光刻和刻蚀,刻蚀掉沟槽外的多晶硅后可淀积厚度较薄的场氧化层,最后采用沟槽肖特基二极管的制作工艺对场氧化层进行后续的处理,即可完成沟槽肖特基二极管的制作;不同的技术人员可以根据不同的设备及工艺条件对该方法进行调整,遵循此方法均可以得到满足工艺要求的结果,适用范围广泛。
进一步的,在刻蚀硅槽时,在一定的压力、温度和射频源功率下进行,可以保证沟槽形貌为圆角矩形,减少器件在反向工作时的电场集中效应,提高可靠性。
附图说明
图1为本发明所述的沟槽肖特基二极管的制作流程图。
图中:1-硅外延层;2-氧化层;3-光刻胶;4-刻蚀区域;5-栅氧化层;6-氮氧化硅层;7-多晶硅;8-场氧化层。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述;以下实施例仅仅是本发明一部分的实施例,而不是全部的实施例,不用来限制本发明的范围。
本发明一种沟槽肖特基二极管的制作方法,包括以下步骤:
1)对硅外延层表面进行氧化,在硅衬底表面形成厚度为100nm~600nm的氧化层,其成分为SiO2,作用是在刻蚀Si时作为掩蔽层,使不需要刻蚀的区域免于刻蚀。然后在氧化层上涂覆光刻胶,然后按照设计版图在光刻胶上进行光刻,显影出刻蚀区域;
2)在步骤1的刻蚀区域采用RIE法刻蚀去除对应位置的氧化层,露出氧化层下表面的硅衬底;
3)采用感应耦合等离子刻蚀机,对上述2)中裸露出的硅衬底采用C4F8和SF6交替刻蚀的方式进行刻蚀,刻蚀完成得到具有预设深度的硅槽,硅槽深度一般为300nm~3000nm;
刻蚀条件为:压力为100mT~400mT,温度为20℃~30℃,C4F8刻蚀时的射频源的功率为1000W~3000W,SF6刻蚀时的射频源的功率为5W~50W,C4F8流量为200sccm~2000sccm,SF6流量为100sccm~500sccm,C4F8和SF6交替进行刻蚀,每次刻蚀2.5S~4S;,每次刻蚀深度为5nm~10nm,采用C4F8和SF6交替刻蚀时,可以保证沟槽形貌为圆角矩形,减少器件在反向工作时的电场集中效应,提高可靠性。
4)用BOE去掉硅衬底表面剩余的光刻胶和氧化层,BOE为缓冲氧化物刻蚀液,采用O2对硅槽和硅衬底进行氧化,在硅槽的内壁和硅衬底的表面生长厚度为50nm~500nm的栅氧化层,在该厚度下栅氧化层可以对肖特基接触区的耗尽区宽度进行有效调制,较小漏电流;
氧化温度为900℃~1200℃,时间为30min~60min;
5)采用N2O或NO气氛在900℃~1100℃的高温下对栅氧化层的上端进行退火30min~60min,在栅氧化层表面生长厚度为30nm~400nm的氮氧化硅层,由于氮氧化硅的介电常数大,腐蚀速率慢,形成的氮氧化硅可以精确调节腐蚀速率,减少由于场氧化层腐蚀速率快造成的栅氧化层的过腐蚀问题;
6)氮氧化硅层生长完成后,在氮氧化硅层围成的硅槽中进行多晶硅淀积,多晶硅的厚度为1000nm~3000nm,之后根据设计规则对多晶硅进行光刻和刻蚀,刻蚀掉沟槽外的多晶硅;
7)在光刻后的多晶硅表面和氮氧化硅层表面淀积厚度为800nm~1200nm的场氧化层;
8)根据设计规则对场氧化层进行光刻和刻蚀,保留肖特基接触区外的场氧化层,然后在光刻后的场氧化层表面进行肖特基接触工艺,最后在所得器件的上表面和下表面进行电极引出,完成沟槽肖特基二极管的制作。
下面以一个常用的实施进行具体说明。
实施例
本发明一种沟槽肖特基二极管的制作方法,如图1所示,包括以下步骤:
1)对硅外延层1表面进行氧化,硅晶圆表面形成氧化层2,其厚度为400nm;
2)在氧化层2表面涂覆光刻胶3,然后按照设计版图在光刻胶上进行光刻,并显影出刻蚀区域;在刻蚀区域采用RIE法刻蚀去除对应位置的氧化层,露出氧化层下表面的硅衬底;
3)采用感应耦合等离子刻蚀机,对刻蚀区域4采用C4F8和SF6交替刻蚀的方式进行刻蚀,刻蚀的硅槽深度为2000nm;
刻蚀条件为:压力为340mT,温度为20℃,C4F8刻蚀时的射频源的功率为2000W,SF6刻蚀时的射频源的功率为40W,C4F8流量为1000sccm,SF6流量为400sccm,C4F8和SF6交替进行刻蚀,每次刻蚀3S,每次刻蚀深度为10nm,总共刻蚀600S;
4)用缓冲氧化物刻蚀液去掉硅衬底1表面剩余的光刻胶3和氧化层2,在1000℃的高温下采用O2对硅槽和硅表面氧化50min,在硅槽的内壁和硅衬底1的表面形成栅氧化层5,栅氧化层5厚度为100nm;
5)采用NO气氛在1000℃的高温下对栅氧化层5的上端退火50min,在栅氧化层5表面生长厚度为50nm的氮氧化硅层6;
6)淀积厚度为2000nm的多晶硅7,然后根据设计规则进行多晶硅光刻和刻蚀,刻蚀掉沟槽外的多晶硅;
7)在光刻后的多晶硅表面和氮氧化硅层表面淀积厚度为1000nm的场氧化层8;
8)根据设计规则进行场氧化层8光刻和刻蚀,保留肖特基接触区外的场氧化层,然后在光刻后的场氧化层表面进行肖特基接触工艺,最后在所得器件的上表面和下表面进行电极引出,完成沟槽肖特基二极管的制作。
Claims (3)
1.一种沟槽肖特基二极管的制作方法,其特征在于,包括以下步骤:
步骤1,先对硅外延层进行氧化,硅衬底的表面形成厚度为100~600nm的氧化层,之后在氧化层上涂覆光刻胶,按照设计版图在光刻胶上进行光刻,显影出刻蚀区域;
步骤2,先去除刻蚀区域对应位置的氧化层,露出氧化层下表面的硅衬底,再对该硅衬底采用C4F8和SF6交替刻蚀的方式进行刻蚀,压力为100~400mT,温度为20~30℃,C4F8刻蚀时的射频源功率为1000~3000W,SF6刻蚀时的射频源功率为5~50W,C4F8刻蚀时的流量为200~2000sccm,SF6刻蚀时的流量为100~500sccm,每次刻蚀2.5~4S,每次刻蚀深度为5~10nm,刻蚀完成得到深度为300~3000nm的硅槽;
步骤3,去掉硅衬底表面剩余的光刻胶和氧化层,采用O2在900~1200℃下对硅槽和硅衬底氧化30~60min,在硅槽的内壁和硅衬底的表面生长厚度为50~500nm的栅氧化层,采用N2O气氛或NO气氛,在900~1100℃下对栅氧化层的上端退火处理30~60min,栅氧化层的一部分厚度形成厚度为30~400nm的氮氧化硅层;
步骤4,在氮氧化硅层围成的沟槽中进行多晶硅淀积,之后根据设计规则对多晶硅进行光刻和刻蚀,刻蚀掉沟槽外的多晶硅;
步骤5,在光刻后的多晶硅表面和氮氧化硅层表面淀积厚度为800~1200nm的场氧化层,最后根据设计规则,采用沟槽肖特基二极管的制作工艺对场氧化层进行后续的处理,完成沟槽肖特基二极管的制作。
2.根据权利要求1所述的沟槽肖特基二极管的制作方法,其特征在于,步骤3采用缓冲氧化物刻蚀液去掉硅衬底表面剩余的光刻胶和氧化层。
3.一种由权利要求1~2中任意一项所述的沟槽肖特基二极管的制作方法得到的沟槽肖特基二极管。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202110187110.3A CN113013034B (zh) | 2021-02-07 | 2021-02-07 | 一种沟槽肖特基二极管及其制作方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publication Number | Publication Date |
---|---|
CN113013034A CN113013034A (zh) | 2021-06-22 |
CN113013034B true CN113013034B (zh) | 2023-08-15 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
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CN (1) | CN113013034B (zh) |
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Improved the C–V Curve Shift, Trap State Responsiveness, and Dynamic RON of SBDs by the Composite 2-D–3-D Channel Heterostructure Under the OFF-State Stress;Ling Yang 等;《IEEE Transactions on Electron Devices》;20201130;第67卷(第11期);第4808-4812页正文部分 * |
Also Published As
Publication number | Publication date |
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CN113013034A (zh) | 2021-06-22 |
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