CN112992849A - 封装基板及具有其的半导体结构 - Google Patents

封装基板及具有其的半导体结构 Download PDF

Info

Publication number
CN112992849A
CN112992849A CN202110164409.7A CN202110164409A CN112992849A CN 112992849 A CN112992849 A CN 112992849A CN 202110164409 A CN202110164409 A CN 202110164409A CN 112992849 A CN112992849 A CN 112992849A
Authority
CN
China
Prior art keywords
conductive
conductive bridge
bridge
hole
area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110164409.7A
Other languages
English (en)
Other versions
CN112992849B (zh
Inventor
王海林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202110164409.7A priority Critical patent/CN112992849B/zh
Publication of CN112992849A publication Critical patent/CN112992849A/zh
Priority to PCT/CN2021/109320 priority patent/WO2022166133A1/zh
Priority to US17/582,171 priority patent/US20220254720A1/en
Application granted granted Critical
Publication of CN112992849B publication Critical patent/CN112992849B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout

Landscapes

  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

本发明涉及半导体技术领域,提出了一种封装基板及具有其的半导体结构。封装基板包括:本体和多个导电桥,本体包括开口区域;多个导电桥间隔地设置于开口区域,任意相邻导电桥具有相应的距离值;其中,至少两个距离值不相等。多个导电桥之间形成的多个距离值不都相等,即分布于开口区域内的某些导电桥相对较密,从而在对封装基板进行封装过程中,能够对封装树脂形成阻挡,以此减缓封装树脂的流动速率,保证开口区域内的气体能够及时排出,以此避免出现内部空洞问题,从而改善封装基板的性能。

Description

封装基板及具有其的半导体结构
技术领域
本发明涉及半导体技术领域,尤其涉及一种封装基板及具有其的半导体结构。
背景技术
芯片封装制造过程中,基板较为常用,在对基板进行封装处理时,由于其本身结构限定,封装过程中气体排出不及时,很容易出现内部空洞问题。
发明内容
本发明提供一种封装基板及具有其的半导体结构,以改善封装基板的性能。
根据本发明的第一个方面,提供了一种封装基板,包括:
本体,本体包括开口区域;
多个导电桥,多个导电桥间隔地设置于开口区域,任意相邻导电桥具有相应的距离值;
其中,至少两个距离值不相等。
在本发明的一个实施例中,相邻两个导电桥之间具有间隙,本体上设置有排气孔,排气孔与间隙相对设置。
在本发明的一个实施例中,排气孔为多个,多个排气孔间隔地设置在本体上,且分别对应一个间隙。
在本发明的一个实施例中,多个排气孔之间具有多个孔间距,孔间距为相邻两个排气孔之间的间距,至少两个孔间距不相等。
在本发明的一个实施例中,多个孔间距均不相同,多个孔间距沿开口区域的第一长度方向逐渐增加。
在本发明的一个实施例中,最大孔间距的相邻两个排气孔之间的相邻两个导电桥之间具有最大距离值。
在本发明的一个实施例中,相邻两个排气孔之间具有至少两个导电桥。
在本发明的一个实施例中,至少相邻两个排气孔之间具有至少三个导电桥,且导电桥形成的至少两个距离值均相等。
在本发明的一个实施例中,排气孔包括第一排气孔、第二排气孔以及第三排气孔,第一排气孔、第二排气孔以及第三排气孔依次设置,第一排气孔和第二排气孔之间具有多个导电桥,第二排气孔与第三排气孔之间具有多个导电桥;
其中,第一排气孔和第二排气孔之间的相邻导电桥具有的距离值不等于第二排气孔与第三排气孔之间的相邻导电桥具有的距离值。
在本发明的一个实施例中,本体还包括锡球区域,锡球区域位于开口区域的外侧,封装基板还包括导电层,导电层位于锡球区域内;
其中,本体的表面包括第一区域和第二区域,第一区域和第二区域沿开口区域的长度方向依次分布,第一区域和第二区域内均包含有导电桥和导电层,第一区域内的导电桥和导电层的面积之和与第二区域内的导电桥和导电层的面积之和的比率小于1.1,或第二区域内的导电桥和导电层的面积之和与第一区域内的导电桥和导电层的面积之和的比率小于1.1。
在本发明的一个实施例中,第一区域内的导电桥的面积大于第二区域内的导电桥的面积,第一区域内的导电层的面积小于第二区域内的导电桥的面积。
在本发明的一个实施例中,多个导电桥包括:
第一导电桥,第一导电桥上设置有第一通孔。
在本发明的一个实施例中,第一通孔为多个,多个第一通孔间隔地设置在第一导电桥上。
在本发明的一个实施例中,多个导电桥还包括:
第二导电桥;
第三导电桥,第一导电桥、第二导电桥以及第三导电桥依次设置,且第一导电桥和第二导电桥之间的距离值不等于第二导电桥与第三导电桥之间的距离值。
在本发明的一个实施例中,第二导电桥上设置有第二通孔,第三导电桥上设置有第三通孔。
根据本发明的第二个方面,提供了一种封装基板,包括:
本体,本体包括开口区域;
多个导电桥,多个导电桥包括第一导电桥、第二导电桥以及第三导电桥,第一导电桥、第二导电桥以及第三导电桥依次设置于开口区域;
其中,第一导电桥和第二导电桥之间的距离值不等于第二导电桥与第三导电桥之间的距离值。
根据本发明的第三个方面,提供了一种封装基板,包括:
本体,本体包括开口区域,开口区域包括相对的第一侧壁和第二侧壁,封装胶能够由第一侧壁进入开口区域并流动至第二侧壁;
多个导电桥,多个导电桥间隔地设置于开口区域;
其中,多个导电桥中靠近第一侧壁的导电桥的排列密度大于靠近第二侧壁的导电桥的排列密度。
根据本发明的第四个方面,提供了一种半导体结构,包括上述的封装基板和芯片。
本发明的封装基板通过在本体上形成有开口区域,且开口区域内设置有多个间隔的导电桥,能够增强导电桥信号传输品质。且由于多个导电桥之间形成的多个距离值不都相等,即分布于开口区域内的某些导电桥相对较密,从而在对封装基板进行封装过程中,能够对封装树脂形成阻挡,以此减缓封装树脂的流动速率,保证开口区域内的气体能够及时排出,以此避免出现内部空洞问题,从而改善封装基板的性能。
附图说明
通过结合附图考虑以下对本发明的优选实施方式的详细说明,本发明的各种目标,特征和优点将变得更加显而易见。附图仅为本发明的示范性图解,并非一定是按比例绘制。在附图中,同样的附图标记始终表示相同或类似的部件。其中:
图1是根据一示例性实施方式示出的一种封装基板的结构示意图;
图2是根据一示例性实施方式示出的一种封装基板的第一导电桥的第一个实施例的结构示意图;
图3是根据一示例性实施方式示出的一种封装基板的第一导电桥的第二个实施例的结构示意图;
图4是根据一示例性实施方式示出的一种封装基板的第一导电桥的第三个实施例的结构示意图;
图5是根据一示例性实施方式示出的一种封装基板的第一导电桥的第四个实施例的结构示意图;
图6是根据一示例性实施方式示出的一种封装基板的第一导电桥的第五个实施例的结构示意图;
图7是根据一示例性实施方式示出的一种封装基板的第一导电桥的第六个实施例的结构示意图。
附图标记说明如下:
10、本体;11、开口区域;111、第一侧壁;112、第二侧壁;12、间隙;13、排气孔;14、第一区域;141、第一切除通孔;15、第二区域;151、第二切除通孔;16、锡球区域;21、第一导电桥;211、第一通孔;212、第一桥接段;213、第二桥接段;214、第三桥接段;22、第二导电桥;221、第二通孔;23、第三导电桥;231、第三通孔;30、导电层。
具体实施方式
体现本发明特征与优点的典型实施例将在以下的说明中详细叙述。应理解的是本发明能够在不同的实施例上具有各种的变化,其皆不脱离本发明的范围,且其中的说明及附图在本质上是作说明之用,而非用以限制本发明。
在对本发明的不同示例性实施方式的下面描述中,参照附图进行,附图形成本发明的一部分,并且其中以示例方式显示了可实现本发明的多个方面的不同示例性结构,系统和步骤。应理解的是,可以使用部件,结构,示例性装置,系统和步骤的其他特定方案,并且可在不偏离本发明范围的情况下进行结构和功能性修改。而且,虽然本说明书中可使用术语“之上”,“之间”,“之内”等来描述本发明的不同示例性特征和元件,但是这些术语用于本文中仅出于方便,例如根据附图中的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本发明的范围内。
本发明的一个实施例提供了一种封装基板,请参考图1,封装基板包括:本体10,本体10包括开口区域11;多个导电桥,多个导电桥间隔地设置于开口区域11,任意相邻导电桥具有相应的距离值;其中,至少两个距离值不相等。
本发明一个实施例的封装基板通过在本体10上形成有开口区域11,且开口区域11内设置有多个间隔的导电桥,能够增强导电桥信号传输品质。且由于多个导电桥之间形成的多个距离值不都相等,即分布于开口区域11内的某些导电桥相对较密,从而在对封装基板进行封装过程中,能够对封装树脂形成阻挡,以此减缓封装树脂的流动速率,保证开口区域11内的气体能够及时排出,以此避免出现内部空洞问题,从而改善封装基板的性能。
任意相邻所述导电桥具有相应的距离值,即多个导电桥之间具有多个距离值,而距离值为相邻两个导电桥之间的间距。
需要说明的是,在通过封装树脂对封装基板进行封装时,可以以靠近距离值较小的导电桥位置处作为封装树脂的流入位置,考虑到封装树脂流入时的速率会相对较高,因此可以设置有相对较密的导电桥可以减缓封装树脂流动速度,以此保证气体能够可靠排出,避免空洞的形成。而后续封装树脂的流动速度会逐渐较小,从而可以设置有相对较疏的导电桥。
需要注意的是,对于相邻两个导电桥之间的距离值,当多个导电桥的外边缘均相一致时,任意两个相邻导电桥之间的距离值均可以是相同的两个位置点之间的距离值,即以一条平行于开口区域11长度方向的直线为标准,此直线会与各个导电桥形成交点,而相邻两个交点之间的距离即为距离值。而在多个导电桥的中的至少一个导电桥的外边缘不等同于其他的导电桥的外边缘时,此处的距离值可以是相邻两个导电桥直接的最小距离值。
在一个实施例中,封装基板包括:本体10,本体10包括开口区域11;多个导电桥,多个导电桥包括第一导电桥21、第二导电桥22以及第三导电桥23,第一导电桥21、第二导电桥22以及第三导电桥23依次设置于开口区域11;其中,第一导电桥21和第二导电桥22之间的距离值不等于第二导电桥22与第三导电桥23之间的距离值。
本实施例中的封装基板包括依次设置于开口区域11的第一导电桥21、第二导电桥22以及第三导电桥23,且第一导电桥21和第二导电桥22之间的距离值不等于第二导电桥22与第三导电桥23之间的距离值。
在一些实施例中,第一导电桥21和第二导电桥22之间的距离值小于第二导电桥22与第三导电桥23之间的距离值,则封装树脂可以先通过第一导电桥21,然后流动至第二导电桥22与第三导电桥23。
在一些实施例中,第一导电桥21和第二导电桥22之间的距离值大于第二导电桥22与第三导电桥23之间的距离值,则封装树脂可以先通过第三导电桥23,然后流动至第二导电桥22与第一导电桥21。
在一个实施例中,封装基板,包括:本体10,本体10包括开口区域11,开口区域11包括相对的第一侧壁111和第二侧壁112,封装胶能够由第一侧壁111进入开口区域11并流动至第二侧壁112;多个导电桥,多个导电桥间隔地设置于开口区域11;其中,多个导电桥中靠近第一侧壁111的导电桥的排列密度大于靠近第二侧壁112的导电桥的排列密度。
本实施例中的封装基板包括多个间隔设置于开口区域11中的导电桥,多个导电桥的排布密度不相同,靠近第一侧壁111的导电桥的排布密度较密,而靠近第二侧壁112的导电桥的排布密度较疏,即靠近封装胶入口处的导电桥较密,从而可以减缓封装胶流动速度,以此保证气体能够可靠排出,避免空洞的形成。封装胶可以是封装树脂。
需要说明的是,封装树脂注塑初期速度较快,残余空气容易被封装树脂反包形成空洞,增加的导电桥排布可以减缓树脂流动速度,保证气体能够可靠排出,避免空洞的形成。即封装树脂流入口导电桥排布较密。
在一个实施例中,如图1所示,相邻两个导电桥之间具有间隙12,本体10上设置有排气孔13,排气孔13与间隙12相对设置,即导电桥避开排气孔13,从而能够保证排气孔13实现及时排气。
在一个实施例中,排气孔13为多个,多个排气孔13间隔地设置在本体10上,且分别对应一个间隙12,以此保证塑封过程中,气体能够被及时排出,避免形成空洞。
在一些实施例中,多个排气孔可以等间距布置。
在一个实施例中,任意相邻排气孔13具有相应的孔间距,即多个排气孔13之间具有多个孔间距,孔间距为相邻两个排气孔13之间的间距,至少两个孔间距不相等,即多个排气孔13也按照疏密进行排布,从而适应排气的需求。
需要说明的,靠近封装树脂流入口处的排气孔13可以相对较密,即封装树脂的流动速度较大,因此需要进行气体的及时抽吸。而后续的排气孔13可以相对较疏。
在一个实施例中,多个孔间距均不相同,多个孔间距沿开口区域11的第一长度方向逐渐增加,即沿着封装树脂流动方向排气孔13的排布有密到疏排布,以此保证气体可以及时排出,且不用设置有过多的排气孔13。
需要注意的是,开口区域11的长度方向包括第一长度方向和第二长度方向,第一长度方向和第二长度方向为相反的两个方向,因此,多个孔间距沿开口区域11的第一长度方向逐渐增加,则多个孔间距沿开口区域11的第二长度方向逐渐减小。
需要说明的是,多个排气孔13中靠近第一侧壁111的部分排气孔13的排列密度大于靠近第二侧壁112的部分排气孔13的排列密度。进一步地,多个孔间距由第一侧壁111向第二侧壁112的延伸方向上逐渐增加。
在一个实施例中,最大孔间距的相邻两个排气孔13之间的相邻两个导电桥之间具有最大距离值,即排布较疏的排气孔13对应排布较疏的导电桥,从而使得流动较慢的封装树脂对应较少的导电桥和较少的排气孔13。
在一个实施例中,相邻两个排气孔13之间具有至少两个导电桥,即在保证能够可靠排气的情况下,使得排气孔13不至于过多,减小加工过程,且避免对封装基板本身的结构造成影响。
在一个实施例中,至少相邻两个排气孔13之间具有至少三个导电桥,且导电桥形成的至少两个距离值均相等,即在相邻两个排气孔13之间的多个导电桥等间距分布,以此保证相邻两个排气孔13之间的封装基板局部强度相一致,以平衡局部翘曲。
在一个实施例中,排气孔13包括第一排气孔、第二排气孔以及第三排气孔,第一排气孔、第二排气孔以及第三排气孔依次设置,第一排气孔和第二排气孔之间具有多个导电桥,第二排气孔与第三排气孔之间具有多个导电桥;其中,第一排气孔和第二排气孔之间的相邻导电桥具有的距离值不等于第二排气孔与第三排气孔之间的相邻导电桥具有的距离值,以此使得导电桥与排气孔的排布能够保证气体及时排出,避免出现内部空洞问题。
具体的,靠近封装胶入口位置处的导电桥可以相对较密,且排气孔13的数量也可以相对较多,而远离封装胶入口位置处的导电桥可以相对较疏,且排气孔13的数量也可以相对较少。或者,在某些实施例中,靠近封装胶入口位置处的排气孔13的数量也可以相对较少,但相邻排气孔13之间的导电桥可以排布的更密,以此降低封装胶的流速,从而到达及时排气的效果。总之,在封装胶流速相对较高的位置处可以设置有相对较多的排气孔13,在排气孔13的位置处如果封装胶流速依然较高,则可以进一步增加导电桥的密度。
在一个实施例中,如图1所示,本体10还包括锡球区域16,锡球区域16位于开口区域11的外侧,封装基板还包括导电层30,导电层30位于锡球区域16内,开口区域11位于本体10的中部区域,即开口区域11在本体10的外边缘内侧,不与本体10的外边缘相交。而导电层30环绕开口区域11设置,导电层30上形成有多个切除通孔,即导电层30的面积减小,切除通孔用于后续形成信号连接结构,如导电凸点等。
可选的,如图1所示,本体10的表面包括第一区域14和第二区域15,第一区域14和第二区域15沿开口区域11的长度方向依次分布,第一区域14和第二区域15内均包含有导电桥和导电层30,第一区域14内的导电桥和导电层30的面积之和与第二区域15内的导电桥和导电层30的面积之和的比率小于1.1,即第一区域14和第二区域15内导电材料面积基本一致,以此平衡封装基板的局部强度,改善封装基板的整体翘曲,避免出现局部翘曲较为严重的问题。
可选的,第二区域15内的导电桥和导电层30的面积之和与第一区域14内的导电桥和导电层30的面积之和的比率小于1.1。
在一个实施例中,结合图1所示,第一区域14的导电层30上设置有多个第一切除通孔141,而第二区域15的导电层30上设置有多个第二切除通孔151,导电层30的面积变小,且第一区域14和第二区域15内导电材料面积基本一致。
需要说明的是,第一切除通孔141和第二切除通孔151可以是任意形状的结构,图1中所示的形状并不用于限定切除通孔的形状,只是表示在导电层30上形成有通孔。
在一个实施例中,第一区域14内的导电桥的面积大于第二区域15内的导电桥的面积,第一区域14内的导电层30的面积小于第二区域15内的导电桥的面积。即第一区域14内的导电桥排布较密,而第一区域14内的导电层30则需要较疏,相应的,第二区域15内的导电桥排布较疏,第二区域15内的导电层30则需要较密,以此平衡封装基板的局部强度,达到封装基板整体翘曲平衡。
可选的,第一区域14内的导电桥的面积小于第二区域15内的导电桥的面积,第一区域14内的导电层30的面积大于第二区域15内的导电桥的面积。
在一个实施例中,如图1所示,多个导电桥包括:第一导电桥21,第一导电桥21上设置有第一通孔211,可以降低导电桥的总体面积,以此降低本体10出现的翘曲问题,从结构上改善封装基板的使用性能。。
需要说明的是,本体10包括底部表面和顶部表面,底部表面和顶部表面相对设置,顶部表面可以用于与芯片相连接,底部表面上可以与外部导电凸点等部件相连接。
本实施例中,开口区域11位于底部表面上,底部表面的中间区域设置有开口区域11。
相应地,本体10的顶部表面也设置有顶部导电材料层,通过降低底部导电材料层的面积可以使得顶部导电材料层的面积和底部导电材料层的面积尽可能地接近,以此进一步降低本体10出现的翘曲问题。
在一个实施例中,导电桥以及导电层30可以是铜层、铝层或者钨层等。
在一个实施例中,第一通孔211为多个,多个第一通孔211间隔地设置在第一导电桥21上,即相邻的两个第一通孔211彼此不连通,从而能够保证第一导电桥21本身的结构强度,且能够进一步减少导电桥的面积。
在一些实施例中,多个第一通孔211可以在第一导电桥21上任意排布。
在一些实施例中,多个第一通孔211沿第一导电桥21的长度方向间隔设置,即在相邻的两个第一通孔211之间保留有第一导电桥21的连接部分,且此连接部分位于第一导电桥21的宽度方向上,一定程度上能够避免第一导电桥21由于第一通孔211的存在而使得强度降低过多的问题。
需要说明的是,当第一导电桥21为规则的矩形结构时,此时矩形结构的长边形成的方向为长度方向。而在第一导电桥21为不规则的结构时,例如有多个类似矩形结构的部分组成,此时第一导电桥21的长度方向可以理解为类似矩形结构的长度方向。
在一些实施例中,多个第一通孔211可以是结构完全相同的通孔,在某些实施例中,也不排除多个第一通孔211中的至少一个与其他的结构不同。
在一个实施例中,第一通孔211的孔壁包括弧面和平面中的至少之一,即第一通孔211的形状可以根据实际需求进行确定,保证第一导电桥21具有足够强度的基础上,可以尽量减小第一导电桥21的面积。
可选的,第一通孔211可以是矩形孔、三角形孔、圆孔、椭圆孔。
在一些实施例中,第一通孔211的孔壁包括弧面和平面组成的不规则孔。
在一些实施例中,第一通孔211可以是多边形孔,第一通孔211的孔壁的面可以大于4。
在一个实施例中,多个导电桥还包括:第二导电桥22;第三导电桥23,第一导电桥21、第二导电桥22以及第三导电桥23依次设置,且第一导电桥21和第二导电桥22之间的距离值不等于第二导电桥22与第三导电桥23之间的距离值。
在一个实施例中,如图1所示,第二导电桥22上设置有第二通孔221,即通过在第二通孔221的设置可以进一步减小导电桥的面积,以此降低本体10出现的翘曲问题。
在一个实施例中,第二通孔221为多个,多个第二通孔221间隔地设置在第二导电桥22上,即相邻的两个第二通孔221彼此不连通,从而能够保证第二导电桥22本身的结构强度,且能够进一步减少导电桥的面积。
在一些实施例中,多个第二通孔221可以在第二导电桥22上任意排布。
在一些实施例中,多个第二通孔221沿第二导电桥22的长度方向间隔设置,即在相邻的两个第二通孔221之间保留有第二导电桥22的连接部分,且此连接部分位于第二导电桥22的宽度方向上,一定程度上能够避免第二导电桥22由于第二通孔221的存在而使得强度降低过多的问题。
需要说明的是,当第二导电桥22为规则的矩形结构时,此时矩形结构的长边形成的方向为长度方向。而在第二导电桥22为不规则的结构时,例如有多个类似矩形结构的部分组成,此时第二导电桥22的长度方向可以理解为类似矩形结构的长度方向。
在一些实施例中,多个第二通孔221可以是结构完全相同的通孔,在某些实施例中,也不排除多个第二通孔221中的至少一个与其他的结构不同。
在一个实施例中,第二通孔221的孔壁包括弧面和平面中的至少之一,即第二通孔221的形状可以根据实际需求进行确定,保证第二导电桥22具有足够强度的基础上,可以尽量减小第二导电桥22的面积。
可选的,第二通孔221可以是矩形孔、三角形孔、圆孔、椭圆孔。
在一些实施例中,第二通孔221的孔壁包括弧面和平面组成的不规则孔。
在一些实施例中,第二通孔221可以是多边形孔,第二通孔221的孔壁的面可以大于4。
在一个实施例中,第一通孔211和第二通孔221的形状可以完全相一致。在某些实施例中,第一通孔211和第二通孔221的形状也可以不相同,此处不作限定。
在一个实施例中,如图1所示,开口区域11可以是一个矩形区域,此时第一导电桥21、第二导电桥22以及第三导电桥23可以沿开口区域11的长度方向间隔设置。
在一个实施例中,如图1所示,第三导电桥23上设置有第三通孔231,即通过在第三通孔231的设置可以进一步减小导电桥的面积,以此降低本体10出现的翘曲问题。
在一个实施例中,第三通孔231为多个,多个第三通孔231间隔地设置在第三导电桥23上,即相邻的两个第三通孔231彼此不连通,从而能够保证第三导电桥23本身的结构强度,且能够进一步减少导电桥的面积。
在一些实施例中,多个第三通孔231可以在第三导电桥23上任意排布。
在一些实施例中,多个第三通孔231沿第三导电桥23的长度方向间隔设置,即在相邻的两个第三通孔231之间保留有第三导电桥23的连接部分,且此连接部分位于第三导电桥23的宽度方向上,一定程度上能够避免第三导电桥23由于第三通孔231的存在而使得强度降低过多的问题。
需要说明的是,当第三导电桥23为规则的矩形结构时,此时矩形结构的长边形成的方向为长度方向。而在第三导电桥23为不规则的结构时,例如有多个类似矩形结构的部分组成,此时第三导电桥23的长度方向可以理解为类似矩形结构的长度方向。
在一些实施例中,多个第三通孔231可以是结构完全相同的通孔,在某些实施例中,也不排除多个第三通孔231中的至少一个与其他的结构不同。
在一个实施例中,第三通孔231的孔壁包括弧面和平面中的至少之一,即第三通孔231的形状可以根据实际需求进行确定,保证第三导电桥23具有足够强度的基础上,可以尽量减小第三导电桥23的面积。
可选的,第三通孔231可以是矩形孔、三角形孔、圆孔、椭圆孔。
在一些实施例中,第三通孔231的孔壁包括弧面和平面组成的不规则孔。
在一些实施例中,第三通孔231可以是多边形孔,第三通孔231的孔壁的面可以大于4。
在一些实施例中,第三导电桥23的结构形式可以与第一导电桥21和第二导电桥22中的一个相类似。
在一个实施例中,第一通孔211、第二通孔221和第三通孔231的形状可以完全相一致。在某些实施例中,第一通孔211、第二通孔221和第三通孔231中的至少两个的形状也可以不相同,此处不作限定。
在一个实施例中,导电桥还可以包括第四导电桥,第四导电桥也可以设置有类似上述的第一通孔211、第二通孔221或第三通孔231的第四通孔。
可选的,第四导电桥的结构形式可以完全不同于第一导电桥21、第二导电桥22以及第三导电桥23。或者,第四导电桥的结构形式可以与第一导电桥21、第二导电桥22以及第三导电桥23中的至少之一相一致,此处不作限定。
在一些实施例中,第一导电桥21、第二导电桥22、第三导电桥23以及第四导电桥中的任意之一可以是多个。
在一个实施例中,如图2至图5所示,第一导电桥21为矩形结构。
可选的,如图2所示,第一导电桥21为矩形结构,矩形结构内的第一通孔211为至少两个,第一通孔211的形状均为正方形。
可选的,如图3所示,第一导电桥21为矩形结构,矩形结构内的第一通孔211为至少两个,第一通孔211的形状均为长方形。
可选的,如图4所示,第一导电桥21为矩形结构,矩形结构内的第一通孔211为至少两个,第一通孔211的形状均为圆形。
可选的,如图5所示,第一导电桥21为矩形结构,矩形结构内的第一通孔211为至少两个,第一通孔211的形状均为菱形。
需要说明的是,第二导电桥22、第三导电桥23以及第四导电桥中的任意之一均可以是图2至图5中所示出的结构形式。
在一个实施例中,第一导电桥21包括:第一桥接段212,第一桥接段212的两端均连接本体10;第二桥接段213,第二桥接段213的两端均连接本体10,第一桥接段212和第二桥接段213间隔设置;第三桥接段214,第三桥接段214的两端分别连接第一桥接段212和第二桥接段213;其中,第一桥接段212、第二桥接段213以及第三桥接段214中的至少之一上设置有第一通孔211。
具体的,结合图6所示,第一导电桥21由第一桥接段212、第二桥接段213以及第三桥接段214组成,第一桥接段212和第二桥接段213实现了与本体10的连接,而第三桥接段214实现对第一桥接段212和第二桥接段213的连接,此结构形式的第一导电桥21强度较高,且由于第一通孔211的设置,第一导电桥21的面积也不会变大,以此减小本体10出现的翘曲问题。
第一桥接段212、第二桥接段213以及第三桥接段214均类似一个矩形结构,且形成了类似H形的结构。第一桥接段212、第二桥接段213以及第三桥接段214上均设置有至少一个第一通孔211。
在一些实施例中,第一桥接段212、第二桥接段213以及第三桥接段214可以是一体成型结构。
在一些实施例中,第一桥接段212、第二桥接段213以及第三桥接段214也可以是由多个独立的结构相连接形成。
需要说明的是,第二导电桥22、第三导电桥23以及第四导电桥中的任意之一均可以是图6中所示出的结构形式。
在一个实施例中,第一导电桥21包括:第一桥接段212,第一桥接段212的一端连接本体10;第二桥接段213,第二桥接段213的一端连接本体10;第三桥接段214,第三桥接段214的一端连接第一桥接段212的另一端,第三桥接段214的一端连接第二桥接段213的另一端,第三桥接段214的另一端连接本体10;其中,第一桥接段212、第二桥接段213以及第三桥接段214中的至少之一上设置有第一通孔211。
具体的,结合图7所示,第一导电桥21由第一桥接段212、第二桥接段213以及第三桥接段214组成,第一桥接段212、第二桥接段213以及第三桥接段214的一端连接于同一点,而另一端分别连接于本体10上。本结构形式的第一导电桥21强度较高,且由于第一通孔211的设置,第一导电桥21的面积也不会变大,以此减小本体10出现的翘曲问题。
第一桥接段212、第二桥接段213以及第三桥接段214均类似一个矩形结构,且形成了类似Y形的结构。第一桥接段212、第二桥接段213以及第三桥接段214上均设置有至少一个第一通孔211。
在一些实施例中,第一桥接段212、第二桥接段213以及第三桥接段214也可以是由多个独立的结构相连接形成。
需要说明的是,第二导电桥22、第三导电桥23以及第四导电桥中的任意之一均可以是图7中所示出的结构形式。
需要说明的是,对于本体10上部表面的具体结构设计可以参考相关技术中的结构形式,当然,也不排除上部表面的具体结构设计形成与本实施例中的下部表面的具体结构设计形式相类似。
本发明的一个实施例还提供了一种半导体结构,包括上述的封装基板和芯片。
本发明一个实施例的半导体结构通过在封装基板的本体10上形成有开口区域11,且开口区域11内设置有多个间隔的导电桥,能够增强导电桥信号传输品质。且由于多个导电桥之间形成的多个距离值不都相等,即分布于开口区域11内的某些导电桥相对较密,从而在对封装基板进行封装过程中,能够对封装树脂形成阻挡,以此减缓封装树脂的流动速率,保证开口区域11内的气体能够及时排出,以此避免出现内部空洞问题,从而改善半导体结构的性能。
在一个实施例中,芯片可以为一个或多个,芯片连接于本体10上。
本领域技术人员在考虑说明书及实践这里公开的发明后,将容易想到本发明的其它实施方案。本发明旨在涵盖本发明的任何变型、用途或者适应性变化,这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和示例实施方式仅被视为示例性的,本发明的真正范围和精神由前面的权利要求指出。
应当理解的是,本发明并不局限于上面已经描述并在附图中示出的精确结构,并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。

Claims (17)

1.一种封装基板,其特征在于,包括:
本体,所述本体包括开口区域;
多个导电桥,多个所述导电桥间隔地设置于所述开口区域,任意相邻所述导电桥具有相应的距离值;
其中,至少两个所述距离值不相等。
2.根据权利要求1所述的封装基板,其特征在于,相邻两个所述导电桥之间具有间隙,所述本体上设置有排气孔,所述排气孔与所述间隙相对设置。
3.根据权利要求2所述的封装基板,其特征在于,所述排气孔为多个,多个所述排气孔间隔地设置在所述本体上,且分别对应一个所述间隙。
4.根据权利要求3所述的封装基板,其特征在于,多个所述排气孔之间具有多个孔间距,所述孔间距为相邻两个所述排气孔之间的间距,至少两个所述孔间距不相等。
5.根据权利要求4所述的封装基板,其特征在于,多个所述孔间距均不相同,多个所述孔间距沿所述开口区域的第一长度方向逐渐增加。
6.根据权利要求4所述的封装基板,其特征在于,最大所述孔间距的相邻两个所述排气孔之间的相邻两个所述导电桥之间具有最大所述距离值。
7.根据权利要求3所述的封装基板,其特征在于,相邻两个所述排气孔之间具有至少两个所述导电桥。
8.根据权利要求7所述的封装基板,其特征在于,至少相邻两个所述排气孔之间具有至少三个所述导电桥,且所述导电桥形成的至少两个所述距离值均相等。
9.根据权利要求3所述的封装基板,其特征在于,所述排气孔包括第一排气孔、第二排气孔以及第三排气孔,所述第一排气孔、所述第二排气孔以及第三排气孔依次设置,所述第一排气孔和所述第二排气孔之间具有多个所述导电桥,所述第二排气孔与所述第三排气孔之间具有多个所述导电桥;
其中,所述第一排气孔和所述第二排气孔之间的相邻所述导电桥具有的所述距离值不等于所述第二排气孔与所述第三排气孔之间的相邻所述导电桥具有的所述距离值。
10.根据权利要求1所述的封装基板,其特征在于,所述本体还包括锡球区域,所述锡球区域位于所述开口区域的外侧,所述封装基板还包括导电层,所述导电层位于所述锡球区域内;
其中,所述本体的表面包括第一区域和第二区域,所述第一区域和所述第二区域沿所述开口区域的长度方向依次分布,所述第一区域和所述第二区域内均包含有所述导电桥和所述导电层,所述第一区域内的所述导电桥和所述导电层的面积之和与所述第二区域内的所述导电桥和所述导电层的面积之和的比率小于1.1,或所述第二区域内的所述导电桥和所述导电层的面积之和与所述第一区域内的所述导电桥和所述导电层的面积之和的比率小于1.1。
11.根据权利要求10所述的封装基板,其特征在于,所述第一区域内的所述导电桥的面积大于所述第二区域内的所述导电桥的面积,所述第一区域内的所述导电层的面积小于所述第二区域内的所述导电桥的面积。
12.根据权利要求1所述的封装基板,其特征在于,多个所述导电桥包括:
第一导电桥,所述第一导电桥上设置有第一通孔。
13.根据权利要求12所述的封装基板,其特征在于,多个所述导电桥还包括:
第二导电桥;
第三导电桥,所述第一导电桥、所述第二导电桥以及所述第三导电桥依次设置,且所述第一导电桥和所述第二导电桥之间的所述距离值不等于所述第二导电桥与所述第三导电桥之间的所述距离值。
14.根据权利要求13所述的封装基板,其特征在于,所述第二导电桥上设置有第二通孔,所述第三导电桥上设置有第三通孔。
15.一种封装基板,其特征在于,包括:
本体,所述本体包括开口区域;
多个导电桥,多个所述导电桥包括第一导电桥、第二导电桥以及第三导电桥,所述第一导电桥、所述第二导电桥以及所述第三导电桥依次设置于所述开口区域;
其中,所述第一导电桥和所述第二导电桥之间的距离值不等于所述第二导电桥与所述第三导电桥之间的距离值。
16.一种封装基板,其特征在于,包括:
本体,所述本体包括开口区域,所述开口区域包括相对的第一侧壁和第二侧壁,封装胶能够由所述第一侧壁进入所述开口区域并流动至所述第二侧壁;
多个导电桥,多个所述导电桥间隔地设置于所述开口区域;
其中,多个所述导电桥中靠近所述第一侧壁的所述导电桥的排列密度大于靠近所述第二侧壁的所述导电桥的排列密度。
17.一种半导体结构,其特征在于,包括权利要求1至16中任一项所述的封装基板和芯片。
CN202110164409.7A 2021-02-05 2021-02-05 封装基板及具有其的半导体结构 Active CN112992849B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202110164409.7A CN112992849B (zh) 2021-02-05 2021-02-05 封装基板及具有其的半导体结构
PCT/CN2021/109320 WO2022166133A1 (zh) 2021-02-05 2021-07-29 封装基板及具有其的半导体结构
US17/582,171 US20220254720A1 (en) 2021-02-05 2022-01-24 Package substrate and semiconductor structure with same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110164409.7A CN112992849B (zh) 2021-02-05 2021-02-05 封装基板及具有其的半导体结构

Publications (2)

Publication Number Publication Date
CN112992849A true CN112992849A (zh) 2021-06-18
CN112992849B CN112992849B (zh) 2022-06-03

Family

ID=76348413

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110164409.7A Active CN112992849B (zh) 2021-02-05 2021-02-05 封装基板及具有其的半导体结构

Country Status (2)

Country Link
CN (1) CN112992849B (zh)
WO (1) WO2022166133A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022166132A1 (zh) * 2021-02-05 2022-08-11 长鑫存储技术有限公司 封装基板及具有其的半导体结构
WO2022166133A1 (zh) * 2021-02-05 2022-08-11 长鑫存储技术有限公司 封装基板及具有其的半导体结构

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4257061A (en) * 1977-10-17 1981-03-17 John Fluke Mfg. Co., Inc. Thermally isolated monolithic semiconductor die
EP0368741A1 (fr) * 1988-11-08 1990-05-16 Bull S.A. Support de circuit intégré et son procédé de fabrication, circuit intégré adapté au support et boîtiers en résultant
US20030143762A1 (en) * 2002-01-29 2003-07-31 John Liebeskind Interconnect structure
CN103050475A (zh) * 2012-12-18 2013-04-17 苏州日月新半导体有限公司 抗翘曲封装基板
CN108052239A (zh) * 2018-01-25 2018-05-18 武汉华星光电半导体显示技术有限公司 触摸屏
US20200279795A1 (en) * 2019-03-01 2020-09-03 Infineon Technologies Ag Semiconductor Package Having Leads with a Negative Standoff

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100438008C (zh) * 2006-03-01 2008-11-26 南茂科技股份有限公司 高频集成电路封装构造及其制造方法
US9439296B2 (en) * 2013-08-30 2016-09-06 Shindengen Electric Manufacturing Co., Ltd. Electrical equipment, production method thereof and design method of electrical equipment
US20160307873A1 (en) * 2015-04-16 2016-10-20 Mediatek Inc. Bonding pad arrangment design for semiconductor package
CN112992849B (zh) * 2021-02-05 2022-06-03 长鑫存储技术有限公司 封装基板及具有其的半导体结构

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4257061A (en) * 1977-10-17 1981-03-17 John Fluke Mfg. Co., Inc. Thermally isolated monolithic semiconductor die
EP0368741A1 (fr) * 1988-11-08 1990-05-16 Bull S.A. Support de circuit intégré et son procédé de fabrication, circuit intégré adapté au support et boîtiers en résultant
US20030143762A1 (en) * 2002-01-29 2003-07-31 John Liebeskind Interconnect structure
CN103050475A (zh) * 2012-12-18 2013-04-17 苏州日月新半导体有限公司 抗翘曲封装基板
CN108052239A (zh) * 2018-01-25 2018-05-18 武汉华星光电半导体显示技术有限公司 触摸屏
US20200279795A1 (en) * 2019-03-01 2020-09-03 Infineon Technologies Ag Semiconductor Package Having Leads with a Negative Standoff

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022166132A1 (zh) * 2021-02-05 2022-08-11 长鑫存储技术有限公司 封装基板及具有其的半导体结构
WO2022166133A1 (zh) * 2021-02-05 2022-08-11 长鑫存储技术有限公司 封装基板及具有其的半导体结构

Also Published As

Publication number Publication date
CN112992849B (zh) 2022-06-03
WO2022166133A1 (zh) 2022-08-11

Similar Documents

Publication Publication Date Title
CN112992849B (zh) 封装基板及具有其的半导体结构
US6825541B2 (en) Bump pad design for flip chip bumping
US10741526B2 (en) Semiconductor packages
US7049705B2 (en) Chip structure
US9054084B2 (en) Integrated circuit having staggered bond pads and I/O cells
US7755176B1 (en) Die-mounting substrate and method incorporating dummy traces for improving mounting film planarity
KR20150144791A (ko) Ic 다이들 및 전압 튜너들을 갖는 반도체 패키지
CN104009012A (zh) 半导体芯片和半导体器件
KR20140011580A (ko) 반도체 몰딩 하부 금형, 반도체 패키지 및 반도체 패키지 제조 방법
CN211404481U (zh) 封装基板以及封装结构
JP6118437B1 (ja) Ledモジュール
US6825567B1 (en) Face-to-face multi-chip flip-chip package
US20070035009A1 (en) Printed circuit board, semiconductor package and multi-stack semiconductor package using the same
US6858944B2 (en) Bonding pad metal layer geometry design
US20220254720A1 (en) Package substrate and semiconductor structure with same
JP4376254B2 (ja) 半導体搭載用基板と半導体装置および製造方法
TWI679740B (zh) 搭載晶片用的導線架陣列及多晶片發光二極體封裝結構
TWI667746B (zh) 半導體封裝結構及其製造方法
CN112951799B (zh) 封装基板及具有其的半导体结构
CN207624679U (zh) 一种圆片级包覆型芯片封装结构
KR20090071681A (ko) 반도체 패키지 몰딩용 금형 및 이를 이용한 몰딩 방법
CN113284855A (zh) 封装基板及其形成方法、封装结构及其形成方法
KR100891538B1 (ko) 칩 스택 패키지
US20060065983A1 (en) Semiconductor package with wire bond arrangement to reduce cross talk for high speed circuits
US20080116587A1 (en) Conductor polymer composite carrier with isoproperty conductive columns

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant