CN112992251A - 存储器地址测试电路、方法、存储器与电子设备 - Google Patents

Abstract

本公开提供一种存储器地址测试电路、方法、存储器与电子设备。存储器地址测试方法包括：对待测存储器输入地址测试指令，所述地址测试指令用于对所述待测存储器的目标存储单元进行读或写操作，所述地址测试指令至少包括所述目标存储单元的逻辑地址的第一地址信息；读取所述第一锁存器的输出端以得到第二地址信息；根据所述第二地址信息以及所述待测存储器的行译码逻辑获取第三地址信息；记录所述第一地址信息与所述第三地址信息的对应关系。本公开实施例可以自动获取软件代码地址、处理器输出的逻辑地址与存储器中存储单元物理地址之间的映射关系，提高存储器测试效率。

Description

存储器地址测试电路、方法、存储器与电子设备

技术领域

本公开涉及集成电路测试技术领域，具体而言，涉及一种存储器地址测试电路、方法、存储器与电子设备。

背景技术

对存储器进行运行测试时，需要使用软件对存储器的存储单元进行读写测试，进而确定待测存储器的每个存储单元是否运行正常，在此过程中，需要了解软件中的逻辑地址与存储单元的实际物理地址之间的映射关系，以便在一个读写操作出现问题后，快速定位到出现问题的存储单元，以供后续进行工程分析和改进。

在相关技术中，存储器测量人员通常使用逻辑分析仪确定逻辑地址与待测存储器的存储单元的物理地址之间的映射关系，效率低下，需要大量的时间成本。而由于存储器可用于连接不同的处理器，存储器生产厂商也无法给出唯一的逻辑地址与物理地址之间的映射关系。

因此，如何迅速确定软件系统逻辑地址与存储器物理地址之间的映射关系成为本领域急需解决的一个难题。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于提供一种存储器地址测试电路、方法、存储器与电子设备，用于至少在一定程度上克服由于相关技术的限制和缺陷而导致的存储器地址测试效率低问题。

根据本公开的第一方面，提供一种存储器地址测试电路，设置在存储器中，包括：第一锁存器，输入端连接行地址锁存器的输入端，使能端连接行选通信号，输出端连接第一引脚组，所述第一引脚组用于连接处理器。

在本公开的一种示例性实施例中，还包括：第二锁存器，输入端连接列地址锁存器的输入端，使能端连接列选通信号，输入端连接第二引脚组，所述第二引脚组用于连接处理器。

根据本公开的第二方面，提供一种存储器地址测试电路，其特征在于，设置在存储器中，包括：第三锁存器，输入端连接行译码器的输出端，使能端连接行选通信号，输出端连接第一引脚组，所述第一引脚组用于连接处理器。

在本公开的一种示例性实施例中，还包括：第四锁存器，输入端连接列译码器的输出端，使能端连接列选通信号，输入端连接第二引脚组，所述第二引脚组用于连接处理器。

根据本公开的第三方面，提供一种存储器地址测试方法，应用于存储器地址测试电路，所述存储器地址测试电路设置在待测存储器内，包括第一锁存器，所述第一锁存器的输入端连接所述待测存储器的行译码器的输入端，所述方法包括：对待测存储器输入地址测试指令，所述地址测试指令用于对所述待测存储器的目标存储单元进行读或写操作，所述地址测试指令至少包括所述目标存储单元的逻辑地址的第一地址信息；读取所述第一锁存器的输出端以得到第二地址信息；根据所述第二地址信息以及所述待测存储器的行译码逻辑获取第三地址信息；记录所述第一地址信息与所述第三地址信息的对应关系。

在本公开的一种示例性实施例中，所述存储器地址测试电路还包括第二锁存器，所述第二锁存器的输入端连接所述待测存储器的列译码器的输入端，在所述地址测试指令用于对所述目标存储单元进行写操作时，所述地址测试指令包括本次写入的第一数据信息，所述方法还包括：读取所述第二锁存器的输出端以得到第二数据信息；根据所述第二数据信息以及所述待测存储器的列译码逻辑获取第三数据信息；记录所述第一数据信息与所述第三数据信息的对应关系。

在本公开的一种示例性实施例中，还包括：确定目标存储单元对应的第一地址信息与第一数据信息；根据所述目标存储单元的所述第一地址信息与所述第一数据信息确定所述目标存储单元对应的操作地址与操作数据。

在本公开的一种示例性实施例中，还包括：确定所述待测存储器中每个存储单元对应的所述操作地址和所述操作数据。

根据本公开的第四方面，提供一种存储器地址测试方法，应用于存储器地址测试电路，所述存储器地址测试电路设置在待测存储器内，包括第三锁存器，所述第三锁存器的输入端连接所述待测存储器的行译码器的输出端，所述方法包括：对待测存储器输入地址测试指令，所述地址测试指令用于对所述待测存储器的目标存储单元进行读或写操作，所述地址测试指令至少包括所述目标存储单元的逻辑地址的第一地址信息；读取所述第三锁存器的输出端以得到第三地址信息；记录所述第一地址信息与所述第三地址信息的对应关系。

在本公开的一种示例性实施例中，所述存储器地址测试电路还包括第四锁存器，所述第四锁存器的输入端连接所述待测存储器的列译码器的输出端，在所述地址测试指令用于对所述目标存储单元进行写操作时，所述地址测试指令包括本次写入的第一数据信息，所述方法还包括：读取所述第四锁存器的输出端以得到第三数据信息；记录所述第一数据信息与所述第三数据信息的对应关系。

在本公开的一种示例性实施例中，还包括：确定目标存储单元对应的第一地址信息与第一数据信息；根据所述目标存储单元的所述第一地址信息与所述第一数据信息确定所述目标存储单元对应的操作地址与操作数据。

在本公开的一种示例性实施例中，还包括：确定所述待测存储器中每个存储单元对应的所述操作地址和所述操作数据。

根据本公开的第五方面，提供一种存储器，包括如上第一方面所述的存储器地址测试电路。

根据本公开的第六方面，提供一种存储器，包括如上第二方面所述的存储器地址测试电路。

根据本公开的第七方面，提供一种电子设备，包括：如上第一方面或第二方面所述的存储器；以及耦合到所述存储器的处理器，所述处理器被配置为执行如上第三方面或第四方面所述的存储器地址测试方法。

本公开实施例通过在存储器中设置与行地址锁存器和列地址锁存器并联的锁存器，并在输出读写控制信号(地址测试指令)后通过处理器读取该锁存器的读数，能够自动统计处理器逻辑地址与存储器物理地址之间的映射关系，进而自动确定逻辑操作与存储单元之间的对应关系，解决相关技术中难以确定软件系统的逻辑地址与存储单元的物理地址之间的映射关系的问题。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本公开实施例提供的一种存储器地址测试电路的逻辑框图。

图2是本公开实施例中一种能够应用于图1所示电路的存储器地址测试方法的流程图。

图3是本公开另一个实施例中存储器地址测试电路的逻辑框图。

图4是本公开实施例中一种能够应用于图3所示电路的存储器地址测试方法的流程图。

图5是本公开实施例提供的另一种存储器地址测试电路的逻辑框图。

图6是本公开实施例中一种能够应用于图5所示电路的存储器地址测试方法的流程图。

图7是本公开另一个实施例中存储器地址测试电路的逻辑框图。

图8是本公开一个实施例中提供的存储器的示意图。

图9是本公开一个实施例中提供的存储器的示意图。

图10是本公开一个实施例提供的电子设备的示意图

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。

此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。

下面结合附图对本公开示例实施方式进行详细说明。

图1是本公开实施例提供的一种存储器地址测试电路的逻辑框图。

参考图1，存储器地址测试电路100设置在存储器1中，包括第一锁存器10，输入端连接行地址锁存器11的输入端，使能端连接行选通信号RAS，输出端连接第一引脚组12，所述第一引脚组12用于连接处理器2。

第一锁存器10可以与行地址锁存器11完全一致，输入端和使能端的连接方式也可以与行地址锁存器11完全一致，与行地址锁存器11不同的是，第一锁存器10的输出端连接可被处理器2读取的第一引脚组12。

图2是本公开实施例中一种能够应用于图1所示电路的存储器地址测试方法的流程图。

参考图2，存储器地址测试方法200可以包括：

步骤S1，对待测存储器输入地址测试指令，所述地址测试指令用于对所述待测存储器的目标存储单元进行读或写操作，所述地址测试指令至少包括所述目标存储单元的逻辑地址的第一地址信息；

步骤S2，读取所述第一锁存器的输出端以得到第二地址信息；

步骤S3，根据所述第二地址信息以及所述待测存储器的行译码逻辑获取第三地址信息；

步骤S4，记录所述第一地址信息与所述第三地址信息的对应关系。

通过对待测存储器输出用于控制目标存储单元进行读或写操作的地址测试指令，可以在处理器根据地址测试指令中的第一地址信息对存储器输出第二地址信息，行地址锁存器11和第一锁存器10锁存该第二地址信息后，行地址锁存器11将第二地址信息输出给行译码器13，行译码器13将译码后的第三地址信息(物理地址)发送给存储阵列14。

在实际情况中，行地址锁存器11的输出端还可以与刷新控制模块、刷新计数器一同连接信号选通端，然后连接行译码器13，由于该部分内容不涉及本公开实施例的发明点，于图中不进行绘示，仅简要绘示为行地址锁存器11对行译码器13输出信号。

在本公开实施例中，第一地址信息为软件代码中的地址信息，即软件地址代码；第二地址信息为处理器输出的地址信息，通常被称为逻辑地址，在一些实施例中，可以根据第一地址信息加偏移地址得到；第三地址信息为能够在存储器中进行直接寻址的物理地址。由于存储单元的寻址特性，仅根据第三地址信息无法定位到一个存储单元，但是可以定位到该存储单元所在的页(page)、存储库(bank)、存储块(block)以及行(row)，进而，可以通过重复步骤S1～步骤S4，得到待测存储器中每行存储单元的物理地址对应的软件地址代码，便于在后续测试中准确操作某个物理地址的存储单元，或者在一次操作出现问题时，准确定位可能发生问题的存储单元的物理地址。

由于输入端和使能端的连接方式与行地址锁存器11完全一致，处理器2可以通过读取第一锁存器10的输出端读取与软件代码地址(第一地址信息)对应的处理器输出的逻辑地址(第二地址信息)，进而根据存储器通过手册或其他信息渠道提供的行译码逻辑得到实际输入到存储器中的物理地址(第三地址信息)。

按照图2所示实施例的方法使用设置有图1所示实施例的存储器测试电路100的存储器，可以方便地定位软件地址代码与存储器中各存储单元的物理地址之间的映射关系。相比于传统方式使用逻辑分析仪来测试软件地址代码(第一地址信息)与物理地址(第三地址信息)之间的映射关系，本公开实施例通过对存储器1设置存储器地址测试电路100，可以提供友好的用户可得性，便于使用各类处理器、各类操作系统、各类编程语言的存储器使用者高效定位各存储单元的物理地址，有效提高存储器测试效率、代码调试效率。

在另一些实施例中，存在定位存储单元列物理地址的需求，为此，本公开另一个实施例中在存储器地址测试电路100中还设置了第二锁存器。

图3是本公开另一个实施例中存储器地址测试电路的逻辑框图。

参考图3，在一个实施例中，存储器地址测试电路100还可以包括第二锁存器20，输入端连接列地址锁存器15的输入端，使能端连接列选通信号CAS，输出端连接第二引脚组16，所述第一引脚组16用于连接处理器2。

图4是本公开实施例中一种能够应用于图3所示电路的存储器地址测试方法的流程图。

参考图4，在地址测试指令用于对目标存储单元进行写操作时，地址测试指令包括本次写入的第一数据信息，存储器地址测试方法400可以包括：

步骤S5，读取所述第二锁存器的输出端以得到第二数据信息；

步骤S6，根据所述第二数据信息以及所述待测存储器的列译码逻辑获取第三数据信息；

步骤S7，记录所述第一数据信息与所述第三数据信息的对应关系。

为了定位存储单元列地址，需要对存储单元写入数据。在本公开实施例中，在软件端对处理器2输入写入数据(第一数据信息)，处理器2将第一数据信息转换为第二数据信息进行输出，该第二数据信息同时被列地址锁存器15和第二锁存器20锁存，列地址锁存器15将该第二数据信息输出到列译码器17，列译码器17将第二数据信息译码为第三数据信息后，通过输入/输出缓冲器与读出放大器18将第三数据信息发送给存储阵列14。第三数据信息与被第三地址信息选中的一行存储阵列配合，对目标存储单元写入数据。

处理器2通过第二引脚组16读取第二锁存器20的输出端，即可得到处理器2输出的第二数据信息，进而可以根据存储器1的列译码逻辑得到实际输入到存储阵列14的第三数据信息，从而可以准确定位到一个目标存储单元对应的第三数据信息，进而记录一个目标存储单元的第三数据信息对应的第一数据信息，确定目标存储单元与写入或读取的数据之间的对应关系。

进一步地，还可以确定目标存储单元对应的第一地址信息与第一数据信息，根据所述目标存储单元的所述第一地址信息与所述第一数据信息确定所述目标存储单元对应的操作地址与操作数据。

在一些实施例中，为了防止写入数据造成对多个存储单元同时发生作用，可以设置一次仅对一个存储单元进行写入操作。例如，可以将第一数据信息设置为0x01、0x10之类的数值，并读取对应的第三数据信息确定本次操作仅有一个存储单元被改变，以确定保证一次仅改变一个存储单元的存储状态的数据设置方式(需要写入的第一数据信息)。

通过确定该存储单元需要输入的第一地址信息和第一数据信息，可以确定对该存储单元进行操作所需的地址设置方式(操作地址)和数据设置方式(操作数据)，方便后续在确定批量对包括该目标存储单元在内的多个存储单元进行操作时，准确定位到该目标存储单元，或者在后续进行某些数据读写操作出现问题时，准确排查问题涉及的各目标存储单元，便于后续分析问题是存储器制造过程造成的存储单元问题还是软件操作问题。

更进一步地，可以通过执行图4所示的方法通过自动遍历软件代码地址、获取与每个软件代码地址对应的第三地址信息来确定每个软件代码地址对应的存储单元物理地址，自动遍历写入数据(控制第一数据信息每次仅改变一位二进制数)，并获取每个写入数据对应的第三数据信息，来确定存储器中每个存储单元对应的操作地址和操作数据，以便对待测存储器的每个存储单元进行测试。

本公开实施例通过在存储器中设置与行地址锁存器和列地址锁存器并联的锁存器，并在输出读写控制信号(地址测试指令)后通过处理器读取该锁存器的读数，能够自动统计处理器逻辑地址与存储器物理地址之间的映射关系，进而自动确定逻辑操作与存储单元之间的对应关系，解决相关技术中难以确定软件系统的逻辑地址与存储单元的物理地址之间的映射关系的问题。

在上述实施例中，将第一锁存器和第二锁存器分别与行地址锁存器和列地址锁存器并联，可以使用较少的连线实现获取物理地址的功能，但是上述实施例需要存储器厂商提供行译码逻辑和列译码逻辑，在行译码逻辑和列译码逻辑不可得或不方便提供时，上述实施例存在难以实现的问题。

在本公开的又一实施例中，提供另一种存储器地址测试电路，相比上述实施例，需要增加布线面积，但是能够一次性得到物理地址信息。

图5是本公开实施例提供的另一种存储器地址测试电路的逻辑框图。

参考图5，存储器地址测试电路500设置在存储器1中，包括第三锁存器30，输入端连接行译码器13的输出端，使能端连接行选通信号，输出端连接第一引脚组12，所述第一引脚组12用于连接处理器2。

第三锁存器30可以为由多个锁存器构成的锁存器组件，内部独立锁存器的数量与行译码器13的输出端数量相同。

图6是本公开实施例中一种能够应用于图5所示电路的存储器地址测试方法的流程图。

参考图6，存储器地址测试方法600可以包括：

步骤S61，对待测存储器输入地址测试指令，所述地址测试指令用于对所述待测存储器的目标存储单元进行读或写操作，所述地址测试指令至少包括所述目标存储单元的逻辑地址的第一地址信息；

步骤S62，读取所述第三锁存器的输出端以得到第三地址信息；

步骤S63，记录所述第一地址信息与所述第三地址信息的对应关系。

与图1和图2所示实施例不同，在图5和图6所示实施例中，由于第三锁存器30直接锁存行译码器13的输出信号，因此可以直接得到与第一地址信息对应的第三地址信息(物理地址)，无需转换。

同理，对于定位存储单元列物理地址的需求，可以通过如下实施例实现。

图7是本公开另一个实施例中存储器地址测试电路的逻辑框图。

参考图7，在一个实施例中，存储器地址测试电路500还可以包括第四锁存器40，输入端连接列译码器17的输出端，使能端连接列选通信号，输出端连接第二引脚组16，所述第一引脚组16用于连接处理器2。

此时，当地址测试指令用于对所述目标存储单元进行写操作时，所述地址测试指令包括本次写入的第一数据信息时，方法600还可以包括读取所述第四锁存器的输出端以得到第三数据信息，记录所述第一数据信息与所述第三数据信息的对应关系。

由于第四锁存器40直接锁存列译码器17的输出信号，因此可以直接得到与第一数据信息对应的第三数据信息，无需转换。

通过图7提供的电路，可以迅速确定目标存储单元对应的第一地址信息与第一数据信息，进而根据所述目标存储单元的所述第一地址信息与所述第一数据信息确定所述目标存储单元对应的操作地址与操作数据。

更进一步地，可以进一步确定所述待测存储器中每个存储单元对应的所述操作地址和所述操作数据，以便于对待测存储器中每个存储单元进行测试。

图5～图7所示实施例与图1～图4所示实施例的原理相似，本公开于此不再赘述。可以理解的是，图1、图3、图5、图7所示的特征可以自由组合，进而生成更多实施例，本公开对此不作特殊限制。

图8是本公开一个实施例中提供的存储器的示意图。图8所示存储器800可以包括如图1或图3所示的存储器地址测试电路。

图9是本公开一个实施例中提供的存储器的示意图。图9所示存储器900可以包括如图5或图7所示的存储器地址测试电路。

应当注意，尽管在上文详细描述中提及了用于动作执行的设备的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本公开的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。

在本公开的示例性实施例中，还提供了一种能够实现上述方法的电子设备。

图10是本公开一个实施例提供的电子设备的示意图。参考图10，电子设备1000可以包括：

如图8或图9所示的存储器1001；以及

耦合到所述存储器1001的处理器1002，处理器1002被配置为执行如图2、图4或图6任一项所示的存储器地址测试方法。

电子设备1000既可以为一般用途的电子设备，例如笔记本电脑、台式电脑、超级计算机、平板电脑、手机或其他电子设备，也可以为专门用于测试存储器性能的测试设备。

当电子设备1000为测试设备时，存储器1001可以通过基座或其他灵活连接方式与处理器1002进行连接，进而处理器1002可以通过接收人机交互接口或其他控制方式发送的控制信号，而对应存储器1001的类型(图1、图3、图5、图7)执行对应的存储器地址测试方法，自动确定在当前系统、当前程序语言下，存储器1001中每个存储单元对应的操作地址和操作数据，进而，对每个存储单元进行针对性的测试。

检测存储器1001中的存储器地址测试电路的类型、自动执行存储器地址测试方法的过程也可以由处理器1002自动执行，并将结果反馈到人机交互界面或存储器中，本公开对此不作特殊限制。

由此，使用本公开实施例提供的存储器及应用这些存储器的电子设备，可以高效获取软件代码地址、逻辑地址、物理地址之间的映射关系，为后续程序调试或问题排查提供高效的技术保障，避免相关技术进行相同操作导致的低效率和高成本。

本公开实施例的附图仅是根据本发明示例性实施例的方法所包括的处理的示意性说明，而不是限制目的。易于理解，上述附图所示的处理并不表明或限制这些处理的时间顺序。另外，也易于理解，这些处理可以是例如在多个模块中同步或异步执行的。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求指出。

Claims (15)

1.一种存储器地址测试电路，其特征在于，设置在存储器中，包括：

第一锁存器，输入端连接行地址锁存器的输入端，使能端连接行选通信号，输出端连接第一引脚组，所述第一引脚组用于连接处理器。

2.如权利要求2所述的存储器地址测试电路，其特征在于，还包括：

第二锁存器，输入端连接列地址锁存器的输入端，使能端连接列选通信号，输入端连接第二引脚组，所述第二引脚组用于连接处理器。

3.一种存储器地址测试电路，其特征在于，设置在存储器中，包括：

第三锁存器，输入端连接行译码器的输出端，使能端连接行选通信号，输出端连接第一引脚组，所述第一引脚组用于连接处理器。

4.如权利要求3所述的存储器地址测试电路，其特征在于，还包括：

第四锁存器，输入端连接列译码器的输出端，使能端连接列选通信号，输入端连接第二引脚组，所述第二引脚组用于连接处理器。

5.一种存储器地址测试方法，其特征在于，应用于存储器地址测试电路，所述存储器地址测试电路设置在待测存储器内，包括第一锁存器，所述第一锁存器的输入端连接所述待测存储器的行译码器的输入端，所述方法包括：

对待测存储器输入地址测试指令，所述地址测试指令用于对所述待测存储器的目标存储单元进行读或写操作，所述地址测试指令至少包括所述目标存储单元的逻辑地址的第一地址信息；

读取所述第一锁存器的输出端以得到第二地址信息；

根据所述第二地址信息以及所述待测存储器的行译码逻辑获取第三地址信息；

记录所述第一地址信息与所述第三地址信息的对应关系。

6.如权利要求5所述的存储器地址测试方法，其特征在于，所述存储器地址测试电路还包括第二锁存器，所述第二锁存器的输入端连接所述待测存储器的列译码器的输入端，在所述地址测试指令用于对所述目标存储单元进行写操作时，所述地址测试指令包括本次写入的第一数据信息，所述方法还包括：

读取所述第二锁存器的输出端以得到第二数据信息；

根据所述第二数据信息以及所述待测存储器的列译码逻辑获取第三数据信息；

记录所述第一数据信息与所述第三数据信息的对应关系。

7.如权利要求6所述的存储器地址测试方法，其特征在于，还包括：

确定目标存储单元对应的第一地址信息与第一数据信息；

根据所述目标存储单元的所述第一地址信息与所述第一数据信息确定所述目标存储单元对应的操作地址与操作数据。

8.如权利要求7所述的存储器地址测试方法，其特征在于，还包括：

确定所述待测存储器中每个存储单元对应的所述操作地址和所述操作数据。

9.一种存储器地址测试方法，其特征在于，应用于存储器地址测试电路，所述存储器地址测试电路设置在待测存储器内，包括第三锁存器，所述第三锁存器的输入端连接所述待测存储器的行译码器的输出端，所述方法包括：

对待测存储器输入地址测试指令，所述地址测试指令用于对所述待测存储器的目标存储单元进行读或写操作，所述地址测试指令至少包括所述目标存储单元的逻辑地址的第一地址信息；

读取所述第三锁存器的输出端以得到第三地址信息；

记录所述第一地址信息与所述第三地址信息的对应关系。

10.如权利要求9所述的存储器地址测试方法，其特征在于，所述存储器地址测试电路还包括第四锁存器，所述第四锁存器的输入端连接所述待测存储器的列译码器的输出端，在所述地址测试指令用于对所述目标存储单元进行写操作时，所述地址测试指令包括本次写入的第一数据信息，所述方法还包括：

读取所述第四锁存器的输出端以得到第三数据信息；

记录所述第一数据信息与所述第三数据信息的对应关系。

11.如权利要求10所述的存储器地址测试方法，其特征在于，还包括：

确定目标存储单元对应的第一地址信息与第一数据信息；

根据所述目标存储单元的所述第一地址信息与所述第一数据信息确定所述目标存储单元对应的操作地址与操作数据。

12.如权利要求11所述的存储器地址测试方法，其特征在于，还包括：

确定所述待测存储器中每个存储单元对应的所述操作地址和所述操作数据。

13.一种存储器，包括如权利要求1或2所述的存储器地址测试电路。

14.一种存储器，包括如权利要求3或4所述的存储器地址测试电路。

15.一种电子设备，其特征在于，包括：

如权利要求13或14所述的存储器；以及

耦合到所述存储器的处理器，所述处理器被配置为执行如权利要求5-8任一项或9-12任一项所述的存储器地址测试方法。

Images