CN112928154A - 三维单片集成器件结构及其制备方法 - Google Patents
三维单片集成器件结构及其制备方法 Download PDFInfo
- Publication number
- CN112928154A CN112928154A CN202110103643.9A CN202110103643A CN112928154A CN 112928154 A CN112928154 A CN 112928154A CN 202110103643 A CN202110103643 A CN 202110103643A CN 112928154 A CN112928154 A CN 112928154A
- Authority
- CN
- China
- Prior art keywords
- layer
- isolation
- electrode structure
- gate
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000002360 preparation method Methods 0.000 title abstract description 6
- 238000002955 isolation Methods 0.000 claims abstract description 160
- 239000003989 dielectric material Substances 0.000 claims abstract description 47
- 239000004065 semiconductor Substances 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 claims abstract description 26
- 239000000463 material Substances 0.000 claims description 46
- 238000000151 deposition Methods 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 10
- 239000012212 insulator Substances 0.000 claims description 6
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 28
- 230000008569 process Effects 0.000 abstract description 18
- 229910052581 Si3N4 Inorganic materials 0.000 description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 14
- 125000006850 spacer group Chemical group 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 6
- 238000000605 extraction Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 229910001092 metal group alloy Inorganic materials 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229920000058 polyacrylate Polymers 0.000 description 2
- 229920002635 polyurethane Polymers 0.000 description 2
- 239000004814 polyurethane Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229920002379 silicone rubber Polymers 0.000 description 2
- 239000004945 silicone rubber Substances 0.000 description 2
- 238000000348 solid-phase epitaxy Methods 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000011295 pitch Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供一种三维单片集成器件结构及其制备方法，三维单片集成器件结构包括：半导体基底，栅氧化层，源极结构，漏极结构，栅极结构以及隔离结构，隔离结构中形成有空气腔。本发明的半导体高速器件及制作方法以及三维单片集成器件结构，在隔离结构中形成空气腔，通过形变介电材料和非形变介电材料形成上述工艺腔，可以有效减少栅源电容和栅漏电容，可以增大器件截止频率。构成三维单片集成器件，作为底层器件层，有利于经受上层器件制作过程种的温度考验而保持性能不发生退化，提高底层器件耐温特性。
Description
技术领域
本发明属于三维集成技术领域，特别是涉及一种三维单片集成器件结构及其制作方法。
背景技术
一直以来，半导体厂商不断缩小沟道尺寸、标准单元高度和间距，以求降低成本和提高性能。然而，这种尺寸缩小变得越来越困难，为了保持系统性能提升、功耗降低和成本优势，必须发展像单片集成这样的三维(3D)集成技术(Monolithic 3D)。
为了实现三维单片集成，必须考虑底层MOSFET(Metal-Oxide-SemiconductorField Effect Transistor，MOSFET)的热稳定性和上层器件的热开销问题。也就是说，底层器件要能经受上层器件制作过程种的温度考验而保持性能不发生退化。因此，下层晶体管需要耐温工艺。
目前，对于纳米尺寸全耗尽绝缘层上硅(Fully-depleted Silicon-on-Insulator)器件，由于栅极侧墙(spacer)的存在，甚至多重Spacer的存在，会导致形成较大的栅源和栅漏电容(Cgs和Cgd)，从而影响器件的截止频率，导致现有技术上述问题难以有效改善。
因此，如何提供一种三维单片集成器件结构及制备方法，以解决现有技术中的上述问题实属必要。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维单片集成器件结构及制作方法，用于解决现有技术中器件截止频率低以及3D结构中空隙难以制造等问题。
为实现上述目的及其他相关目的，本发明提供一种三维单片集成器件结构，所述高速器件结构包括：
半导体基底；
栅氧化层，形成在所述半导体基底上；
源极结构及漏极结构，形成在所述半导体基底上且位于所述栅氧化层两侧，所述源极结构上表面高于所述栅氧化层上表面，所述漏极结构上表面高于所述栅氧化层上表面；
栅极结构，形成在所述栅氧化层表面，且与两侧的所述源极结构和所述漏极结构之间均具有间距，所述栅极结构上表面均高于所述源极结构和所述漏极结构上表面；
隔离结构，至少填充所述栅极结构与两侧的所述源极结构和所述漏极结构之间的区域并延伸至所述源极结构表面和所述漏极结构表面，其中，所述隔离结构中形成有空气腔。
可选地，所述栅极结构的外缘尺寸小于所述栅氧化层的外缘尺寸，所述栅氧化层与两侧的所述源极结构及漏极结构相接触。
可选地，所述半导体基底自下而上依次包括底层硅、中间埋氧层以及顶层硅，以形成全耗尽绝缘层上硅器件。
可选地，所述隔离结构依次包括第一隔离层、第二隔离层、第三隔离层及第四隔离层，所述第一隔离层位于所述栅极结构侧部且与所述源极结构和所述漏极结构之间具有间距，所述第二隔离层位于所述第一隔离层上，所述第三隔离层位于所述第二隔离层上，所述空气腔位于所述第二隔离层和所述第三隔离层之间，所述第四隔离层延伸至所述源极结构和所述漏极结构表面。
可选地，所述空气腔位于所述栅极结构与两侧的所述源极结构和所述漏极结构间的区域。
可选地，所述第二隔离层包括形变介电材料层，所述第三隔离层包括非形变介电材料层。
可选地，所述高速器件结构的截止频率为：
其中，gm为跨导，CM为密勒电容，CM等效为：CM＝Cgd(1+RL)，其中，RL为负载电阻，Cgs和Cgd正比于所述空气腔与所述隔离结构构成的混合介电层的介电常数。
可选地，所述三维单片集成器件结构包括底层器件层，其中，所述半导体基底及形成在其上的所述栅氧化层、所述源极结构、所述漏极结构、所述栅极结构及所述隔离结构构成所述底层器件层。
本发明还提供一种如上述方案中任意一项所述的三维单片集成器件结构的制备方法，所述制备方法包括如下步骤：
提供半导体基底；
在所述半导体基底上制备栅氧化层、源极结构、漏极结构和栅极结构，其中：
所述源极结构和所述漏极结构分别位于所述栅氧化层两侧，且所述源极结构上表面高于所述栅氧化层上表面，所述漏极结构上表面高于所述栅氧化层上表面；
所述栅极结构形成在所述栅氧化层表面，且与两侧的所述源极结构和所述漏极结构之间均具有间距，所述栅极结构上表面均高于所述源极结构和所述漏极结构上表面；
在所述半导体基底上制备隔离结构，所述隔离结构至少填充所述栅极结构与两侧的所述源极结构和所述漏极结构之间的区域并延伸至所述源极结构表面和所述漏极结构表面，其中，所述隔离结构中形成有空气腔。
可选地，形成所述隔离结构的步骤包括：在所述栅极结构的侧部形成第一隔离层，且所述第一隔离层所述源极结构和所述漏极结构之间具有间距；淀积一层形变介电材料层以形成第二隔离层；在所述形变介电材料层上淀积一层非形变介电材料层以形成第三隔离层，其中，所述空气腔形成在所述形变介电材料层与所述形变介电材料层之间；在所述非形变介电材料层上形成第四隔离层，且所述第四隔离层延伸至所述源极结构和所述漏极结构表面。
可选地，淀积所述形变介电材料层之前形成所述第一隔离层的步骤包括：至少于所述源极结构、所述漏极结构、所述栅氧化层及所述栅极结构显露的表面形成第一隔离材料层，采用磷酸对所述第一隔离材料层进行湿法刻蚀，以得到所述第一隔离层。
如上所述，本发明的三维单片集成器件结构及其制备方法，在隔离结构中形成空气腔，通过形变介电材料和非形变介电材料形成上述工艺腔，可以有效减少栅源电容和栅漏电容，可以增大器件截止频率。构成三维单片集成器件，作为底层器件层，有利于经受上层器件制作过程种的温度考验而保持性能不发生退化，提高底层器件耐温特性。
附图说明
图1显示为本发明的三维单片集成器件结构制备的工艺步骤流程图。
图2显示为本发明器件结构制备一示例中形成的半导体基底及第一隔离层的示意图。
图3显示为本发明器件结构制备一示例中形成第二隔离材料层的示意图。
图4显示为本发明器件结构制备一示例中形成第三隔离材料层及空气腔的示意图。
图5显示为本发明器件结构制备一示例中形成第四隔离材料层的示意图。
图6显示为本发明器件结构制备一示例中形成隔离结构的示意图。
图7显示为本发明器件结构制备一示例中形成栅极、源极和漏极的接触电极的示意图。
图8显示为MOS器件的源与漏电容示意图。
图9显示为本发明提供对比例的结构示意图。
元件标号说明
100 半导体基底
101 底层硅
102 中间埋氧层
103 顶层硅
104 栅氧化层
105 源极结构
106 漏极结构
105a、106a LDD掺杂区
107 栅极结构
108 第一隔离层
109 第二隔离材料层
110 第三隔离材料层
111 空气腔
112 第四隔离材料层
113 第四隔离层
114 第三隔离层
115 第二隔离层
116 隔离结构
117 栅极引出电极
118 源极引出电极
119 漏极引出电极
S1～S3 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。另外，本发明中使用的“介于……之间”包括两个端点值。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
如图7所示，并参见图1-6，本发明提供一种三维单片集成器件结构，包括：半导体衬底100、栅氧化层104、源极结构105、漏极结构106、栅极结构107以及隔离结构116。
所述半导体基底100用于在其上制备器件结构，如可以是三维集成器件结构。在一示例中，所述半导体基底100自下而上依次包括底层硅101、中间埋氧层102以及顶层硅103，该示例中，基于上述结构，得到全耗尽绝缘层上硅(Fully-depleted Silicon-on-Insulator)器件。
所述栅氧化层104形成在所述半导体基底100上，其材料包括但不限于氧化层。在一示例中，所述栅氧化层104包括高K介质层(高介电常数介质层)，如HfO2等。在一示例中，所述栅氧化层104的厚度设置为2nm-6nm之间，如，可以是2.5nm、3nm、4nm、5nm。
所述源极结构105及所述漏极结构106形成在所述半导体基底100上且位于所述栅氧化层104两侧，所述源极结构105上表面高于所述栅氧化层上表面，所述漏极结构106上表面高于所述栅氧化层上表面，可选地，所述源极结构105和所述漏极结构106大小尺寸一致。在一示例中，源极结构105和所述漏极结构106的厚度介于50nm-200nm之间，如，可以是80nm、100nm、120nm、150nm。
所述栅极结构107形成在所述栅氧化层104表面，且与两侧的所述源极结构105和所述漏极结构106之间均具有间距，在一优选示例中，两个的间距相等。所述栅极结构107上表面高于所述源极结构105的上表面，所述栅极结构107的上表面也高于所述漏极结构106的上表面。其中，所述栅极结构107与两侧的所述源极结构105和所述漏极结构106之间的间距并于后续基于本发明的方案形成空气腔，在一示例中，所述间距的尺寸大于20nm，例如，可以介于25-100nm之间，如设置为30nm、40nm、50nm、80nm。可以适用0.2μm的CMOS。
作为示例，所述栅极结构107的外缘尺寸小于所述栅氧化层104的外缘尺寸，所述栅氧化层104与两侧的所述源极结构105及所述漏极结构106相接触。其中，所述栅极结构107的外缘尺寸小于所述栅氧化层104的外缘尺寸是指，所述栅极结构107形成在所述栅氧化层104的表面，且显露部分所述栅氧化层104的上表面，在一示例中，所述栅极结构107外缘外对应的所述栅氧化层104尺寸一致，且所述栅氧化层104与两侧的所述源极结构105及所述漏极结构106相贴合，即，所述栅极结构107与两侧的所述源极结构105和漏极结构106之间的间距相等。使得后续形成的空气腔与下方半导体基底之间至少相隔所述栅氧化层。
所述隔离结构116至少填充所述栅极结构107与两侧的所述源极结构105和所述漏极结构106之间的区域并延伸至所述源极结构105表面和所述漏极结构106表面，其中，所述隔离结构116中形成有空气腔111。所述空气腔111的形成可以改变原有隔离结构的介电常数，从而可以改变栅源电容(Cgs)和栅漏电容(Cgd)。在一示例中，所述隔离结构116的材料选择为氮化硅，在所述隔离结构116中形成所述空气腔111之后，所述空气腔111与氮化硅的混合介电层可以有效减小Cgs和Cgd，还可以进一步有利于器件应力释放。
作为示例，所述隔离结构110依次包括第一隔离层108、第二隔离层115、第三隔离层114及第四隔离层113。其中，所述第一隔离层108位于所述栅极结构107侧部表面且与所述源极结构105和所述漏极结构106之间具有间距。
另外，所述第二隔离层115位于所述第一隔离层108上，所述第三隔离层114位于所述第二隔离层115上，所述空气腔111位于所述第二隔离层115和所述第三隔离层114之间。在一示例中，所述第二隔离层115和所述第三隔离层114两层包围形成位于二者之间的所述空气腔111。在一可选示例中，所述第二隔离层115形成在所述第一隔离层108表面，并延伸形成在所述栅氧化层104表面，且延伸形成在两侧的所述源极结构105和所述漏极结构106靠近所述栅极结构107的侧壁表面。可选地，形成的所述空气腔111对应位于所述栅极结构107与两侧的源极结构和漏极结构之间的间距对应的区域。在一示例中，形成所述第一隔离层108之后，所述第一隔离层108与两侧源极结构105和漏极结构106之间的距离大于10nm，以利于基于所述第二隔离层形成所述空气腔，这一距离可以是15nm、20nm、50nm、80nm，在另一示例中，这一距离设置为小于100nm。
另外，所述第四隔离层113延伸至所述源极结构105和所述漏极结构106表面，且显露部分所述源极结构105的上表面和所述漏极结构106的上表面，以利于制备引出电极。
作为示例，所述第二隔离层115包括形变介电材料层，所述第三隔离层114包括非形变介电材料层，从而基于所述形变介电材料层和所述非形变介电材料层形成所述空气腔111。在一示例中，选择所述形变介电材料的介电常数小于所述第三隔离层114的介电常数。在一另一示例中，所述形变介电材料的介电常数均小于所述第三隔离层114、所述第一隔离层108和所述第四隔离层113的介电常数，其中，所述第三隔离层114、所述第一隔离层108和所述第四隔离层113的介电常数可以均相等，也可以任意两者相等，还可以均不相等。
在一可选示例中，所述形变介电材料层的材料可以为聚丙烯酸酯、硅橡胶和聚氨酯，所述非形变介电材料选择为氮化硅，当并不局限与上述选择。作为示例，所述第一隔离层108的材料包括但不限于氮化硅，所述第四隔离层113的材料包括但不限于氮化硅。在一示例中，所述形变介电材料的厚度小于10nm，如可以是1nm、2nm、5nm、6nm、8nm，所述非形变介电材料的厚度大于20nm，如可以是25nm、30nm、35nm、40nm、50nm。
作为示例，基于本发明的设计，根据晶体管小信号特性，所述高速器件结构的截止频率为：
其中，gm为跨导，CM为密勒电容，CM等效为：CM＝Cgd(1+RL)，其中，RL为负载电阻，Cgs和Cgd正比于所述空气腔111与所述隔离结构113构成的混合介电层的介电常数，从而可以有效减小Cgs和Cgd，可以进一步增大截止频率，比普通器件可以实现设计更高频电路，提高了频率，可以做超高速电路。此外，还可以通过增大gm的方式来器件的截止频率。其中，图8显示了MOS器件的源与漏电容示意图，其中201和202分别代表Cgs和Cgd，203表示源漏电容Cds。
在一示例中，本发明的所述三维单片集成器件结构包括底层器件层，所述半导体基底及形成在其上的所述栅氧化层、所述源极结构、所述漏极结构、所述栅极结构及所述隔离结构构成所述底层器件层。通过本发明基于空气腔的高速器件结构，有利于底层器件经受上层器件制作过程种的温度考验而保持性能不发生退化，可以基于所述形变介电材料层及所述空腔改善器件的耐热特性，有利于提高下层晶体管需要耐温特性。
另外，如图1所示，本发明还提供一种如上述方案中任意一项所述的三维单片集成器件结构的制备方法，所述制备方法包括如下步骤：
S1，提供半导体基底；
S2，在所述半导体基底上制备栅氧化层、源极结构、漏极结构和栅极结构，其中：
所述源极结构和所述漏极结构分别位于所述栅氧化层两侧，且所述源极结构上表面高于所述栅氧化层上表面，所述漏极结构上表面高于所述栅氧化层上表面；
所述栅极结构形成在所述栅氧化层表面，且与两侧的所述源极结构和所述漏极结构之间均具有间距，所述栅极结构上表面均高于所述源极结构和所述漏极结构上表面；
S3，在所述半导体基底上制备隔离结构，所述隔离结构至少填充所述栅极结构与两侧的所述源极结构和所述漏极结构之间的区域并延伸至所述源极结构表面和所述漏极结构表面，其中，所述隔离结构中形成有空气腔。
下面将结合附图详细说明本发明的三维单片集成器件结构的制备方法，其中，需要说明的是，上述顺序并不严格代表本发明所保护的三维单片集成器件结构的制备方法的制备顺序，本领域技术人员可以依据实际工艺进行步骤顺序之间的改变。其中，图1仅示出了本发明一种示例中的三维单片集成器件结构的制备方法的制备步骤。
首先，如图1中的S1和S2及图2所示，提供半导体基底100；在所述半导体基底上制备栅氧化层104、源极结构105、漏极结构106和栅极结构107，其中：
所述源极结构105和所述漏极结构106分别位于所述栅氧化层104两侧，且所述源极结构105上表面高于所述栅氧化层上表面，所述漏极结构106上表面高于所述栅氧化层上表面；所述栅极结构107形成在所述栅氧化层104表面，且与两侧的所述源极结构105和所述漏极结构106之间均具有间距，所述栅极结构107上表面均高于所述源极结构105和所述漏极结构106上表面。
在一示例中，提供一种栅氧化层104、源极结构105、漏极结构106和栅极结构107的形成方式，可以是：在所述半导体基底100上形成栅氧化层材料层和栅极结构材料层，其中，所述栅氧化层材料层的形成方式包括但不限于热氧化法或原子层沉积法，并接着形成掩模，如，淀积氮化硅(SiN)和正硅酸乙酯(TEOS)作为掩模，同时，刻蚀掉源极区域和漏极区域对应的栅氧化层材料层、栅极结构材料层和掩模材料，如此时可以同时刻蚀形成需要的栅极结构和栅氧化层结构，接着，固相外延源和漏区，形成源极结构和漏极结构，同时采用离子注入并退火形成低掺杂源漏(Lightly-doped Source/Drain，LDD)，即所述LDD掺杂区105a、106a。当然，所述栅氧化层104、源极结构105、漏极结构106和栅极结构107也可以采用其他现有工艺制备。
作为示例，当所述隔离结构116包括所述第一隔离层108、所述第二隔离层115、所述第三隔离层114以及所述第四隔离层113时，该示例提供一种形成隔离结构方法，具体包括：
首先，如图2所示，在所述栅极结构107的侧部形成第一隔离层108，且所述第一隔离层108所述源极结构105和所述漏极结构106之间具有间距；作为示例，形成所述第一隔离层108的步骤包括：至少于所述源极结构105、所述漏极结构106、所述栅氧化层104及所述栅极结构107显露的表面形成第一隔离材料层(图中未示出)，即在器件表面淀积一层连续的隔离材料层，然后，采用磷酸对所述第一隔离材料层进行湿法刻蚀，去除不需要的第一隔离材料层，得到所述第一隔离层108，可以实现快速去除隔离材料，不带来污染，防止对氧化硅造成损伤，可选地，随后利用氢氟酸对所述第一隔离层进行湿法刻蚀，基于上述工艺，可以为形变介电材料层的形成提供界面基础，以利于空气腔的形成，且与现有工艺兼容。在另一示例中，还可以是先采用干法刻蚀工艺刻蚀所述第一隔离材料层在采用后续的酸洗工艺。可选地，所述第一隔离材料层的厚度可以设计较厚，覆盖填充满所述栅极结构与两侧的所述源极结构和漏极结构之间的间隙，再通过后续的刻蚀工艺得到所述第一隔离层108。
接着，如图3所示，形成所述第一隔离层108之后淀积第二隔离材料层109，在一示例中，所述第一隔离材料层109覆盖所述源极结构、所述漏极结构表面，还延伸覆盖所述栅极结构显露的所述栅氧化层104。在一示例中，所述第二隔离材料层109为一层形变介电材料层，例如，所述形变介电材料层的材料可以为聚丙烯酸酯、硅橡胶和聚氨酯，当然，所述形变介电材料也可以选择为正硅酸乙酯，并不局限于此。
然后，如图4所示，形成所述第二隔离材料层109之后，在所述第二隔离材料层109上淀积一层第三隔离材料层110，基于所述第三隔离材料层110和所述第二隔离材料层109在所述第二隔离材料层109凹下至所述栅氧化层104的位置形成所述空气腔111。在一示例中，所述第三隔离材料层110为一层非形变介电材料，例如，所述非形变介电材料为氮化硅。所述形变材料与非形变材料遇到不平整的栅与源漏间隙形成所述空气腔，采用ALD工艺形成所述形变介电材料及所述非形变介电材料，在一示例中，所述形变介电材料的厚度小于10nm，如可以是1nm、2nm、5nm、6nm、8nm，所述非形变介电材料的厚度大于20nm，如可以是25nm、30nm、35nm、40nm、50nm。源极结构105和所述漏极结构106的厚度介于50nm-200nm之间，如，可以是80nm、100nm、120nm、150nm。所述栅氧化层104的厚度设置为2nm-6nm之间，如，可以是2.5nm、3nm、4nm、5nm。形成所述第一隔离层108之后，所述第一隔离层108与两侧源极结构105和漏极结构106之间的距离大于10nm，以利于基于所述第二隔离层形成所述空气腔，这一距离可以是15nm、20nm、50nm、80nm，在另一示例中，这一距离设置为小于100nm。有利于得到有效的所述空气腔。
接着，如图5所示，在所述第三隔离材料层110上淀积第四隔离材料层112。
最后，如图6所示，刻蚀所述第四隔离材料层112、所述第三隔离材料层110、所述第二隔离材料层109以形成所述第二隔离层115、所述第三隔离层114、所述第四隔离层113。
在一可选示例中，还可以是形成形变介电材料层之前形成源漏硅化物，高掺杂注入并形成硅化物，从而刻蚀后形成所述第二隔离层和第三隔离层延伸至所述源极结构和漏极结构表面一部分，上述隔离用作各金属合金接触的隔离。源漏金属引出，在之后BEOL后段工艺形成。在一示例中，所述第二隔离材料层和所述第三隔离材料层可以基于磷酸去除。
另外，如图7所示，还包括形成栅极引出电极117、源极引出电极118以及漏极引出电极119的步骤，其中，具体形成工艺可以是：淀积所述第四隔离材料层之后，覆盖光刻胶，曝光栅、源和漏接触区，去除光刻胶，刻蚀隔离层，形成上述各个接触电极。
需要说明的是，本发明属于3D单片集成，3D制造中，后序工艺会对前序工艺造成影响，其空隙的制造比2D更困难，而基于本发明的方案设计，可以通过形变介电材料和非形变介电材料在隔离结构中形成空气腔，从而基于此有效减少栅源电容和栅漏电容，可以增大器件截止频率。构成的三维单片集成器件，作为底层器件层，有利于经受上层器件制作过程种的温度考验而保持性能不发生退化，提高底层器件耐温特性。
如图9所示，本发明还提供一对比例，该对比例中的半导体器件结构包括：底层硅1，埋氧化层2，硅膜3，栅氧化层4，栅极5，源极6，漏极7，另外，8、9、10分别为Spacer0、Spacer1和Spacer2，即形成了三个侧墙(spacer)。其形成工艺可以是：1)当硅膜生长好后，开始淀积栅堆栈，然后淀积氮化硅(SiN)和正硅酸乙酯(TEOS)作为硅掩模，同时刻蚀掉源和漏区域的栅堆栈、SiN和TEOS；2)淀积氮化硅作为隔离介质0(Spacer0)，再刻蚀处掉源和漏区域，然后固相外延源和漏区，同时采用离子注入并退火形成低掺杂源漏(Lightly-dopedSource/Drain，LDD)；3)淀积氮化硅并利用磷酸选择性刻蚀形成隔离介质层1(Spacer1)，以便不对氧化硅造成损伤，随后利用氢氟酸对Spacer1进行湿法刻蚀；4)淀积氮化硅作为隔离介质层2(Spacer2)，然后刻蚀出源极、漏极和栅极区域用于淀积金属合金接触，高掺杂注入并形成硅化物，Spacer2用作各金属合金接触的隔离。然而，由于多重Spacer的存在，会导致形成较大的栅源和栅漏电容(Cgs和Cgd)。
综上所述，本发明的三维单片集成器件结构及其制备方法，在隔离结构中形成空气腔，通过形变介电材料和非形变介电材料形成上述工艺腔，可以有效减少栅源电容和栅漏电容，可以增大器件截止频率。构成三维单片集成器件，作为底层器件层，有利于经受上层器件制作过程种的温度考验而保持性能不发生退化，提高底层器件耐温特性。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (11)
1.一种三维单片集成器件结构，其特征在于，所述三维单片集成器件结构包括：
半导体基底；
栅氧化层，形成在所述半导体基底上；
源极结构及漏极结构，形成在所述半导体基底上且位于所述栅氧化层两侧，所述源极结构上表面高于所述栅氧化层上表面，所述漏极结构上表面高于所述栅氧化层上表面；
栅极结构，形成在所述栅氧化层表面，且与两侧的所述源极结构和所述漏极结构之间均具有间距，所述栅极结构上表面均高于所述源极结构和所述漏极结构上表面；
隔离结构，至少填充所述栅极结构与两侧的所述源极结构和所述漏极结构之间的区域并延伸至所述源极结构表面和所述漏极结构表面，其中，所述隔离结构中形成有空气腔。
2.根据权利要求1所述的三维单片集成器件结构，其特征在于，所述栅极结构的外缘尺寸小于所述栅氧化层的外缘尺寸，所述栅氧化层与两侧的所述源极结构及漏极结构相接触。
3.根据权利要求1所述的三维单片集成器件结构，其特征在于，所述半导体基底自下而上依次包括底层硅、中间埋氧层以及顶层硅，以形成全耗尽绝缘层上硅器件。
4.根据权利要求1所述的三维单片集成器件结构，其特征在于，所述隔离结构依次包括第一隔离层、第二隔离层、第三隔离层及第四隔离层，其中，所述第一隔离层位于所述栅极结构侧部表面且与所述源极结构和所述漏极结构之间具有间距，所述第二隔离层位于所述第一隔离层上，所述第三隔离层位于所述第二隔离层上，所述空气腔位于所述第二隔离层和所述第三隔离层之间，所述第四隔离层延伸至所述源极结构和所述漏极结构的表面。
5.根据权利要求4所述的三维单片集成器件结构，其特征在于，所述空气腔位于所述栅极结构与两侧的所述源极结构和所述漏极结构之间的区域。
6.根据权利要求4所述的三维单片集成器件结构，其特征在于，所述第二隔离层包括形变介电材料层，所述第三隔离层包括非形变介电材料层。
7.根据权利要求1-6中任意一项所述的三维单片集成器件结构，其特征在于，所述三维单片集成器件结构的截止频率为：
其中，gm为跨导，CM为密勒电容，CM等效为：CM＝Cgd(1+RL)，其中，RL为负载电阻，Cgs和Cgd正比于所述空气腔与所述隔离结构构成的混合介电层的介电常数。
8.根据权利要求7所述三维单片集成器件结构，其特征在于，所述三维单片集成器件结构包括底层器件层，其中，所述半导体基底及形成在其上的所述栅氧化层、所述源极结构、所述漏极结构、所述栅极结构及所述隔离结构构成所述底层器件层。
9.一种如权利要求1-7中任意一项所述的三维单片集成器件结构的制备方法，其特征在于，所述制备方法包括如下步骤：
提供半导体基底；
在所述半导体基底上制备栅氧化层、源极结构、漏极结构和栅极结构，其中：
所述源极结构和所述漏极结构分别位于所述栅氧化层两侧，且所述源极结构上表面高于所述栅氧化层上表面，所述漏极结构上表面高于所述栅氧化层上表面；
所述栅极结构形成在所述栅氧化层表面，且与两侧的所述源极结构和所述漏极结构之间均具有间距，所述栅极结构上表面均高于所述源极结构和所述漏极结构上表面；
在所述半导体基底上制备隔离结构，所述隔离结构至少填充所述栅极结构与两侧的所述源极结构和所述漏极结构之间的区域并延伸至所述源极结构表面和所述漏极结构表面，其中，所述隔离结构中形成有空气腔。
10.根据权利要求9所述的三维单片集成器件结构的制备方法，其特征在于，形成所述隔离结构的步骤包括：在所述栅极结构的侧部形成第一隔离层，且所述第一隔离层所述源极结构和所述漏极结构之间具有间距；淀积一层形变介电材料层以形成第二隔离层；在所述形变介电材料层上淀积一层非形变介电材料层以形成第三隔离层，其中，所述空气腔形成在所述形变介电材料层与所述形变介电材料层之间；在所述非形变介电材料层上形成第四隔离层，且所述第四隔离层延伸至所述源极结构和所述漏极结构表面。
11.根据权利要求10所述的三维单片集成器件结构的制备方法，其特征在于，淀积所述形变介电材料层之前形成所述第一隔离层的步骤包括：至少于所述源极结构、所述漏极结构、所述栅氧化层及所述栅极结构显露的表面形成第一隔离材料层，采用磷酸对所述第一隔离材料层进行湿法刻蚀，以得到所述第一隔离层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110103643.9A CN112928154B (zh) | 2021-01-26 | 2021-01-26 | 三维单片集成器件结构及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110103643.9A CN112928154B (zh) | 2021-01-26 | 2021-01-26 | 三维单片集成器件结构及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112928154A true CN112928154A (zh) | 2021-06-08 |
| CN112928154B CN112928154B (zh) | 2021-11-02 |
Family
ID=76166231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110103643.9A Active CN112928154B (zh) | 2021-01-26 | 2021-01-26 | 三维单片集成器件结构及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112928154B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000056249A (ko) * | 1999-02-18 | 2000-09-15 | 윤종용 | 기생커패시턴스를 줄일 수 있는 전계효과 트랜지스터 및 그 제조방법 |
| KR20010064034A (ko) * | 1999-12-24 | 2001-07-09 | 윤종용 | 돌출 소오스/드레인을 갖는 모스 트랜지스터의 제조방법 |
| US10014370B1 (en) * | 2017-04-19 | 2018-07-03 | Globalfoundries Inc. | Air gap adjacent a bottom source/drain region of vertical transistor device |
| CN109390402A (zh) * | 2017-08-10 | 2019-02-26 | 长鑫存储技术有限公司 | 一种半导体晶体管结构及其制备方法 |
-
2021
- 2021-01-26 CN CN202110103643.9A patent/CN112928154B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000056249A (ko) * | 1999-02-18 | 2000-09-15 | 윤종용 | 기생커패시턴스를 줄일 수 있는 전계효과 트랜지스터 및 그 제조방법 |
| KR20010064034A (ko) * | 1999-12-24 | 2001-07-09 | 윤종용 | 돌출 소오스/드레인을 갖는 모스 트랜지스터의 제조방법 |
| US10014370B1 (en) * | 2017-04-19 | 2018-07-03 | Globalfoundries Inc. | Air gap adjacent a bottom source/drain region of vertical transistor device |
| CN109390402A (zh) * | 2017-08-10 | 2019-02-26 | 长鑫存储技术有限公司 | 一种半导体晶体管结构及其制备方法 |
Non-Patent Citations (1)
| Title |
|---|
| 曾云: "《电子器件基础》", 31 December 2005 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112928154B (zh) | 2021-11-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI478222B (zh) | 半導體裝置 | |
| US9190486B2 (en) | Integrated circuits and methods for fabricating integrated circuits with reduced parasitic capacitance | |
| CN100546047C (zh) | 形成于soi上的平面和多栅极晶体管结构及其制造方法 | |
| US6909151B2 (en) | Nonplanar device with stress incorporation layer and method of fabrication | |
| US20150091089A1 (en) | Air-spacer mos transistor | |
| US8497198B2 (en) | Semiconductor process | |
| WO2013089831A1 (en) | Method and structure for forming etsoi capacitors, diodes, resistors and back gate contacts | |
| US11728411B2 (en) | Stacked gate spacers | |
| KR102332872B1 (ko) | 데이터 보존이 향상된 메모리 디바이스 | |
| US20240321954A1 (en) | Semiconductor device with air-void in spacer | |
| CN106960875B (zh) | 半导体装置及其制造方法 | |
| US20160086952A1 (en) | Preventing epi damage for cap nitride strip scheme in a fin-shaped field effect transistor (finfet) device | |
| CN113782441A (zh) | FinFET的制造方法 | |
| JPH0799310A (ja) | 電界効果型トランジスタとその製造方法 | |
| US10748814B2 (en) | Fabrication method of semiconductor device by removing sacrificial layer on gate structures | |
| CN112928154B (zh) | 三维单片集成器件结构及其制备方法 | |
| CN113764505A (zh) | 半导体结构及其形成方法 | |
| CN111384160A (zh) | 场效应晶体管的制作方法、场效应晶体管及栅极结构 | |
| CN108735804B (zh) | 晶体管及其制作方法 | |
| CN118553685A (zh) | 半导体结构的形成方法 | |
| CN117810226A (zh) | 半导体结构及其形成方法 | |
| CN117374076A (zh) | 3ds fet及其制造方法 | |
| CN118782629A (zh) | 半导体结构及其形成方法 | |
| CN103681335B (zh) | 半导体器件制造方法 | |
| CN115440818A (zh) | 半导体结构及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |