CN112908972A - 封装结构及其形成方法 - Google Patents

封装结构及其形成方法 Download PDF

Info

Publication number
CN112908972A
CN112908972A CN202110026007.0A CN202110026007A CN112908972A CN 112908972 A CN112908972 A CN 112908972A CN 202110026007 A CN202110026007 A CN 202110026007A CN 112908972 A CN112908972 A CN 112908972A
Authority
CN
China
Prior art keywords
substrate
layer
package structure
conductive
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110026007.0A
Other languages
English (en)
Inventor
黄文宏
杨文杰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Priority to CN202110026007.0A priority Critical patent/CN112908972A/zh
Publication of CN112908972A publication Critical patent/CN112908972A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Combinations Of Printed Boards (AREA)

Abstract

本发明的实施例提供了一种封装结构，其特征在于，包括：线路层，具有第一面以及与所述第一面相背设置的第二面；第一基板和第二基板，设置于所述第一面上，所述第一基板和所述第二基板的厚度不同。本发明的实施例还提供了形成封装结构的方法，以提高封装结构的良率。

Description

封装结构及其形成方法
技术领域
本发明的实施例涉及封装结构及其形成方法。
背景技术
随着高阶产品需求越来越复杂，所以目前使用异质整合技术来整合不同的芯片。为了满足所有不同类型的芯片，基板的设计更为复杂，且单元尺寸越来越大，这样的设计随着整合的芯片更多元，终究会有基板的设计无法负荷的时候。不同属性功能的基板，借由重组技术组装成为大尺寸的基板，会产生需要对深浅不同的盲孔进行雷钻的问题。不同基板的厚度不同，无法使用单一方法进行雷钻，若采用分区作业的形式则会因为每小时产量(units per hour，UPH)过低，无法达到量产规模。目前对于基板异质整合的技术还需要开发。
发明内容
针对相关技术中存在的问题，本发明的目的在于提供一种封装结构及其形成方法，以提高封装结构的良率。
为实现上述目的，本发明提供了一种封装结构，包括：线路层，具有第一面以及与所述第一面相背设置的第二面；第一基板和第二基板，设置于所述第一面上，所述第一基板和所述第二基板的厚度不同。
在一些实施例中，封装结构还包括：第一封装层，包覆所述第一基板和所述第二基板；第一导电柱，穿过所述第一封装层连接至所述第一基板；第二导电柱，穿过所述第一封装层连接至所述第二基板，所述第一导电柱和所述第一基板的总高度等于所述第二导电柱和所述第二基板的总高度。
在一些实施例中，第一基板和所述第二基板均具有靠近所述线路层的第一侧、以及远离所述线路层的第二侧，所述第二侧的输入/输出数小于所述第一侧的输入/输出数。
在一些实施例中，第一基板与所述第二基板通过粘合层与所述线路层相连並電連接。
在一些实施例中，第一基板和所述第二基板之间的还设置有引线，所述第一基板还通过所述引线电连接至所述第二基板。
本申请的实施例另一方面提供一种形成封装结构的方法，包括：将厚度不同的第一基板和第二基板设置于载体上；使用第一封装层包覆所述第一基板和所述第二基板；将所述载体与所述第一基板、所述第二基板分离，以暴露所述第一基板和所述第二基板的重组基准面；将线路层设置于所述重组基准面上。
在一些实施例中，在将所述第一基板和所述第二基板设置于所述载体上之后，以及在使用所述第一封装层包覆所述第一基板和所述第二基板之前，将第一导电柱和第二导电柱分别设置在所述第一基板和所述第二基板上，所述第一封装层还包覆所述第一导电柱和所述第二导电柱。
在一些实施例中，在使用第一封装层包覆所述第一基板和所述第二基板之后，在所述第一封装层中形成钻孔以暴露所述第一基板和所述第二基板，使用导电材料填充所述钻孔以形成分别连接所述第一基板和所述第二基板的第一导电柱和第二导电柱。
本申请的实施例另一方面提供一种形成封装结构的方法，包括：提供线路层，所述线路层具有第一面以及与所述第一面相背设置的第二面；将厚度不同的第一基板和第二基板设置于所述第一面上；使用第一封装层封装所述第一基板和所述第二基板。
在一些实施例中，形成封装结构的方法还包括：在将使用第一封装层封装之前，将第一芯片和第二芯片设置于所述第二面，使第一封装层还封装所述第一芯片和所述第二芯片。
附图说明
图1至图8示出了根据本申请一些实施例的形成封装结构的过程图。
具体实施方式
为更好的理解本申请实施例的精神，以下结合本申请的部分优选实施例对其作进一步说明。
本申请的实施例将会被详细的描示在下文中。在本申请说明书全文中，将相同或相似的组件以及具有相同或相似的功能的组件通过类似附图标记来表示。在此所描述的有关附图的实施例为说明性质的、图解性质的且用于提供对本申请的基本理解。本申请的实施例不应该被解释为对本申请的限制。
如本文中所使用，术语“大致”、“大体上”、“实质”及“约”用以描述及说明小的变化。当与事件或情形结合使用时，所述术语可指代其中事件或情形精确发生的例子以及其中事件或情形极近似地发生的例子。举例来说，当结合数值使用时，术语可指代小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。举例来说，如果两个数值之间的差值小于或等于所述值的平均值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％)，那么可认为所述两个数值“大体上”相同。
在本说明书中，除非经特别指定或限定之外，相对性的用词例如：“中央的”、“纵向的”、“侧向的”、“前方的”、“后方的”、“右方的”、“左方的”、“内部的”、“外部的”、“较低的”、“较高的”、“水平的”、“垂直的”、“高于”、“低于”、“上方的”、“下方的”、“顶部的”、“底部的”以及其衍生性的用词(例如“水平地”、“向下地”、“向上地”等等)应该解释成引用在讨论中所描述或在附图中所描示的方向。这些相对性的用词仅用于描述上的方便，且并不要求将本申请以特定的方向建构或操作。
另外，有时在本文中以范围格式呈现量、比率和其它数值。应理解，此类范围格式是用于便利及简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值及子范围一般。
再者，为便于描述，“第一”、“第二”、“第三”等等可在本文中用于区分一个图或一系列图的不同组件。“第一”、“第二”、“第三”等等不意欲描述对应组件。
随着智能型行动装置的发展与需求，功能越来越多样，相应地IC整合便凸显重要，为达成Package Size缩小，Power Loss减少的目的，Line Space与Line Pitch亦不断的精细，以利将各种功能的IC整合成一颗小型的Module。
现行基板通常用以连接不同功能的芯片，根据功能相应地具有不同厚度和层数，因此使用单一基板布局将大幅提高基板成本。将基板依照类别分别施作，可简化物料清单(Bill ofMaterial，BOM)表以减少成本，进而模块化基板。然而，当层数或厚度不同的基板想要结合时，现有的做法如下：以厚度大的基板为基础进行雷钻以形成贯穿封装通孔(through molding via，TMV)，这样的话无法有效地露出厚度薄的基板接触焊盘，反之若是以薄的基板为基础，则厚度大的基板则会有扩孔甚至穿孔的问题。除了成本高之外，导电物质填充通孔的电性相对不易控制。后来设想利用导电柱进行高度统一后再统一形成TMV的方法(或是先做导电柱后封装再研磨)，用以克服上述问题，但因基板的面对于芯片的一侧为高输入输出(IO)数设计，这种方法的成本还是很高。
为了改善上述问题，本发明提出以基板的面对于芯片的面为重组基准面(共平面)，于该基准面上施作线路层(RDL)再形成芯片，相较上述方案，可有效解决面对于芯片的面高低不均的问题。免除大量施作TMV或植入导电柱，降低了成本并且提升了良率。此外还可缩短芯片至芯片间的传输路径以改善电性。
下面将结合附图，对本申请的封装结构及其形成方法作进一步阐述。
参照图1A和图1B，在一些实施例中，提供第一基板10和第二基板20，第一基板10和第二基板20的厚度不同。
参照图2A和图2B，在一些实施例中，在第一基板10和第二基板20上分别设置第一导电柱101和第二导电柱201。第一导电柱101和第二导电柱201可以包括铜。本发明的结构中使用厚度增大的铜柱，第一导电柱101和第二导电柱201的直径可以是40um～60um。
参见图3，在一些实施例中，将第一基板10和第二基板20设置于载体30上。其中，第一基板10和第二基板20的第一主动面(有源面)102、第二主动面202接触载体30。第一主动面102和第二主动面202齐平并形成重组基准面。
参见图4，使用第一封装层40包覆第一基板10、第二基板20、第一导电柱101以及第二导电柱201。第一封装层40可以与第一导电柱101和第二导电柱201齐平(未示出)，也可以如图所示高出第一导电柱101和第二导电柱201，并在后续作研磨处理(如图8所示)。
参见图5，在一些实施例中，将载体30去除，以暴露第一基板10和第二基板20的第一主动面102、第二主动面202，在第一主动面102和第二主动面202上分别形成第一焊盘501和第二焊盘502，引线503将第一焊盘501连接至第二焊盘502。
参见图6，在一些实施例中，在第一主动面102、第二主动面202上形成线路层60，粘合层60设置在第一主动面102、第二主动面202与线路层60之间。线路层60的第一面601接触粘合层。在线路层60的第二面602上连接第一芯片610和第二芯片620。本发明的结构芯片到基板透过扇出线路层，可以缩短讯号传递距离，因此可以提高导电性。
参见图7，在一些实施例中，使用第二封装层70包封第一芯片610和第二芯片620。
参见图8，在一些实施例中，去除部分的第一封装层40(例如，使用研磨工艺)，以暴露第一导电柱101以及第二导电柱201，并在第一导电柱101以及第二导电柱201上形成焊料80。本发明的实施例使用导电柱和研磨工艺统一基板的厚度，使得多个基板的主动面齐平以形成重组基准面。本发明的结构，第一导电柱101以及第二导电柱201除了具有整平导通的功能，还可以为第一基板10和第二基板20散热。
需要说明的是，线路层的形成需要平整面，本申请的重组基准面完全符合该需要。由于基板与芯片仍有一定的差距，借由线路层60扇出可以有效地连接基板与芯片。在一些实施例中，第一芯片610和第二芯片620可能需要高速的串扰，此时线路层60可以扮演主要连接通路，而不需通过基板线路层。
第一基板10和第二基板20在焊料80(可以是焊球)一侧的电性要求较低、焊盘之间的间距(Pitch)大、输入输出数少，故可考虑使用TMV或是研磨金属导电柱等方式完成。此外，由于本案的实施例使用后芯片制程，也提供了较好的制程良率。
在一些实施例中，也可以先形成线路层60，再将各个基板(需考虑基板的尺寸)形成在线路层60上，以利简化制程。
本发明利用铜柱垫高较低的基板，使所有不同类型的基板的厚度一致，避免产生重组后因厚度差所导致的雷钻出深浅不同的盲孔问题。本发明目的在使异质基板整合后雷钻的良率大于95％。本发明可以整合多样性的基板，不再受限于两种类型以下的芯片。
本发明的实施例提供了一种封装结构100，包括：具有第一面601以及与所述第一面601相背设置的第二面602的线路层60；设置于第一面601上的第一基板10和第二基板20，第一基板10和第二基板20的厚度不同。第一基板10极耳第二基板20的远离线路层60的面的高度不同。在一些实施例中，封装结构100还包括：第一封装层40，包覆第一基板10和第二基板20；第一导电柱101，穿过第一封装层40连接至第一基板10；第二导电柱201，穿过第一封装层40连接至第二基板20，第一导电柱101和第一基板10的总高度等于第二导电柱201和第二基板20的总高度。在一些实施例中，第一基板10和第二基板20均具有靠近线路层60的第一侧、以及远离线路层60的第二侧，第二侧的输入/输出数小于第一侧的输入/输出数。在一些实施例中，第一基板10与第二基板20通过粘合层62与线路层60相连並電連接。在一些实施例中，第一基板10和第二基板20之间的还设置有引线503，第一基板10还通过引线503电连接至第二基板20。在其他的实施例中，不包括引线503。在包括引线503和不包括引线503的实施例中，第一基板10均可通过线路层60电连接至第二基板20。
本申请的实施例另一方面提供一种形成封装结构100的方法，包括：将厚度不同的第一基板10和第二基板20设置于载体30上；使用第一封装层40包覆第一基板10和第二基板20；将载体30与第一基板10、第二基板20分离，以暴露第一基板10和第二基板20的由第一主动面102和第二主动面202形成的重组基准面；将线路层60设置于重组基准面上。在实施例中，直接在粘合层62上制作线路形成线路层60；或者使用锡球将线路层60与第一基板10、第二基板20接合；或者透过粘合层62钻孔连接线路层60和第一基板10、第二基板20。在一些实施例中，在将第一基板10和第二基板20设置于载体30上之后，以及在使用第一封装层40包覆第一基板10和第二基板20之前，将第一导电柱101和第二导电柱201分别设置在第一基板10和第二基板20上，第一封装层40还包覆第一导电柱101和第二导电柱201。在一些实施例中，在使用第一封装层40包覆第一基板10和第二基板20之后，在第一封装层40中形成钻孔以暴露第一基板10和第二基板20，使用导电材料填充钻孔以形成分别连接第一基板10和第二基板20的第一导电柱101和第二导电柱201。这是因为第一基板10和第二基板20的远离载体30的面的输入输出数少，因此使用钻孔的方式形成导电柱也不会对器件的良率构成破坏。
本申请的实施例另一方面提供一种形成封装结构的方法，包括：提供线路层60，线路层60具有第一面601以及与第一面601相背设置的第二面602；将厚度不同的第一基板10和第二基板20设置于第一面601上，其中，第一基板10和第二基板20的第一主动面102和第二主动面202与线路层60相邻；使用第一封装层40封装第一基板10和第二基板20。在一些实施例中，形成封装结构的方法还包括：在将使用第一封装层40封装之前，将第一芯片610和第二芯片620设置于第二面602，使第一封装层40还封装第一芯片610和第二芯片620。也就是说，在线路层60的两侧分别形成基板和芯片后，再一次性地进行封装。在实施例中，封装层40还包覆线路层60的侧面。在实施例中，线路层60中具有贯穿线路层60的通道，使得第一封装层40可以借由该通道填充到线路层60的第一面601和第二面602。在实施例中，可以在使用第一封装层40封装第一基板10和第二基板20后，再将第一芯片610和第二芯片620设置于第二面602，然后使用第二封装层70包覆第一芯片610和第二芯片620。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种封装结构，其特征在于，包括：
线路层，具有第一面以及与所述第一面相背设置的第二面；
第一基板和第二基板，设置于所述第一面上，所述第一基板和所述第二基板的厚度不同。
2.根据权利要求1所述的封装结构，其特征在于，还包括：
第一封装层，包覆所述第一基板和所述第二基板；
第一导电柱，穿过所述第一封装层连接至所述第一基板；
第二导电柱，穿过所述第一封装层连接至所述第二基板，
所述第一导电柱和所述第一基板的总高度等于所述第二导电柱和所述第二基板的总高度。
3.根据权利要求1所述的封装结构，其特征在于，
所述第一基板和所述第二基板均具有靠近所述线路层的第一侧、以及远离所述线路层的第二侧，所述第二侧的输入/输出数小于所述第一侧的输入/输出数。
4.根据权利要求1所述的封装结构，其特征在于，所述第一基板与所述第二基板通过粘合层与所述线路层相连並電連接。
5.根据权利要求1所述的封装结构，其特征在于，所述第一基板和所述第二基板之间的还设置有引线，所述第一基板还通过所述引线电连接至所述第二基板。
6.一种形成封装结构的方法，其特征在于，包括：
将厚度不同的第一基板和第二基板设置于载体上；
使用第一封装层包覆所述第一基板和所述第二基板；
将所述载体与所述第一基板、所述第二基板分离，以暴露所述第一基板和所述第二基板的重组基准面；
将线路层设置于所述重组基准面上。
7.根据权利要求6所述的形成封装结构的方法，其特征在于，
在将所述第一基板和所述第二基板设置于所述载体上之后，以及在使用所述第一封装层包覆所述第一基板和所述第二基板之前，将第一导电柱和第二导电柱分别设置在所述第一基板和所述第二基板上，所述第一封装层还包覆所述第一导电柱和所述第二导电柱。
8.根据权利要求6所述的形成封装结构的方法，其特征在于，
在使用第一封装层包覆所述第一基板和所述第二基板之后，在所述第一封装层中形成钻孔以暴露所述第一基板和所述第二基板，使用导电材料填充所述钻孔以形成分别连接所述第一基板和所述第二基板的第一导电柱和第二导电柱。
9.一种形成封装结构的方法，其特征在于，包括：
提供线路层，所述线路层具有第一面以及与所述第一面相背设置的第二面；
将厚度不同的第一基板和第二基板设置于所述第一面上；
使用第一封装层封装所述第一基板和所述第二基板。
10.根据权利要求9所述的形成封装结构的方法，其特征在于，还包括：
在将使用第一封装层封装之前，将第一芯片和第二芯片设置于所述第二面，使所述第一封装层还封装所述第一芯片和所述第二芯片。
CN202110026007.0A 2021-01-08 2021-01-08 封装结构及其形成方法 Pending CN112908972A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110026007.0A CN112908972A (zh) 2021-01-08 2021-01-08 封装结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110026007.0A CN112908972A (zh) 2021-01-08 2021-01-08 封装结构及其形成方法

Publications (1)

Publication Number Publication Date
CN112908972A true CN112908972A (zh) 2021-06-04

Family

ID=76112311

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110026007.0A Pending CN112908972A (zh) 2021-01-08 2021-01-08 封装结构及其形成方法

Country Status (1)

Country Link
CN (1) CN112908972A (zh)

Similar Documents

Publication Publication Date Title
EP2311088B1 (en) Through silicon via bridge interconnect
US8120186B2 (en) Integrated circuit and method
CN104882417B (zh) 集成无源倒装芯片封装
KR20130006260A (ko) 혁신적인 범프-온-트레이스 패키지-온-패키지
US20070249153A1 (en) Chip structure with half-tunneling electrical contact to have one electrical contact formed on inactive side thereof and method for producing the same
CN103681588A (zh) 封装基板及其制法
CN104051354A (zh) 半导体封装件及其制法
CN107749411A (zh) 双面SiP的三维封装结构
CN103229293A (zh) 半导体芯片封装、半导体模块及其制造方法
CN102136434A (zh) 在引线键合的芯片上叠置倒装芯片的方法
EP4024450A1 (en) Stacked chip package and terminal device
CN109801894A (zh) 芯片封装结构和封装方法
CN206259351U (zh) 电子设备
CN102176444A (zh) 高集成度系统级封装结构
US10515883B2 (en) 3D system-level packaging methods and structures
CN103208471B (zh) 多芯片封装体
US11328997B2 (en) Through-core via
CN109983570A (zh) 具有晶片级有源管芯和外部管芯底座的半导体封装
CN100392849C (zh) 封装体及封装体模块
CN112908972A (zh) 封装结构及其形成方法
CN112234035B (zh) 半导体封装结构及其形成方法
KR20010063236A (ko) 적층 패키지와 그 제조 방법
CN102176448A (zh) 扇出系统级封装结构
CN102751203A (zh) 半导体封装结构及其制作方法
CN113939911A (zh) 一种芯片以及集成芯片

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination