CN112881885A - 一种芯片测试方法及系统 - Google Patents
一种芯片测试方法及系统 Download PDFInfo
- Publication number
- CN112881885A CN112881885A CN202110040675.9A CN202110040675A CN112881885A CN 112881885 A CN112881885 A CN 112881885A CN 202110040675 A CN202110040675 A CN 202110040675A CN 112881885 A CN112881885 A CN 112881885A
- Authority
- CN
- China
- Prior art keywords
- chip
- quality grading
- code
- quality
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/01—Subjecting similar articles in turn to test, e.g. "go/no-go" tests in mass production; Testing objects at points as they pass through a testing station
- G01R31/013—Testing passive components
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2801—Testing of printed circuits, backplanes, motherboards, hybrid circuits or carriers for multichip packages [MCP]
- G01R31/2803—Testing of printed circuits, backplanes, motherboards, hybrid circuits or carriers for multichip packages [MCP] by means of functional tests, e.g. logic-circuit-simulation or algorithms therefor
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2896—Testing of IC packages; Test features related to IC packages
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
本发明公开了一种芯片测试方法,包括步骤S1、第一测试机对未封装的第一芯片进行第一功能测试,并同步生成第一芯片的第一质量分级码;步骤S2、依据第一质量分级码对第一芯片进行筛选并将保留的第一芯片封装生成第二芯片;步骤S3、第二测试机对第二芯片进行第二功能测试,并同步生成第二芯片的第二质量分级码。本发明依据封装前的测试结果对芯片进行第一质量分级并生成第一质量分级码,保存封装前测试的记忆性,再依据第一质量分级码中读取封装前的芯片类别按对应级别对芯片进行封装后测试,在测试过程中利用测试的记忆性,可避免对下位芯片执行上位测试,进而避免无效测试过程,有效的提高了测试效率。
Description
技术领域
本发明涉及芯片测试技术领域,具体涉及一种芯片测试方法及系统。
背景技术
芯片,又称微电路(microcircuit)、微芯片(microchip)、集成电路(integratedcircuit),是指内含集成电路的硅片,体积很小,是计算机等电子设备的重要组成部分。由于芯片结构精细、制造工艺复杂、流程繁琐,不可避免地会在生产过程中留下潜在的缺陷,使制造完成的芯片不能达到标准要求,随时可能因为各种原因而出现故障。因此,为了确保芯片质量,通常会对芯片进行测试(包括电学参数测量和功能测试等多个测试项目),以便将良品和不良品分开。
现阶段的芯片测试流程通常为先进行封装前测试,而后再进行封装后测试,如此是为了检测出芯片的封装过程中损坏的部分,虽然此种方式能够提高芯片测试的准确性,然而芯片在部分功能的损坏只会导致其实现用户体验的运行时间延长,并不需要废弃,只需要将其降级应用即可,比如因特尔i7处理器中两个GPU损坏,可以降级为因特尔i5处理器使用,此种器件在封装前测试时已知其无法完全契合i7处理器全部用户体验,因此,封装后测试只需要对芯片进行部分功能项的下位测试,而无需进行全部功能项的上位测试,现有技术中,封装前后均采用所有功能项测试,会导致芯片测试的测试效率的降低。
发明内容
本发明的目的在于提供一种芯片测试方法,以解决现有技术中封装前后均采用所有功能项测试,降低芯片测试效率的降低的技术问题。
为解决上述技术问题,本发明具体提供下述技术方案:
一种芯片测试方法,包括以下步骤:
步骤S1、第一测试机对未封装的第一芯片进行第一功能测试,并同步生成第一芯片的第一质量分级码;
步骤S2、依据第一质量分级码对第一芯片进行筛选并将保留的第一芯片封装生成第二芯片;
步骤S3、第二测试机对第二芯片进行第二功能测试,并同步生成第二芯片的第二质量分级码;
步骤S4、依据第二质量分级码对第二芯片进行分类。
作为本发明的一种优选方案,所述步骤S1中,第一芯片的第一质量分级为优品、良品和劣品,第一测试机生成第一芯片的第一质量分级码的具体方式:
步骤S101、第一测试机依据第一功能测试项测试第一芯片的第一功能项,并同步生成第一功能项的第一测试结果;
步骤S102、对第一功能项的测试结果按预设指标对第一芯片进行第一质量分级,并将第一质量分级的类别赋值封装到空二维码生成第一质量分级码。
作为本发明的一种优选方案,所述步骤S102中,预设指标为结果级别、时长级别中的至少一种,所述根据预设指标确定第一芯片的第一质量分级至少包括以下之一:
确定所述第一芯片所属的结果级别,所述结果级别从高到低依次为全部完成、部分完成和完全未完成;
确定所述第一芯片所述的时长级别,所述时长级别从高到低依次为高效时长、低效时长和无限时长。
作为本发明的一种优选方案,所述确定第一芯片的第一质量分级还包括以下步骤具体为:
获取所述第一芯片的结果级别和时长级别;
将所述结果级别和时长级别按第一预设权重构成第一质量分级函数计算出所述第一芯片的第一质量分级。
作为本发明的一种优选方案,所述步骤S2中,将第一质量分级码表征的类别为劣品的第一芯片剔除,将保留的第一质量分级码表征的类别为优品、良品的第一芯片进行封装生成第二芯片。
作为本发明的一种优选方案,所述步骤S3,第二芯片的第二质量分级类别为高级、中级和低级,所述第二测试机生成第二芯片的第二质量分级码的具体方式:
步骤S301、第二测试机读取第一质量分级码,依据与第一质量分级码表征的类别相匹配的第二功能测试项测试第二芯片的第二功能项,并同步生成第二功能项的第二测试结果;
步骤S302、对第二功能项的测试结果按预设指标对第二芯片进行第二质量分级,并将第二质量分级的类别结合第一质量分级的类别赋值封装到空二维码生成第二质量分级码。
作为本发明的一种优选方案,所述步骤S301,第二功能测试项对应于所述第一分级码表征的类别为优品、良品的第二芯片分别采用完全功能测试项和部分功能测试项,第二功能项为完全功能项和部分功能项,第二测试结果为完全功能测试结果和部分功能测试结果,第二功能项测试具体过程为:
对第一分级码表征的类别为优品的第二芯片依据完全功能测试项进行完全功能项测试,并同步生成完全功能项的完全功能测试结果;
对第一分级码表征的类别为优品的第二芯片依据部分功能测试项进行部分功能项测试,并同步生成部分功能项的部分功能测试结果。
作为本发明的一种优选方案,所述确定第二芯片的第二质量分级还包括以下步骤具体为:
获取所述第二芯片的结果级别和时长级别;
将所述结果级别和时长级别按第二预设权重构成第一分级码表征的类别为优品、良品的所述第二芯片的优品第二质量分级函数和良品第二质量分级函数;
分别经由优品第二质量分级函数和良品第二质量分级函数计算出第一分级码表征的类别为优品、良品的所述第二芯片的优品第二质量分级和良品第二质量分级;
将优品第二质量分级和良品第二质量分级按第三预设权重构成第二质量分级函数计算出所述第二芯片的第二质量分级。
作为本发明的一种优选方案,所述步骤S4中,将所述第二芯片按照第二质量分级码表征的类别高级、中级和低级分类成高级芯片、中级芯片和低级芯片。
作为本发明的一种优选方案,本发明提供了一种所述芯片测试系统,包括:
第一测试机,用于对第一芯片进行第一功能项测试并生成第一质量分级码;
第二测试机,用于对第二芯片进行第二功能项测试并生成第二质量分级码;
筛选分类机,用于依据第一质量分级码对第一芯片进行筛选以及依据第二质量分级码对第二芯片进行分类。
本发明与现有技术相比较具有如下有益效果:
本发明依据封装前的测试结果对芯片进行第一质量分级并生成第一质量分级码,保存封装前测试的记忆性,再依据第一质量分级码中读取封装前的芯片类别按对应级别对芯片进行封装后测试,在测试过程中利用测试的记忆性,可避免对下位芯片执行上位测试,进而避免无效测试过程,有效的提高了测试效率,并且测试过程中将芯片按级分类可使芯片中良品得以保留应用,有效的节约生产成本。
附图说明
为了更清楚地说明本发明的实施方式或现有技术中的技术方案,下面将对实施方式或现有技术描述中所需要使用的附图作简单地介绍。显而易见地,下面描述中的附图仅仅是示例性的,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据提供的附图引伸获得其它的实施附图。
图1为本发明实施例提供的芯片测试方法流程图。
图中的标号分别表示如下:
1-第一测试机;2-第二测试机;3-筛选分类机。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
如图1所示,本发明提供了一种芯片测试方法,包括以下步骤:
步骤S1、第一测试机对未封装的第一芯片进行第一功能测试,并同步生成第一芯片的第一质量分级码;
所述步骤S1中,第一芯片的第一质量分级为优品、良品和劣品,第一测试机生成第一芯片的第一质量分级码的具体方式:
步骤S101、第一测试机依据第一功能测试项测试第一芯片的第一功能项,并同步生成第一功能项的第一测试结果;
步骤S102、对第一功能项的测试结果按预设指标对第一芯片进行第一质量分级,并将第一质量分级的类别赋值封装到空二维码生成第一质量分级码。
所述步骤S102中,预设指标为结果级别、时长级别中的至少一种,所述根据预设指标确定第一芯片的第一质量分级至少包括以下之一:
确定所述第一芯片所属的结果级别,所述结果级别从高到低依次为全部完成、部分完成和完全未完成;
确定所述第一芯片所述的时长级别,所述时长级别从高到低依次为高效时长、低效时长和无限时长。
所述确定第一芯片的第一质量分级还包括以下步骤具体为:
获取所述第一芯片的结果级别和时长级别;
将所述结果级别和时长级别按第一预设权重构成第一质量分级函数计算出所述第一芯片的第一质量分级。
其中,未封装前的芯片为晶圆结构可便于进行功能修复,因此此时测量可选取较高的精度,即需要芯片能够完成全部功能,而将完成部分功能和完全未完成功能的芯片识别出进行后续修复,因此第一芯片的结果级别中全部完成、部分完成和完全未完成的第一预设权重分别设置为1、0和0,而完成全部功能的芯片中也分为能够实现的时长差距,优品对应的是完成全部功能的时长最短,良品对应的是完成全部功能的时长较长,劣品是完全未完成全部功能或者完成全部功能的时长为无限长,因此时长级别中高效时长、低效时长和无限时长的第一预设权重分别设置为1、0.5和0,将第一芯片的结果级别和时长级别分别标记为P和T,第一质量分级标记为S,则第一质量分级函数标记为S=P*T,取值为S=1的第一芯片为优品,S=0.5的第一芯片为良品,S=0的第一芯片为劣品。
步骤S2、依据第一质量分级码对第一芯片进行筛选并将保留的第一芯片封装生成第二芯片;
所述步骤S2中,将第一质量分级码表征的类别为劣品的第一芯片剔除,将保留的第一质量分级码表征的类别为优品、良品的第一芯片进行封装生成第二芯片。
即剔除S=0的第一芯片,保留S=1、0.5的第一芯片。
步骤S3、第二测试机对第二芯片进行第二功能测试,并同步生成第二芯片的第二质量分级码;
所述步骤S3,第二芯片的第二质量分级类别为高级、中级和低级,所述第二测试机生成第二芯片的第二质量分级码的具体方式:
步骤S301、第二测试机读取第一质量分级码,依据与第一质量分级码表征的类别相匹配的第二功能测试项测试第二芯片的第二功能项,并同步生成第二功能项的第二测试结果;
步骤S302、对第二功能项的测试结果按预设指标对第二芯片进行第二质量分级,并将第二质量分级的类别结合第一质量分级的类别赋值封装到空二维码生成第二质量分级码。
所述步骤S301,第二功能测试项对应于所述第一分级码表征的类别为优品、良品的第二芯片分别采用完全功能测试项和部分功能测试项,第二功能项为完全功能项和部分功能项,第二测试结果为完全功能测试结果和部分功能测试结果,第二功能项测试具体过程为:
对第一分级码表征的类别为优品的第二芯片依据完全功能测试项进行完全功能项测试,并同步生成完全功能项的完全功能测试结果;
对第一分级码表征的类别为优品的第二芯片依据部分功能测试项进行部分功能项测试,并同步生成部分功能项的部分功能测试结果。
所述确定第二芯片的第二质量分级还包括以下步骤具体为:
获取所述第二芯片的结果级别和时长级别;
将所述结果级别和时长级别按第二预设权重构成第一分级码表征的类别为优品、良品的所述第二芯片的优品第二质量分级函数和良品第二质量分级函数;
分别经由优品第二质量分级函数和良品第二质量分级函数计算出第一分级码表征的类别为优品、良品的所述第二芯片的优品第二质量分级和良品第二质量分级;
将优品第二质量分级和良品第二质量分级按第三预设权重构成第二质量分级函数计算出所述第二芯片的第二质量分级。
封装后的芯片难以修复,因此为了节约成本可将完成部分功能的芯片进行降级应用,因此对完成部分功能的第二芯片进行保留,而且对于第一芯片为优品封装而成的第二芯片进行第二功能项测试时,由于封装过程中可能出现功能损坏,则因此第二芯片的第二功能项测试根据第一质量分级的类别分为对优品和良品的完全项功能测试和部分项功能测试,两种测试的结果级别中均包括全部完成、部分完成和完全未完成,优品可降级为良品使用,而良品降低成劣品即不能使用,因此需要完全项功能测试和部分项功能测试分别对第一质量分级的优品和良品分别进行测量。
优品对应的是完全功能项测试的结果级别全部完成、部分完成和完全未完成的第二预设权重分别设置为1、0.5和0,良品对应的是部分功能项测试的结果级别全部完成、部分完成和完全未完成的第二预设权重分别设置为1、0和0,而完成全部功能的第二芯片中也分为能够实现的时长差距,优品对应的是完全功能项测试的时长级别中高效时长、低效时长和无限时长的第二预设权重分别设置为1、0.5和0,良品对应的是部分功能项测试的时长级别中高效时长、低效时长和无限时长的第二预设权重分别设置为1、0和0,将第二芯片优品的结果级别和时长级别分别标记为P2和T2,优品第二质量分级标记为S2,则优品第二质量分级函数标记为S2=P2*T2,取值为S2=1的第二芯片为由优品变优品,S2=0.5的第二芯片为优品变良品,S2=0.25、0的第二芯片为优品变劣品。
将第二芯片良品的结果级别和时长级别分别标记为P3和T3,优品第二质量分级标记为S3,则优品第二质量分级函数标记为S3=P3*T3,取值为S3=1的第二芯片为良品变良品,S3=0的第二芯片为良品变劣品。
将优品第二质量分级和良品第二质量分级按第三预设权重设为1和0.5,标记为A和B,第二质量分级标记为S4,第二质量分级函数标记为S4=(A*S2)U(B*S3),S4=1的第二芯片为高级芯片,S4=0.5,则第二芯片为中级芯片,S4=0,0.25为低级芯片。
步骤S4、依据第二质量分级码对第二芯片进行分类。
所述步骤S4中,将所述第二芯片按照第二质量分级码表征的类别高级、中级和低级分类成高级芯片、中级芯片和低级芯片,低级芯片难以实现使用功能在分类过后会进行丢弃。
基于以上测试方法,本发明提供了一种芯片测试系统,包括:
第一测试机1,用于对第一芯片进行第一功能项测试并生成第一质量分级码;
第二测试机2,用于对第二芯片进行第二功能项测试并生成第二质量分级码;
筛选分类机3,用于依据第一质量分级码对第一芯片进行筛选以及依据第二质量分级码对第二芯片进行分类。
其中,第一测试机、第二测试机和筛选分类机中均包括有相同的二维码编码和解码通讯规则,并且第一测试机、第二测试机中存有第一功能测试项和第二功能测试项并可进行读取和更新,第一功能测试项中包含所有功能的测试项目程序,第二功能测试项包含有所有功能的测试项目程序和部分功能的测试项目程序,优品对应的为所有功能的测试项目程序,良品对应的是为部分功能的测试项目程序。
本发明依据封装前的测试结果对芯片进行第一质量分级并生成第一质量分级码,保存封装前测试的记忆性,再依据第一质量分级码中读取封装前的芯片类别按对应级别对芯片进行封装后测试,在测试过程中利用测试的记忆性,可避免对下位芯片执行上位测试,进而避免无效测试过程,有效的提高了测试效率,并且测试过程中将芯片按级分类可使芯片中良品得以保留应用,有效的节约生产成本。
以上实施例仅为本申请的示例性实施例,不用于限制本申请,本申请的保护范围由权利要求书限定。本领域技术人员可以在本申请的实质和保护范围内,对本申请做出各种修改或等同替换,这种修改或等同替换也应视为落在本申请的保护范围内。
Claims (10)
1.一种芯片测试方法,其特征在于:包括以下步骤:
步骤S1、第一测试机对未封装的第一芯片进行第一功能测试,并同步生成第一芯片的第一质量分级码;
步骤S2、依据第一质量分级码对第一芯片进行筛选并将保留的第一芯片封装生成第二芯片;
步骤S3、第二测试机对第二芯片进行第二功能测试,并同步生成第二芯片的第二质量分级码;
步骤S4、依据第二质量分级码对第二芯片进行分类。
2.根据权利要求1所述的一种芯片测试方法,其特征在于:所述步骤S1中,第一芯片的第一质量分级为优品、良品和劣品,第一测试机生成第一芯片的第一质量分级码的具体方式:
步骤S101、第一测试机依据第一功能测试项测试第一芯片的第一功能项,并同步生成第一功能项的第一测试结果;
步骤S102、对第一功能项的测试结果按预设指标对第一芯片进行第一质量分级,并将第一质量分级的类别赋值封装到空二维码生成第一质量分级码。
3.根据权利要求2所述的一种芯片测试方法,其特征在于:所述步骤S102中,预设指标为结果级别、时长级别中的至少一种,所述根据预设指标确定第一芯片的第一质量分级至少包括以下之一:
确定所述第一芯片所属的结果级别,所述结果级别从高到低依次为全部完成、部分完成和完全未完成;
确定所述第一芯片所述的时长级别,所述时长级别从高到低依次为高效时长、低效时长和无限时长。
4.根据权利要求3所述的一种芯片测试方法,其特征在于:所述确定第一芯片的第一质量分级还包括以下步骤具体为:
获取所述第一芯片的结果级别和时长级别;
将所述结果级别和时长级别按第一预设权重构成第一质量分级函数计算出所述第一芯片的第一质量分级。
5.根据权利要求4所述的一种芯片测试方法,其特征在于:所述步骤S2中,将第一质量分级码表征的类别为劣品的第一芯片剔除,将保留的第一质量分级码表征的类别为优品、良品的第一芯片进行封装生成第二芯片。
6.根据权利要求5所述的一种芯片测试方法,其特征在于:所述步骤S3,第二芯片的第二质量分级类别为高级、中级和低级,所述第二测试机生成第二芯片的第二质量分级码的具体方式:
步骤S301、第二测试机读取第一质量分级码,依据与第一质量分级码表征的类别相匹配的第二功能测试项测试第二芯片的第二功能项,并同步生成第二功能项的第二测试结果;
步骤S302、对第二功能项的测试结果按预设指标对第二芯片进行第二质量分级,并将第二质量分级的类别结合第一质量分级的类别赋值封装到空二维码生成第二质量分级码。
7.根据权利要求6所述的一种芯片测试方法,其特征在于,所述步骤S301,第二功能测试项对应于所述第一分级码表征的类别为优品、良品的第二芯片分别采用完全功能测试项和部分功能测试项,第二功能项为完全功能项和部分功能项,第二测试结果为完全功能测试结果和部分功能测试结果,第二功能项测试具体过程为:
对第一分级码表征的类别为优品的第二芯片依据完全功能测试项进行完全功能项测试,并同步生成完全功能项的完全功能测试结果;
对第一分级码表征的类别为优品的第二芯片依据部分功能测试项进行部分功能项测试,并同步生成部分功能项的部分功能测试结果。
8.根据权利要求7所述的一种芯片测试方法,其特征在于,所述确定第二芯片的第二质量分级还包括以下步骤具体为:
获取所述第二芯片的结果级别和时长级别;
将所述结果级别和时长级别按第二预设权重构成第一分级码表征的类别为优品、良品的所述第二芯片的优品第二质量分级函数和良品第二质量分级函数;
分别经由优品第二质量分级函数和良品第二质量分级函数计算出第一分级码表征的类别为优品、良品的所述第二芯片的优品第二质量分级和良品第二质量分级;
将优品第二质量分级和良品第二质量分级按第三预设权重构成第二质量分级函数计算出所述第二芯片的第二质量分级。
9.根据权利要求8所述的一种芯片测试方法,其特征在于:所述步骤S4中,将所述第二芯片按照第二质量分级码表征的类别高级、中级和低级分类成高级芯片、中级芯片和低级芯片。
10.一种基于权利要求1-9任一项所述芯片测试系统,其特征在于,包括:
第一测试机(1),用于对第一芯片进行第一功能项测试并生成第一质量分级码;
第二测试机(2),用于对第二芯片进行第二功能项测试并生成第二质量分级码;
筛选分类机(3),用于依据第一质量分级码对第一芯片进行筛选以及依据第二质量分级码对第二芯片进行分类。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202110040675.9A CN112881885A (zh) | 2021-01-13 | 2021-01-13 | 一种芯片测试方法及系统 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202110040675.9A CN112881885A (zh) | 2021-01-13 | 2021-01-13 | 一种芯片测试方法及系统 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN112881885A true CN112881885A (zh) | 2021-06-01 |
Family
ID=76045135
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202110040675.9A Withdrawn CN112881885A (zh) | 2021-01-13 | 2021-01-13 | 一种芯片测试方法及系统 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN112881885A (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114416457A (zh) * | 2022-03-30 | 2022-04-29 | 百信信息技术有限公司 | 计算机老化集中检测管理方法、装置、电子设备及介质 |
-
2021
- 2021-01-13 CN CN202110040675.9A patent/CN112881885A/zh not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114416457A (zh) * | 2022-03-30 | 2022-04-29 | 百信信息技术有限公司 | 计算机老化集中检测管理方法、装置、电子设备及介质 |
CN114416457B (zh) * | 2022-03-30 | 2022-07-12 | 百信信息技术有限公司 | 计算机老化集中检测管理方法、装置、电子设备及介质 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6664808B2 (en) | Method of using partially defective programmable logic devices | |
EP1769257B1 (en) | Increase productivity at wafer test using probe retest data analysis | |
CN112382582A (zh) | 一种晶圆测试分类方法及系统 | |
CN107481765B (zh) | 闪存芯片的修调测试方法及修调测试装置 | |
CN112588617B (zh) | 一种分等级筛选芯片的方法、装置及电子设备 | |
KR101195226B1 (ko) | 반도체 웨이퍼 분석 시스템 | |
CN110389153A (zh) | 热点缺陷检测方法及热点缺陷检测系统 | |
US20060155520A1 (en) | Model-based pre-assembly testing of multi-component production devices | |
US20080265928A1 (en) | Semiconductor device and test method therefor | |
US9244122B2 (en) | Method of determining performance of a chip of an integrated-circuit design and an apparatus and an integrated circuit using the same | |
JP2005538562A (ja) | ウェーハレベルでの短縮されたチップテスト方式 | |
US7991497B2 (en) | Method and system for defect detection in manufacturing integrated circuits | |
CN112881885A (zh) | 一种芯片测试方法及系统 | |
CN112415365A (zh) | 一种芯片测试方法、装置、电子设备及存储介质 | |
CN115963382A (zh) | 芯片分级方法、装置及计算机可读存储介质 | |
CN117333424A (zh) | 晶圆缺陷评估方法、装置、存储器芯片和可读存储介质 | |
KR20010092650A (ko) | 맵 데이터 생성장치 및 맵 데이터 생성방법 | |
CN103336935B (zh) | 一种探针卡识别装置和方法 | |
US20100145646A1 (en) | Predicting Wafer Failure Using Learned Probability | |
CN1488953A (zh) | 用于预测板测试覆盖率的方法 | |
CN105527596A (zh) | 一种晶圆验收测试机台加压校准方法 | |
Hsieh et al. | An error-oriented test methodology to improve yield with error-tolerance | |
CN108254669B (zh) | 集成电路测试方法 | |
CN112420535A (zh) | 一种芯片制作方法及系统 | |
WO2023173446A1 (zh) | 芯片分类方法和封装方法、芯片分类系统和封装系统 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
WW01 | Invention patent application withdrawn after publication | ||
WW01 | Invention patent application withdrawn after publication |
Application publication date: 20210601 |