CN112864154B - 形成半导体结构的方法 - Google Patents
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Abstract
本发明公开了一种形成半导体结构的方法，包括以下步骤：在底金属上形成介电堆叠。在介电堆叠上形成第一遮罩层，其中第一遮罩层具有第一通孔，其一部分位于第一遮罩层的中心部分。在第一遮罩层上及第一通孔中形成第二遮罩层。图案化第二遮罩层，以形成位于第二遮罩层的中心部分与外围部分之间的开口，使得开口下方的第一通孔中的第二遮罩层被移除，其中第二遮罩层的中心部分覆盖第一通孔的部分，且中心部分被外围部分围绕。蚀刻第一通孔下方的介电堆叠，以形成第二通孔，其中底金属经由第二通孔而暴露。在第二通孔中及介电堆叠的顶表面上形成导电层。通过使用上述的形成半导体结构的方法，可以改善半导体结构的效能。
Description
技术领域
本发明是有关于形成半导体结构的方法。
背景技术
随着电子产业的快速发展，半导体元件的发展已实现高性能与微型化。动态随机存取存储器(Dynamic Random Access Memory；DRAM)的电路设计需要具有小电容的去耦电容器(decoupling capacitor)。详细来说，去耦电容器可以被内置到芯片中，以防止电源中的电压尖峰，例如是当芯片最初被供电，或是当芯片的各组件被激活时。然而，由于较小的电容器阵列可能会引起塌陷结构的风险，这是因为在现有的制造方法中，较小的电容器阵列是独立的(stood-alone)。
发明内容
本发明的一方面在于提供一种形成半导体结构的方法，通过使用该方法可以改善半导体结构的效能。
根据本发明一实施方式，形成半导体结构的方法包括以下步骤。在底金属上形成介电堆叠。在介电堆叠上形成第一遮罩层，其中第一遮罩层具有第一通孔，第一通孔的一部分位于第一遮罩层的中心部分。在第一遮罩层上及第一通孔中形成第二遮罩层。图案化第二遮罩层，以形成位于第二遮罩层的中心部分与外围部分之间的开口，使得开口下方的第一通孔中的第二遮罩层被移除，其中第二遮罩层的中心部分覆盖第一通孔的部分，且中心部分被外围部分围绕。蚀刻第一通孔下方的介电堆叠，以形成第二通孔，其中底金属经由第二通孔而暴露。在第二通孔中及介电堆叠的顶表面上形成导电层。
在本发明的一些实施方式中，形成半导体结构的方法还包括在形成导电层之前，在第二通孔的侧壁上及介电堆叠的顶表面上形成金属层。
在本发明的一些实施方式中，形成半导体结构的方法还包括在第二通孔的底表面上形成金属层，使得金属层接触底金属。
在本发明的一些实施方式中，形成半导体结构的方法还包括蚀刻介电堆叠的顶表面上的金属层，以形成第三通孔。
在本发明的一些实施方式中，蚀刻金属层的一部分，使得第三通孔直接连接到第二通孔。
在本发明的一些实施方式中，形成半导体结构的方法还包括在第三通孔中形成顶电极。
在本发明的一些实施方式中，在第三通孔中形成顶电极，使得顶电极电性连接导电层。
在本发明的一些实施方式中，形成半导体结构的方法还包括在形成第一遮罩层之前，在介电堆叠上形成第一隔离层。
在本发明的一些实施方式中，形成半导体结构的方法还包括于第一隔离层上形成第二隔离层，使得金属层位于第一隔离层与第二隔离层之间。
在本发明的一些实施方式中，形成半导体结构的方法还包括在形成导电层之前，移除介电堆叠的氧化物层。
在本发明的一些实施方式中，形成半导体结构的方法还包括在形成导电层之前，在第二通孔中形成介电结构，使得第二通孔中的导电层被介电结构围绕。
依据本发明的一实施方式，第二遮罩层的外围部分与中心部分由光阻材料制成。
依据本发明的一实施方式，图案化第二遮罩层，使得第二遮罩层的开口直接连接到第一遮罩层的第一通孔。
在本发明的一些实施方式中，图案化第二遮罩层，使得第二遮罩层的开口的宽度大于第一遮罩层的第一通孔的宽度。
在前述的实施方式中，由于第二遮罩层被图案化，以形成位于第二遮罩层的中心部分与外围部分的开口，可实现较小的电容器阵列(小尺寸电容器)，且可避免塌陷的风险。因此，可改善半导体结构的效能。
应当了解前面的一般说明和以下的详细说明都仅是示例，并且旨在提供对本发明的进一步解释。
附图说明
本发明的各方面可从以下实施方式的详细说明及随附的附图理解。
图1A与图1B分别是根据本发明的一实施方式于一阶段的半导体结构的俯视图与剖面图。
图2A与图2B分别是根据本发明的一实施方式于一阶段的半导体结构的俯视图与剖面图。
图3A与图3B分别是根据本发明的一实施方式于一阶段的半导体结构的俯视图与剖面图。
图4A与图4B分别是根据本发明的一实施方式于一阶段的半导体结构的俯视图与剖面图。
图5A与图5B分别是根据本发明的一实施方式于一阶段的半导体结构的俯视图与剖面图。
图6A与图6B分别是根据本发明的一实施方式于一阶段的半导体结构的俯视图与剖面图。
图7A与图7B分别是根据本发明的一实施方式于一阶段的半导体结构的俯视图与剖面图。
图8A与图8B分别是根据本发明的一实施方式于一阶段的半导体结构的俯视图与剖面图。
图9A与图9B分别是根据本发明的一实施方式于一阶段的半导体结构的俯视图与剖面图。
图10A与图10B分别是根据本发明的一实施方式于一阶段的半导体结构的俯视图与剖面图。
主要附图标记说明：
100-底金属，110-介电堆叠，112-第一氮化物层，113-第一氧化物层，114-第二氮化物层，115-第二氧化物层，120-第一隔离层，130-第一遮罩层，132-第一通孔，140-第二遮罩层，142-第一开口，144-中心部分，146-外围部分，148-第二通孔，150-金属层，152-底部，160-第二隔离层，170-第三遮罩层，172-第二开口，174-第三通孔，180-介电结构，190-第一导电层，200-顶电极，210-第二导电层，R-凹陷，W1-宽度，W2-宽度，W3-宽度，W4-宽度，1B-1B-线，2B-2B-线，3B-3B-线，4B-4B-线，5B-5B-线，6B-6B-线，7B-7B-线，8B-8B-线，9B-9B-线，10B-10B-线。
具体实施方式
现在将参照本发明的实施方式，其示例被绘示在附图中。本发明在附图及说明书中尽量使用相同的附图元件号码，来表示相同或相似的部分。
图1A与图1B分别是根据本发明的一实施方式于一阶段的半导体结构的俯视图与剖面图。图1B是沿着图1A的线1B-1B的剖面图。参阅图1A与图1B，在底金属100上形成介电堆叠110。介电堆叠110可以包括交替地形成于底金属100上的多个氮化物层与多个氧化物层。详细来说，第一氮化物层112、第一氧化物层113、第二氮化物层114及第二氧化物层115依次形成于底金属100上。在一些实施方式中，第一氮化物层112接触底金属100。在一些实施方式中，底金属100可视为半导体结构的底电极(bottom electrode)。
在底金属100上形成介电堆叠110之后，在介电堆叠110上形成第一隔离层120。第一隔离层120可以由氮化物材料制成。举例来说，第一隔离层120可以由氮化硅或其他适当的介电材料制成。在一些实施方式中，第一隔离层120可通过化学气相沉积(CVD)、原子层沉积(ALD)或其他适当的工艺形成。在一些实施方式中，第一隔离层120可以由与第一氮化物层112及第二氮化物层114相同的材料制成。
在一些实施方式中，在形成底金属100之前，可先形成基板，底金属100形成于基板上。前述的基板可以是硅基板。前述的基板可包括其他半导体元素，例如：锗(germanium)，或包括半导体化合物，例如：碳化硅(silicon carbide)、砷化镓(gallium arsenic)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenic)、及/或锑化铟(indium antimonide)，或其他半导体合金，例如：硅锗(SiGe)、磷化砷镓(GaAsP)、砷化铟铝(AlInAs)、砷化镓铝(AlGaAs)、砷化铟镓(GaInAs)、磷化铟镓(GaInP)、及/或磷砷化铟镓(GaInAsP)，以及以上的任意组合。
图2A与图2B分别是根据本发明的一实施方式于一阶段的半导体结构的俯视图与剖面图。图2B是沿着图2A的线2B-2B的剖面图。参阅图2A与图2B，在介电堆叠110上形成第一遮罩层130。第一遮罩层130具有多个第一通孔132，并且第一通孔132的一部分位于第一遮罩层130的中心部分。换句话说，第一遮罩层130接触第一隔离层120。第一通孔132暴露下面的第一隔离层120。
在一些实施方式中，第一遮罩层130由光阻材料或多层介电质(multilayerdielectrics)材料制成。举例来说，第一遮罩层130可以由黑色的光阻材料或多层介电质材料制成，例如是氧化物-氮化物-氧化物(oxide-nitride-oxide；ONO)。在一些实施方式中，形成第一遮罩层130的方法可包括先在第一隔离层120上形成光阻层，然后通过微影工艺来图案化前述的光阻层。
图3A与图3B分别是根据本发明的一实施方式于一阶段的半导体结构的俯视图与剖面图。图3B是沿着图3A的线3B-3B的剖面图。一并参阅图2A、图2B、图3A与图3B，在介电堆叠110上形成第一遮罩层130之后，在第一遮罩层130上与第一通孔132中形成第二遮罩层140。换句话说，第二遮罩层140覆盖第一遮罩层130，并且填充于第一通孔132中。
在第二遮罩层140形成于第一遮罩层130上与第一通孔132中之后，对第二遮罩层140执行图案化，以在第二遮罩层140的中心部分144与外围部分146之间形成第一开口142，使得第一开口142下方的第一通孔132中的第二遮罩层140被移除。因此，第一遮罩层130与第二遮罩层140的结构有助于在后续工艺中形成小尺寸电容器。也就是说，由于第二遮罩层140填充于第一遮罩层130的第一通孔132中，则在后续工艺中前述的位置(第二遮罩层140填充于第一通孔132中的位置)也不会形成通孔，有助于后续形成电容器时，可避免塌陷的风险。通过调节电容器的尺寸，可以实现期望的半导体结构设计。
详细来说，第二遮罩层140的中心部分144覆盖第一遮罩层130的中心部分中的第一通孔132的部分，并且被外围部分146围绕。第二遮罩层140的中心部分144对应地设置于第一遮罩层130的中心部分。举例来说，第二遮罩层140的中心部分144与第一遮罩层130的中心部分位于相同的垂直高度。
在一些实施方式中，对第二遮罩层140执行图案化，使得第二遮罩层140的第一开口142直接连接到第一遮罩层130的第一通孔132。第一通孔132暴露下面的第一隔离层120。在一些实施方式中，图案化第二遮罩层140，使得第二遮罩层140的第一开口142的宽度W2大于第一遮罩层130的第一通孔132的宽度W1。
在一些实施方式中，如图3B所示，第二遮罩层140与第一遮罩层130具有阶梯状的轮廓(stepped profile)。如图3A所示，第二遮罩层140具有中空状(hollow-shaped)图案或甜甜圈状(donut-shaped)图案。在一些实施方式中，第二遮罩层140具有网格状(mesh-shaped)图案。
在一些实施方式中，第二遮罩层140的中心部分144与外围部分146是遮光(lightshielding)部分。在一些实施方式中，第二遮罩层140的中心部分144与外围部分146可以由光阻材料或多层介电质材料制成。举例来说，第二遮罩层140的中心部分144与外围部分146可以由黑色的光阻材料或多层介电质材料制成，例如是氧化物-氮化物-氧化物(ONO)。
图4A与图4B分别是根据本发明的一实施方式于一阶段的半导体结构的俯视图与剖面图。图4B是沿着图4A的线4B-4B的剖面图。一并参阅图3A、图3B、图4A与图4B，在图案化第二遮罩层140之后，蚀刻第一通孔132下方的介电堆叠110，以形成第二通孔148。详细来说，使用第一遮罩层130与第二遮罩层140作为蚀刻遮罩，蚀刻第一隔离层120与介电堆叠110。蚀刻工艺加深第一通孔132，直到到达底金属100，以形成第二通孔148。底金属100通过第二通孔148而暴露。
在一些实施方式中，在蚀刻第一隔离层120与介电堆叠110之后，移除第一遮罩层130与第二遮罩层140。
在一些实施方式中，如图3B与图4B所示，第二通孔148的深度大于第一通孔132的深度。在一些实施方式中，如图3B与图4B所示，第二通孔148的宽度W3实质上相同于第一通孔132的宽度W1。
图5A与图5B分别是根据本发明的一实施方式于一阶段的半导体结构的俯视图与剖面图。图5B是沿着图5A的线5B-5B的剖面图。参阅图5A与图5B，在形成第二通孔148之后，在第二通孔148的侧壁与底表面以及介电堆叠110的顶表面上形成金属层150。换句话说，金属层150覆盖底金属100与第一隔离层120。在一些实施方式中，金属层150接触底金属100、介电堆叠110以及第一隔离层120。
图6A与图6B分别是根据本发明的一实施方式于一阶段的半导体结构的俯视图与剖面图。图6B是沿着图6A的线6B-6B的剖面图。参阅图6A与图6B，在形成金属层150之后，在第一隔离层120上形成第二隔离层160，使得金属层150位于第一隔离层120与第二隔离层160之间。换句话说，第二隔离层160覆盖金属层150。第二隔离层160接触介电堆叠110的顶表面上的金属层150。
在一些实施方式中，第二隔离层160可以由氮化物材料制成。举例来说，第二隔离层160可以由氮化硅或其他适当的介电材料制成。在一些实施方式中，第二隔离层160可通过化学气相沉积(CVD)、原子层沉积(ALD)或其他适当的工艺形成。在一些实施方式中，第二隔离层160可以由与第一隔离层120相同的材料制成。
图7A与图7B分别是根据本发明的一实施方式于一阶段的半导体结构的俯视图与剖面图。图7B是沿着图7A的线7B-7B的剖面图。参阅图7A与图7B，在形成第二隔离层160之后，在第二隔离层160上形成第三遮罩层170。第三遮罩层170具有第二开口172，第二开口172暴露下面的第二隔离层160。
在一些实施方式中，第二开口172对齐于第二通孔148。第二开口172与第二通孔148被第二隔离层160分隔。在一些实施方式中，第二开口172的宽度大于第二通孔148的宽度。
在一些实施方式中，第三遮罩层170具有格状(lattice-shaped)图案。在一些实施方式中，第三遮罩层170由光阻材料或多层介电质材料制成。举例来说，第三遮罩层170由黑色光阻材料或多层介电质材料制成，诸如氧化物-氮化物-氧化物(ONO)。在一些实施方式中，形成第三遮罩层170的方法可包括先形成光阻层，然后通过微影工艺将前述的光阻层图案化。
图8A与图8B分别是根据本发明的一实施方式于一阶段的半导体结构的俯视图与剖面图。图8B是沿着图8A的线8B-8B的剖面图。一并参阅图7A、图7B、图8A与图8B，在形成第三遮罩层170之后，蚀刻在介电堆叠110的顶表面上的金属层150，以形成第三通孔174。详细来说，使用第三遮罩层170作为蚀刻遮罩，蚀刻金属层150与第二隔离层160。蚀刻工艺移除金属层150的一部分与第二隔离层160的一部分，使得第三通孔174直接连接到第二通孔148。金属层150的底部152通过第二通孔148而暴露。
在一些实施方式中，在蚀刻金属层150与第二隔离层160，移除第三遮罩层170。
在一些实施方式中，第三通孔174的宽度W4大于第二通孔148的宽度W3。在一些实施方式中，第三通孔174的深度小于第二通孔148的深度。
图9A与图9B分别是根据本发明的一实施方式于一阶段的半导体结构的俯视图与剖面图。图9B是沿着图9A的线9B-9B的剖面图。一并参阅图8A、图8B、图9A与图9B，在形成第三通孔174之后，移除介电堆叠110的第一氧化物层113与第二氧化物层115，以形成凹陷R。在一些实施方式中，凹陷R直接连接到第三通孔174。凹陷R与第二通孔148被金属层150分隔。
图10A与图10B分别是根据本发明的一实施方式于一阶段的半导体结构的俯视图与剖面图。图10B是沿着图10A的线10B-10B的剖面图。一并参阅图9A、图9B、图10A与图10B，在移除介电堆叠110的第一氧化物层113与第二氧化物层115之后，在凹陷R中形成介电结构180。详细来说，介电结构180还形成于第二隔离层160的顶表面上。介电结构180接触第一氮化物层112、第二氮化物层114、第一隔离层120、金属层150以及第二隔离层160。在一些实施方式中，介电结构180形成于第二通孔148中。在一些实施方式中，介电结构180可包括高k介电材料与氮化钛(TiN)。
在形成介电结构180之后，在第二通孔148中以及在介电堆叠110的顶表面上形成第一导电层190。第一导电层190还形成于介电结构180的顶表面上。在一些实施方式中，第二通孔148中的第一导电层190被第二通孔148中的介电结构180围绕。位于第二通孔148中的金属层150、介电结构180与第一导电层190可视为电容器。
在一些实施方式中，第一导电层190可以由金属制成。在一些实施方式中，第一导电层190与金属层150可以由相同的材料制成。
在形成第一导电层190之后，在第三通孔174中形成顶电极200。换句话说，顶电极200形成于第一导电层190上。再换言之，顶电极200电性连接第一导电层190。在一些实施方式中，顶电极200的底表面低于金属层150的底表面。在一些实施方式中，顶电极200可以由多晶硅材料制成。
在形成顶电极200之后，在顶电极200上形成第二导电层210。在一些实施方式中，第二导电层210接触顶电极200。在一些实施方式中，第二导电层210可以由金属制成，例如为钨(W)。
综上所述，由于第二遮罩层被图案化，以形成位于第二遮罩层的中心部分与外围部分的开口，可实现较小的电容器阵列(小尺寸电容器)，且可避免塌陷的风险。因此，可改善半导体结构的效能。
虽然本发明已经将实施方式详细地公开如上，然而其他的实施方式也是可能的，并非用以限定本发明。因此，前述的权利要求的精神及其范围不应限于本发明实施方式的说明。
本领域任何技术人员，在不脱离本发明的精神和范围内，当可作各种的改变或替换，因此所有的这些改变或替换都应涵盖于本发明的权利要求的保护范围之内。
Claims (14)
1.一种形成半导体结构的方法，其特征在于，包含：
在底金属上形成介电堆叠；
在所述介电堆叠上形成第一遮罩层，其中所述第一遮罩层具有多个第一通孔，且所述多个第一通孔的一部分位于所述第一遮罩层的中心部分；
在所述第一遮罩层上及所述多个第一通孔中形成第二遮罩层；
图案化所述第二遮罩层，以形成位于所述第二遮罩层的中心部分与外围部分之间的开口，使得所述开口下方的所述多个第一通孔中的所述第二遮罩层被移除，其中所述第二遮罩层的所述中心部分覆盖所述多个第一通孔的所述一部分，且所述第二遮罩层的所述中心部分被所述外围部分围绕；
蚀刻所述多个第一通孔下方的所述介电堆叠，以形成第二通孔，其中所述底金属经由所述第二通孔而暴露；以及
在所述第二通孔中及所述介电堆叠的顶表面上形成导电层。
2.如权利要求1所述的形成半导体结构的方法，其特征在于，还包含：
在形成所述导电层之前，在所述第二通孔的侧壁上及所述介电堆叠的所述顶表面上形成金属层。
3.如权利要求2所述的形成半导体结构的方法，其特征在于，还包含：
在所述第二通孔的底表面上形成所述金属层，使得所述金属层接触所述底金属。
4.如权利要求2所述的形成半导体结构的方法，其特征在于，还包含：
蚀刻所述介电堆叠的所述顶表面上的所述金属层，以形成第三通孔。
5.如权利要求4所述的形成半导体结构的方法，其特征在于，蚀刻所述金属层的一部分，使得所述第三通孔直接连接到所述第二通孔。
6.如权利要求4所述的形成半导体结构的方法，其特征在于，还包含：
在所述第三通孔中形成顶电极。
7.如权利要求6所述的形成半导体结构的方法，其特征在于，在所述第三通孔中形成所述顶电极，使得所述顶电极电性连接所述导电层。
8.如权利要求2所述的形成半导体结构的方法，其特征在于，还包含：
在形成所述第一遮罩层之前，在所述介电堆叠上形成第一隔离层。
9.如权利要求8所述的形成半导体结构的方法，其特征在于，还包含：
在所述第一隔离层上形成第二隔离层，使得所述金属层位于所述第一隔离层与所述第二隔离层之间。
10.如权利要求1所述的形成半导体结构的方法，其特征在于，还包含：
在形成所述导电层之前，移除所述介电堆叠的氧化物层。
11.如权利要求1所述的形成半导体结构的方法，其特征在于，还包含：
在形成所述导电层之前，在所述第二通孔中形成介电结构，使得所述第二通孔中的所述导电层被所述介电结构围绕。
12.如权利要求1所述的形成半导体结构的方法，其特征在于，所述第二遮罩层的所述外围部分与所述中心部分由光阻材料制成。
13.如权利要求1所述的形成半导体结构的方法，其特征在于，图案化所述第二遮罩层，使得所述第二遮罩层的所述开口直接连接到所述第一遮罩层的所述第一通孔。
14.如权利要求1所述的形成半导体结构的方法，其特征在于，图案化所述第二遮罩层，使得所述第二遮罩层的所述开口的宽度大于所述第一遮罩层的所述第一通孔的宽度。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16/681,782 US10978555B1 (en) | 2019-11-12 | 2019-11-12 | Semiconductor structure and method of forming the same |
| US16/681,782 | 2019-11-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112864154A CN112864154A (zh) | 2021-05-28 |
| CN112864154B true CN112864154B (zh) | 2024-07-02 |
Family
ID=
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105321903A (zh) * | 2014-07-17 | 2016-02-10 | 台湾积体电路制造股份有限公司 | 具有重分布线的堆叠集成电路 |
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105321903A (zh) * | 2014-07-17 | 2016-02-10 | 台湾积体电路制造股份有限公司 | 具有重分布线的堆叠集成电路 |
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|---|---|---|---|
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant |