CN112857589A - 一种列级读出电路和一种非制冷红外热像仪 - Google Patents

Abstract

本发明提供一种列级读出电路和一种非制冷红外热像仪，涉及红外成像领域。所述电路包括：采样单元电路、转换单元电路、第一电流补偿单元电路、积分单元电路、第二电流补偿单元电路、量化单元电路；采样单元电路采集像素阵列的差分弱电压输出至转换单元电路；转换单元电路对输出信号电流至积分单元电路；积分单元电路进行粗量化处理，量化单元电路进行细量化处理，并输出差分弱电压模数转换对应的结果；第一电流补偿单元电路对信号电流进行补偿；第二电流补偿单元电路对复位电流进行补偿。本发明将运算放大器输入端的电压稳定，使其不再波动，提高了列级读出电路的精度和线性度，并且不需要提高运算放大器的功耗，具有较高的实用性。

Description

一种列级读出电路和一种非制冷红外热像仪

技术领域

本发明涉及红外成像领域，尤其涉及一种列级读出电路和一种非制冷红外热像仪。

背景技术

目前非制冷红外热像仪在医学成像、监控、夜视等热成像领域有着广泛的应用。近年来，具有片上模数转换器(ADC)的读出电路(ROIC)由于其更好的噪声性能和降低了系统复杂度，与传统的模拟读出相比，它具有更短的模拟信号路径。由于红外探测器对衬底温度变化很敏感，因此低功率的ROIC对于减小温度变化是必不可少的。

目前列级扩展计数(E-C)ADC是非制冷红外热像仪采用的主要手段之一。列级扩展计数(E-C)ADC在折叠积分过程中运算放大器输入端的电压波动较大，这会导致该列级读出电路的精度、线性度较差，而想要提高列级读出电路的精度、线性度，就需要提高运算放大器的功耗，这显然是不可取的，因此，如何在有限的功耗下获得高的线性度和精度，是一个亟需解决的问题。

发明内容

本发明提供一种列级读出电路和一种非制冷红外热像仪，提出了一种在的有限的功耗下获得较高线性度和精度的技术方案。

本发明实施例第一方面提供一种列级读出电路，所述电路包括：采样单元电路、转换单元电路、第一电流补偿单元电路、积分单元电路、第二电流补偿单元电路、量化单元电路；

所述采样单元电路采集像素阵列的差分弱电压，输出至所述转换单元电路；

所述转换单元电路对所述差分弱电压进行转换，转换为对应的信号电流，并输出所述信号电流至所述积分单元电路；

所述积分单元电路对所述信号电流进行粗量化处理，并当每一个周期内折叠积分结束时，产生余量；

所述量化单元电路对所述余量进行细量化处理，并结合细量化处理的结果以及所述信号电流粗量化处理后的结果，输出所述差分弱电压模数转换对应的结果；

所述第一电流补偿单元电路利用所述转换单元电路，产生第一补偿电流，对所述信号电流进行补偿；

所述第二电流补偿单元电路利用时序电路，产生第二补偿电流，对复位电流进行补偿。

可选地，所述第一电流补偿单元包括：第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第一储能电容、第二储能电容、第一开关组件、第二开关组件、第三开关组件、第四开关组件、第五开关组件、第六开关组件、第七开关组件；

所述第一PMOS管的源极与工作电压端连接；

所述第一PMOS管的栅极与所述电路转换单元电路连接；

所述第一PMOS管的漏极与所述第二PMOS管的源极连接；

所述第二PMOS管的栅极与控制电路连接；

所述第二PMOS管的漏极与所述第二开关组件的第一端和所述第三开关组件的第一端分别连接；

所述第三PMOS管的源极与所述工作电压端连接；

所述第三PMOS管的栅极与所述第一储能电容的第二端和所述第一开关组件的第一端分别连接；

所述第三PMOS管的漏极与所述第一开关组件的第二端、所述第二开关组件的第二端、以及所述第六开关组件的第一端分别连接；

所述第六开关组件的第二端与所述第七开关组件的第一端连接；

所述第一储能电容的第一端与所述工作电压端连接；

所述第三开关组件的第二端与所述第一NMOS管的漏极和所述第四开关组件的第一端分别连接；

所述第一NMOS管的栅极与所述电路转换单元电路连接；

所述第一NMOS管的源极与所述第二NMOS管的漏极连接；

所述第二NMOS管的栅极与所述电路转换单元电路连接；

所述第二NMOS管的源极接地；

所述第四开关组件的第二端与所述第五开关组件的第一端、所述第三NMOS管的漏极、以及所述第七开关组件的第二端分别连接；

所述第五开关组件的第二端与所述第三NMOS管的栅极和所述第二储能电容的第一端分别连接；

所述第三NMOS管的源极接地；

所述第二储能电容的第二端接地。

可选地，所述第二电流补偿单元电路包括：第一电流源、第二电流源、第八开关组件、第九开关组件、第十开关组件、第十一开关组件、第十二开关组件、第十三开关组件；

所述第八开关组件的第一端、所述第九开关组件的第一端、所述第十开关组件的第一端均与所述第一电流源连接；

所述第八开关组件的第二端与所述积分单元电路和所述第十一开关组件的第一端分别连接；

所述第九开关组件的第二端与所述积分单元电路和所述第十二开关组件的第一端分别连接；

所述第十开关组件的第二端与所述积分单元电路和所述第十三开关组件的第一端分别连接；

所述第十一开关组件的第二端、所述第十二开关组件的第二端、所述第十三开关组件的第二端均与所述第二电流源连接。

可选地，所述电路转换单元电路包括：第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管；

所述第四PMOS管的源极与所述工作电压端连接；

所述第四PMOS管的栅极与所述第一PMOS管的栅极和所述控制电路分别连接；

所述第四PMOS管的漏极与所述第五PMOS管的源极和所述第六PMOS管的源极分别连接；

所述第五PMOS管的栅极与所述采样单元电路连接；

所述第五PMOS管的漏极与所述第七PMOS管的源极连接；

所述第七PMOS管的栅极与所述第八PMOS管的栅极和所述控制电路分别连接；

所述第七PMOS管的漏极与所述第四NMOS管的漏极、所述第六NMOS管的栅极、所述第七NMOS管的栅极、所述控制电路以及所述第二NMOS管的栅极分别连接；

所述第六PMOS管的栅极与所述采样单元电路连接；

所述第六PMOS管的漏极与所述第八PMOS管的源极连接；

所述第八PMOS管的漏极与所述积分单元电路和所述第五NMOS管的漏极分别连接；

所述第五NMOS管的栅极与所述第四NMOS管的栅极、第一NMOS管的栅极、以及所述控制电路分别连接；

所述第四NMOS管的源极与所述第六NMOS管的漏极连接；

所述第五NMOS管的源极与所述第七NMOS管的漏极连接；

所述第六NMOS管的源极接地；

所述第七NMOS管的源极接地。

可选地，所述积分单元电路包括：运算放大器、积分电容、第十四开关组件、第十五开关组件、第十六开关组件、第十七开关组件、所述第十八开关组件；

所述第十四开关组件的第一端与所述第八PMOS管的漏极和所述第十五开关组件的第一端分别连接；

所述第十四开关组件的第二端与所述运算放大器的反相端、所述积分电容的第一端、所述第十六开关组件的第一端以及所述第八开关组件的第二端分别连接；

所述第十五开关组件的第二端与所述运算放大器的同相端和所述第九开关组件的第二端分别连接；

所述第十六开关组件的第二端与所述运算放大器的输出端、所述第十七开关组件的第一端、以及所述量化单元电路分别连接；

所述第十七开关组件的第二端与所述积分电容的第二端、所述第十八开关组件的第一端、以及所述第十开关组件的第二端分别连接；

所述第十八开关组件的第二端与复位电压端连接。

可选地，所述第四PMOS管的栅极与所述第一PMOS管的栅极连接电压比1:1

所述第四NMOS管的栅极与所述第五NMOS管的栅极电压比1:1，与所述第一NMOS管的栅极电压比1:2

所述第六NMOS管的栅极与所述第七NMOS管的栅极电压比1:1，与所述第二NMOS管的栅极电压比1:2

可选地，所述第一开关组件和所述第二开关组件同时闭合或者断开；

所述第四开关组件和所述第五开关组件同时闭合或者断开；

所述第一开关组件与所述第四开关组件不同时闭合；

所述第一开关组件、所述第二开关组件、所述第三开关组件均闭合时，所述第四开关组件、所述第五开关组件均断开，所述第三PMOS管导通，且所述第三PMOS管源极上产生的第一源极电压被所述第一储能电容储存；

所述第三开关组件、所述第四开关组件、所述第五开关组件均闭合时，所述第一开关组件、所述第二开关组件均断开，所述第三NMOS管导通，且所述第三NMOS管源极上产生的第二源极电压被所述第二储能电容储存；

所述第一开关组件、所述第二开关组件、所述第三开关组件、所述第四开关组件、所述第五开关组件均断开，且所述第六开关组件和所述第七开关组件均闭合时，所述第三PMOS管接收所述第一储能电容储存的第一源极电压产生所述第一补偿电流；或者

所述第一开关组件、所述第二开关组件、所述第三开关组件、所述第四开关组件、所述第五开关组件均断开，且所述第六开关组件和所述第七开关组件均闭合时，所述第三NMOS管接收所述第二储能电容储存的第二源极电压产生所述第一补偿电流。

可选地，所述第一补偿电流的大小与所述信号电流的大小相等，且电流流向相反。

可选地，所述第八开关组件和所述第十三开关组件同时闭合或者断开；

所述第十开关组件和所述第十一开关组件同时闭合或者断开；

所述第九开关组件和所述第十二开关组件同时闭合或者断开；

所述第八开关组件、所述第九开关组件、以及所述第十开关组件，三者之间同一时刻只有一个是闭合的；

所述第八开关组件闭合时，所述第一电流源产生的电流作为所述复位电流，所述第二电流源产生的电流作为所述第二补偿电流；

所述第十开关组件闭合时，所述第一电流源产生的电流作为所述第二补偿电流，所述第二电流源产生的电流作为所述复位电流；

所述复位电流的大小与所述第二补偿电流的大小相同，且电流流向相反；

所述第九开关组件闭合时，所述第一电流源和所述第二电流源均与共模电压端连接。

本发明实施例第二方面提供一种非制冷红外热像仪，所述非制冷红外热像仪包括：红外探测器以及如第一方面任一所述的列级读出电路。

本发明提供的列级读出电路，采样单元电路采集像素阵列的差分弱电压，输出至转换单元电路；转换单元电路对差分弱电压进行转换，转换为对应的信号电流，并输出信号电流至积分单元电路；积分单元电路对信号电流进行粗量化处理，并当每一个周期内折叠积分结束时，产生余量；量化单元电路对余量进行细量化处理，并结合细量化处理的结果以及信号电流粗量化处理后的结果，输出差分弱电压模数转换对应的结果；第一电流补偿单元电路利用转换单元电路，产生第一补偿电流，对信号电流进行补偿；第二电流补偿单元电路利用时序电路，产生第二补偿电流，对复位电流进行补偿。

本发明列级读出电路在工作时，在折叠积分过程中，由第一补偿电流对信号电路进行补偿，由第二补偿电流对复位电流进行补偿，以将运算放大器输入端的电压稳定，使其不再波动，这样就提高了列级读出电路的精度和线性度，并且不需要提高运算放大器的功耗，运算放大器只需按照其固有的功耗实现对差分弱电压的积分即可。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例一种列级读出电路的模块化示意图；

图2是本发明实施例中一种优选的列级读出电路的结构示意图；

图3是本发明实施例中转换单元电路Gm和第一电流补偿单元电路CSC的一种优选的电路结构示意图；

图4是本发明实施例中IDAC的一种优选的电路结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

参照图1，示出了本发明实施例一种列级读出电路的模块化示意图，电路包括：采样单元电路、转换单元电路、第一电流补偿单元电路、积分单元电路、第二电流补偿单元电路、量化单元电路；采样单元电路采集像素阵列的差分弱电压，输出至转换单元电路；转换单元电路对差分弱电压进行转换，转换为对应的信号电流，并输出信号电流至积分单元电路；积分单元电路对信号电流进行粗量化处理，并当每一个周期内折叠积分结束时，产生余量；量化单元电路对余量进行细量化处理，并结合细量化处理的结果以及信号电流粗量化处理后的结果，输出差分弱电压模数转换对应的结果；第一电流补偿单元电路利用转换单元电路，产生第一补偿电流，对信号电流进行补偿；第二电流补偿单元电路利用时序电路，产生第二补偿电流，对复位电流进行补偿。

参照图2，示出了本发明实施例中一种优选的列级读出电路的结构示意图，采样单元电路(图2中GH)采集像素阵列的差分弱电压，其按照目前已知的采集方法进行采集即可，一般会产生两个电压，一个为像素电压V_S，另一个为参考电压V_REF，这两个电压输出至转换单元电路Gm，由于第一电流补偿单元CSC是利用转换单元电路Gm产生第一补偿电流，因此将两者示意性的示例在一起，为了图示的简洁，两者的具体电路结构没有在图2中示出，在图3中将会对两者的具体电路结构进行示出，对应的说明也在后文，在此先不赘述。

转换单元电路Gm对两个电压V_S和V_REF的差值进行转换，转换为对应的信号电流I_SIG，并输出信号电流I_SIG至积分单元电路，而第一电流补偿单元CSC利用转换单元电路Gm产生第一补偿电流I_CP1，在积分单元电路折叠积分的过程中，第一补偿电流I_CP1对信号电流I_SIG进行补偿，具体的原理在下文解释，先不赘述。

量化单元电路包括：Sub-ADC、SH、SAR ADC、Counter(计数器)、KG(控制电路)以及Register(寄存器)。积分单元电路对信号电流I_SIG进行粗量化处理，积分单元电路的输出V_OUT由一个Sub-ADC(低功耗的1.5bit ADC)和一个IDAC(数模转换电流源，即第二补偿电流单元电路)控制在给定的范围内进行折叠积分，并当每一个周期内折叠积分结束时，产生一个余量，量化单元电路对余量进行细量化处理，并结合细量化处理的结果以及信号电流粗量化处理后的结果，输出两个电压V_S和V_REF差值的模数转换对应的结果。具体的细化量处理是在每一个周期内折叠积分结束时产生的余量，由一个采样保持电路(SH)对该余量进行采样。在下一个行周期中，该余量通过SAR(列级逐次逼近)ADC进行转换，然后串行读取模数转换结果(包括积分折叠的次数和SAR ADC的输出)。在折叠积分的过程中，由于需要对积分电容C_INT进行复位，因此有复位电流I_DAC，第二补偿电流I_CP2对复位电流I_DAC进行补偿，具体的原理在下文解释，先不赘述。

而折叠积分过程中，依照其工作原理和特性，势必产生流向运算放大器UA输出端的电流I_OUT，该电流I_OUT的存在会影响运算放大器UA的偏置电流I_SS(图2中未示出)在运算放大器UA中的分布，偏置电流I_SS的不稳定，自然会导致运算放大器UA反相端的输入电压V_X的波动。基于这个问题，发明人经过大量研究、仿真以及实测，创造性的提出了使用两个补偿电流来补偿信号电流I_SIG和复位电流I_DAC。由图2中可以知晓，I_OUT+I_CP1+I_CP2＝I_SIG+I_DAC，假设第一补偿电流I_CP1的大小与信号电流I_SIG的大小相等，但两者电流流向相反，并且第二补偿电流I_CP2的大小与复位电流I_DAC的大小相等，但两者电流流向相反，如图2中所示中箭头所示，那么运算放大器UA输出端的电流I_OUT就为0，则运算放大器UA的偏置电流I_SS就不受影响，偏置电流I_SS的稳定，自然会使得运算放大器UA反相端的输入电压V_X没有波动。这样就提高了列级读出电路的精度和线性度，并且不需要提高运算放大器UA的功耗，运算放大器UA只需按照其固有的功耗实现对两个电压V_S和V_REF差值的积分即可。而目前的列级读出电路的结构中，并没有产生第一补偿电流I_CP1和第二补偿电流I_CP2的电路结构，因此就无法对信号电路I_SIG和复位电流I_DAC进行补偿，运算放大器UA输出端的电流I_OUT不可避免的存在。所以本申请的列级读出电路的精度和线性度相较于目前的列级读出电路较高，并且不需要提高运算放大器UA的功耗。

参照图3，示出了本发明实施例中转换单元电路Gm和第一电流补偿单元电路CSC的一种优选的电路结构示意图，参照图4，示出了本发明实施例中IDAC(即第二电流补偿单元电路)的一种优选的电路结构示意图，结合图2，本发明实施例一种优选的列级读出电路的结构可以为：

第一电流补偿单元CSC包括：第一PMOS管M1、第二PMOS管M2、第三PMOS管M3、第一NMOS管Q1、第二NMOS管Q2、第三NMOS管Q3、第一储能电容C_S1、第二储能电容C_S2、第一开关组件S1、第二开关组件S2、第三开关组件S3、第四开关组件S4、第五开关组件S5、第六开关组件S6、第七开关组件S7。

第一PMOS管M1的源极与工作电压端VDD连接；第一PMOS管M1的栅极与电路转换单元电路Gm连接；第一PMOS管M1的漏极与第二PMOS管M2的源极连接；第二PMOS管M2的栅极与控制电路KG连接，由控制电路KG发送的V_BP3信号控制；第二PMOS管M2的漏极与第二开关组件S2的第一端和第三开关组件S3的第一端分别连接；第三PMOS管M3的源极与工作电压端VDD连接；第三PMOS管M3的栅极与第一储能电容C_S1的第二端和第一开关组件S1的第一端分别连接；第三PMOS管M3的漏极与第一开关组件S1的第二端、第二开关组件S2的第二端、以及第六开关组件S6的第一端分别连接；第六开关组件S6的第二端与第七开关组件S7的第一端连接，两者的输出与比较器UA的输出端V_OUT连接；第一储能电容C_S1的第一端与工作电压端VDD连接。

第三开关组件S3的第二端与第一NMOS管Q1的漏极和第四开关组件S4的第一端分别连接；第一NMOS管的Q1栅极与转换单元电路Gm连接；第一NMOS管Q1的源极与第二NMOS管Q2的漏极连接；第二NMOS管Q2的栅极与转换单元电路Gm连接；第二NMOS管Q2的源极接地GND；第四开关组件S4的第二端与第五开关组件S5的第一端、第三NMOS管Q3的漏极、以及第七开关组件S7的第二端分别连接；第五开关组件S5的第二端与第三NMOS管Q3的栅极和第二储能电容C_S2的第一端分别连接；第三NMOS管Q3的源极接地GND；第二储能电容C_S2的第二端接地GND。

第二电流补偿单元电路IDAC包括：第一电流源I₆、第二电流源I₇、第八开关组件S8、第九开关组件S9、第十开关组件S10、第十一开关组件S11、第十二开关组件S12、第十三开关组件S13。

第八开关组件S8的第一端、第九开关组件S9的第一端、第十开关组件S10的第一端均与第一电流源I₆连接；第八开关组件S8的第二端与积分单元电路和第十一开关组件S11的第一端分别连接，其输出复位电流I_DAC；第九开关组件S9的第二端与积分单元电路和第十二开关组件S12的第一端分别连接，其与共模电压端V_CM连接；第十开关组件S10的第二端与积分单元电路和第十三开关组件S13的第一端分别连接，其输出第二补偿电流I_CP2；第十一开关组件S11的第二端、第十二开关组件S12的第二端、第十三开关组件S13的第二端均与第二电流源I₇连接。

第二补偿电流补偿复位电流的原理为：

在IDAC工作过程中，第八开关组件S8和第十三开关组件S13同时闭合或者断开；第十开关组件S10和第十一开关组件S11同时闭合或者断开；第九开关组件S9和第十二开关组件S12同时闭合或者断开；第八开关组件S8、第九开关组件S9、以及第十开关组件S10，三者之间同一时刻只有一个是闭合的，自然可以理解的是，第十一开关组件S11、第十二开关组件S12以及第十三开关组件S13，三者之间同一时刻也只有一个是闭合的。当第八开关组件S8闭合时，第一电流源I₆产生的电流作为复位电流IDAC，第二电流源I₇产生的电流作为第二补偿电流I_CP2，可以知晓，由于第一电流源I₆产生的电流与第二电流源I₇产生的电流相等，那么I_DAC＝I_CP2，并且两者的电流流向相反。

第十开关组件S10闭合时，第一电流源I6产生的电流作为第二补偿电流I_CP2，第二电流源I7产生的电流作为复位电流I_DAC；与上述相同，复位电流I_DAC的大小与第二补偿电流I_CP2的大小相同，且电流流向相反。第九开关组件S9闭合时，第一电流源I₆和第二电流源I₇均与共模电压端V_CM连接，这样做是为了保证电流源持续处于工作状态中，由于电流源从断电到得电开始工作，是有一段时延的，那么折叠积分的过程中，这个时延会影响最终量化结果的精度以及积分电容C_INT的复位时间，所以让电流源持续处于工作状态中，就避免了时延的产生，从而提高了量化结果的精度和折叠积分时的速度。

转换单元电路Gm包括：第四PMOS管M4、第五PMOS管M5、第六PMOS管M6、第七PMOS管M7、第八PMOS管M8、第四NMOS管Q4、第五NMOS管Q5、第六NMOS管Q6、第七NMOS管Q7。

第四PMOS管M4的源极与工作电压端VDD连接；第四PMOS管M4的栅极与第一PMOS管M1的栅极和控制电路KG分别连接，其栅极控制信号V_BP1由控制电路KG发送；第四PMOS管M4的漏极与第五PMOS管M5的源极和第六PMOS管M6的源极分别连接；第五PMOS管M5的栅极与采样单元电路连接，像素电压V_S输入第五PMOS管M5的栅极；第五PMOS管M5的漏极与第七PMOS管M7的源极连接；第七PMOS管M7的栅极与第八PMOS管M8的栅极和控制电路KG分别连接，其栅极控制信号V_BP3由控制电路KG发送；第七PMOS管M7的漏极与第四NMOS管Q4的漏极、第六NMOS管Q6的栅极、第七NMOS管Q7的栅极、控制电路KG以及第二NMOS管Q2的栅极分别连接，其控制信号V_BN1由控制电路KG发送；第六PMOS管M6的栅极与采样单元电路连接，参考电压V_REF输入第六PMOS管M6的栅极；第六PMOS管M6的漏极与第八PMOS管M8的源极连接；第八PMOS管M8的漏极与积分单元电路和第五NMOS管Q5的漏极分别连接；第五NMOS管Q5的栅极与第四NMOS管Q4的栅极、第一NMOS管Q1的栅极、以及控制电路KG分别连接，其控制信号V_BN2由控制电路KG发送；第四NMOS管Q4的源极与第六NMOS管Q6的漏极连接；第五NMOS管Q5的源极与第七NMOS管Q7的漏极连接；第六NMOS管Q6的源极接地GND；第七NMOS管Q7的源极接地GND。

积分单元电路包括：运算放大器UA、积分电容C_INT、第十四开关组件S14、第十五开关组件S15、第十六开关组件S16、第十七开关组件S17、第十八开关组件S18。

第十四开关组件S14的第一端与第八PMOS管M8的漏极和第十五开关组件S15的第一端分别连接；第十四开关组件S14的第二端与运算放大器UA的反相端、积分电容C_INT的第一端、第十六开关组件S16的第一端以及第八开关组件S8的第二端分别连接，第十四开关组件S14在采样单元电路对像素阵列采样期间断开，在其余时间段均闭合；第十五开关组件S15的第二端与运算放大器UA的同相端和第九开关组件S9的第二端分别连接，第十五开关组件S15在采样期间闭合，在其余时间段均断开；第十六开关组件S16的第二端与运算放大器UA的输出端、第十七开关组件S17的第一端、以及量化单元电路中的Sub-ADC和SH分别连接；第十七开关组件S17的第二端与积分电容C_INT的第二端、第十八开关组件S18的第一端、以及第十开关组件S10的第二端分别连接，第十六开关组件S16与第十七开关组件S17任一个闭合时，另一个断开，第十六开关组件S16在积分电容C_INT复位期间闭合，在其余时间段均断开；第十八开关组件S18的第二端与复位电压端V_R连接，第十八开关组件S18在积分电容C_INT复位期间闭合，在其余时间段均断开。

需要说明的是，本发明实施例中，第一开关组件S1至第十八开关组件S18均受控于不同的信号，这些信号由控制电路KG产生并发送。一切可以利用信号实现开关功能的元器件都可以视为开关组件，例如：场效应晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor，MOS管)，继电器等，均可以实现开关的闭合、断开电路的功能，本发明实施例对此不作具体限定。

本发明实施例中，转换单元电路Gm和第一补偿电流单元电路CSC结合，产生第一补偿电流ICP1的原理是：

设置第四PMOS管M4与第一PMOS管M1的电流比为1：1；第四NMOS管Q4与第五NMOS管Q5的电流比为1：1，第四NMOS管Q4与第一NMOS管Q1的电流比为1：2，自然第五NMOS管Q5与第一NMOS管Q1的电流比也为1：2；第六NMOS管Q6与第七NMOS管Q7的电流比为1：1，第六NMOS管Q6与第二NMOS管Q2的电流比为1：2，自然第七NMOS管Q7与第二NMOS管Q2的电流比也为1：2。之所以这样设置的原因是：假设第一PMOS管M1导通时的电流为I₀，第三PMOS管M3导通时的电流为I_P，第一NMOS管Q1导通时的电流为I₁，第三NMOS管Q3导通时的电流为I_N，第四PMOS管M4导通时的电流为I₂，第五PMOS管M5导通时的电流为I₃，第六PMOS管M6导通时的电流为I₄。

那么I_SIG＝I₄-I₃＝I₂-2I₃，由于第四NMOS管Q4与第一NMOS管Q1的电流比为1：2，那么I₁＝2I₃，因I₀+I_P＝I₁，I₀＝I₂，所以I_P＝│I_SIG│；因I₀＝I₁+I_N，所以I_N＝I_SIG。

在CSC工作过程中，会对转换单元电路Gm产生的I_SIG的电流值进行两次采样。其中，第一开关组件S1和第二开关组件S2同时闭合或者断开；第四开关组件S4和第五开关组件S5同时闭合或者断开；第一开关组件S1与第四开关组件S4不同时闭合。

假若像素电压V_S的电压值小于参考电压V_REF的电压值，那么I₀＞I₁。第一次对I_SIG采样时，第一开关组件S1、第二开关组件S2、第三开关组件S3均闭合，第四开关组件S4、第五开关组件S5均断开，则第三PMOS管M3导通，而第三NMOS管Q3此时没有导通，因此第三NMOS管Q3源极上不会产生第二源极电压，自然也不会被第二储能电容C_S2储存。第三PMOS管M3导通时本来应该产生电流I_P，但是因为I₀＞I₁，而I_P＝I₁-I₀，其结果小于0，电路中不可能储存负电路，所以此时第二开关组件S2的第一端的电压会上升，使得第一PMOS管M1工作于线性区，则I₀的电流会下降，最终达到与I₁电流相同大小，使得I_P为0。即，第三PMOS管M3源极上也不会产生第一源极电压，第一储能电容C_S1也无法储存第一源极电压。

第一次对I_SIG采样结束后，开始第二次对I_SIG采样，此时第三开关组件S3、第四开关组件S4、第五开关组件S5均闭合，第一开关组件S1、第二开关组件S2均断开，则第三NMOS管Q3导通，而第三PMOS管M3此时没有导通，因此第三PMOS管M3源极上不会产生第一源极电压，自然也不会被第一储能电容C_S1储存。第三NMOS管Q3导通时产生电流I_N，因为I₀＞I₁，而I_N＝I₀-I₁，所以第三NMOS管Q3源极上产生的第二源极电压被第二储能电容C_S2储存。之后在折叠积分阶段时，由于第一开关组件S1、第二开关组件S2、第三开关组件S3、第四开关组件S4、第五开关组件S5均断开，且第六开关组件S6和第七开关组件S7均闭合，所以第二储能电容C_S2储存的电能通过第三NMOS管Q3释放，其产生的电流I_N即为第一补偿电流I_CP1，由于其本质上是对信号电流I_SIG的复制，所以该电流I_N大小与信号电流I_SIG大小相等，但是电流流向相反。

与上述相同的原理，假若像素电压V_S的电压值大于参考电压V_REF的电压值，那么I₀＜I₁。第一次对ISIG采样时，第一开关组件S1、第二开关组件S2、第三开关组件S3均闭合，第四开关组件S4、第五开关组件S5均断开，则第三PMOS管M3导通，而第三NMOS管Q3此时没有导通，因此第三NMOS管Q3源极上不会产生第二源极电压，自然也不会被第二储能电容C_S2储存。第三PMOS管M3导通时产生电流I_P，因为I₀＜I₁，而IP＝I₁-I₀，所以第三PMOS管M3源极上产生的第一源极电压被第一储能电容C_S1储存。

第一次对ISIG采样结束后，开始第二次对ISIG采样，此时第三开关组件S3、第四开关组件S4、第五开关组件S5均闭合，第一开关组件S1、第二开关组件S2均断开，则第三NMOS管Q3导通，而第三PMOS管M3此时没有导通，因此第三PMOS管M3源极上不会产生第一源极电压，自然也不会被第一储能电容C_S1储存。第三NMOS管Q3导通时本来应该产生电流I_N，但是因为I₀＜I₁，而I_N＝I₀-I₁，其结果小于0，电路中不可能储存负电路，所以此时第三开关组件S3的第二端的电压会上升，使得第一NMOS管Q1工作于线性区，则I₁的电流会下降，最终达到与I₀电流相同大小，使得I_N为0。即，第三NMOS管Q3源极上也不会产生第二源极电压，第二储能电容C_S2也无法储存第一源极电压。之后在折叠积分阶段时，由于第一开关组件S1、第二开关组件S2、第三开关组件S3、第四开关组件S4、第五开关组件S5均断开，且第六开关组件S6和第七开关组件S7均闭合，所以第一储能电容C_S1储存的电能通过第三PMOS管Q3释放，其产生的电流I_P即为第一补偿电流I_CP1，由于其本质上是对信号电流I_SIG的复制，所以该电流I_P大小与信号电流I_SIG大小相等，但是电流流向相反。

通过上述方式，实现了第一补偿电流I_CP1的大小与信号电流I_SIG的大小相等，但两者电流流向相反，第二补偿电流I_CP2的大小与复位电流I_DAC的大小相等，但两者电流流向相反，则运算放大器UA输出端的电流I_OUT就为0，运算放大器UA的偏置电流I_SS就不受影响，偏置电流I_SS的稳定，自然会使得运算放大器UA反相端的输入电压V_X没有波动，提高了列级读出电路的精度和线性度。

由于等效于转换单元电路Gm输入的噪声V_n，TOT可由下面两个公式计算：

上两式中，V_n，Gm，LF，V_n，OPA和V_n，SAR分别是转换单元电路Gm，运算放大器UA和SAR ADC的等效输入噪声电压；Q_n，DAC是单次折叠积分引入的噪声电荷；D_fold是积分中折叠的次数；T_INT是折叠积分的时间；C_P是整个电路的寄生电容值；C_INT是积分电容的电容值；k是玻尔兹曼常数；T是温度；A_INT是定义的积分等效增益。

输入的噪声经积分低噪声放大后，成为V_n，OPA，V_n，TOT的一小部分。因此，即使降低运算放大器UA的功率，增大的等效输入噪声电压V_n，OPA对信噪比几乎没有影响。即，整个列级读出电路不需要提高运算放大器UA的功耗，运算放大器UA只需按照其固有的功耗实现对两个电压V_S和V_REF差值的积分即可。

本发明提供的列级读出电路，采样单元电路采集像素阵列的差分弱电压，输出至转换单元电路；转换单元电路对差分弱电压进行转换，转换为对应的信号电流，并输出信号电流至积分单元电路；积分单元电路对信号电流进行粗量化处理，并当每一个周期内折叠积分结束时，产生余量；量化单元电路对余量进行细量化处理，并结合细量化处理的结果以及信号电流粗量化处理后的结果，输出差分弱电压模数转换对应的结果；第一电流补偿单元电路利用转换单元电路，产生第一补偿电流，对信号电流进行补偿；第二电流补偿单元电路利用时序电路，产生第二补偿电流，对复位电流进行补偿。

本发明列级读出电路在工作时，在折叠积分过程中，由第一补偿电流对信号电路进行补偿，由第二补偿电流对复位电流进行补偿，以将运算放大器输入端的电压稳定，使其不再波动，这样就提高了列级读出电路的精度和线性度，并且不需要提高运算放大器的功耗，运算放大器只需按照其固有的功耗实现对差分弱电压的积分即可，具有较高的实用性。

基于上述列级读出电路，本发明实施例还提供一种非制冷红外热像仪，所述非制冷红外热像仪包括：红外探测器以及如上任一所述的列级读出电路。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

上面结合附图对本发明的实施例进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护之内。

Claims (10)

1.一种列级读出电路，其特征在于，所述电路包括：采样单元电路、转换单元电路、第一电流补偿单元电路、积分单元电路、第二电流补偿单元电路、量化单元电路；

所述采样单元电路采集像素阵列的差分弱电压，输出至所述转换单元电路；

所述转换单元电路对所述差分弱电压进行转换，转换为对应的信号电流，并输出所述信号电流至所述积分单元电路；

所述积分单元电路对所述信号电流进行粗量化处理，并当每一个周期内折叠积分结束时，产生余量；

所述量化单元电路对所述余量进行细量化处理，并结合细量化处理的结果以及所述信号电流粗量化处理后的结果，输出所述差分弱电压模数转换对应的结果；

所述第一电流补偿单元电路利用所述转换单元电路，产生第一补偿电流，对所述信号电流进行补偿；

所述第二电流补偿单元电路利用时序电路，产生第二补偿电流，对复位电流进行补偿。

2.根据权利要求1所述的电路，其特征在于，所述第一电流补偿单元包括：第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第一储能电容、第二储能电容、第一开关组件、第二开关组件、第三开关组件、第四开关组件、第五开关组件、第六开关组件、第七开关组件；

所述第一PMOS管的源极与工作电压端连接；

所述第一PMOS管的栅极与所述转换单元电路连接；

所述第一PMOS管的漏极与所述第二PMOS管的源极连接；

所述第二PMOS管的栅极与控制电路连接；

所述第二PMOS管的漏极与所述第二开关组件的第一端和所述第三开关组件的第一端分别连接；

所述第三PMOS管的源极与所述工作电压端连接；

所述第三PMOS管的栅极与所述第一储能电容的第二端和所述第一开关组件的第一端分别连接；

所述第三PMOS管的漏极与所述第一开关组件的第二端、所述第二开关组件的第二端、以及所述第六开关组件的第一端分别连接；

所述第六开关组件的第二端与所述第七开关组件的第一端连接；

所述第一储能电容的第一端与所述工作电压端连接；

所述第三开关组件的第二端与所述第一NMOS管的漏极和所述第四开关组件的第一端分别连接；

所述第一NMOS管的栅极与所述转换单元电路连接；

所述第一NMOS管的源极与所述第二NMOS管的漏极连接；

所述第二NMOS管的栅极与所述转换单元电路连接；

所述第二NMOS管的源极接地；

所述第四开关组件的第二端与所述第五开关组件的第一端、所述第三NMOS管的漏极、以及所述第七开关组件的第二端分别连接；

所述第五开关组件的第二端与所述第三NMOS管的栅极和所述第二储能电容的第一端分别连接；

所述第三NMOS管的源极接地；

所述第二储能电容的第二端接地。

3.根据权利要求2所述的电路，其特征在于，所述第二电流补偿单元电路包括：第一电流源、第二电流源、第八开关组件、第九开关组件、第十开关组件、第十一开关组件、第十二开关组件、第十三开关组件；

所述第八开关组件的第一端、所述第九开关组件的第一端、所述第十开关组件的第一端均与所述第一电流源连接；

所述第八开关组件的第二端与所述积分单元电路和所述第十一开关组件的第一端分别连接；

所述第九开关组件的第二端与所述积分单元电路和所述第十二开关组件的第一端分别连接；

所述第十开关组件的第二端与所述积分单元电路和所述第十三开关组件的第一端分别连接；

所述第十一开关组件的第二端、所述第十二开关组件的第二端、所述第十三开关组件的第二端均与所述第二电流源连接。

4.根据权利要求3所述的电路，其特征在于，所述转换单元电路包括：第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管；

所述第四PMOS管的源极与所述工作电压端连接；

所述第四PMOS管的栅极与所述第一PMOS管的栅极和所述控制电路分别连接；

所述第四PMOS管的漏极与所述第五PMOS管的源极和所述第六PMOS管的源极分别连接；

所述第五PMOS管的栅极与所述采样单元电路连接；

所述第五PMOS管的漏极与所述第七PMOS管的源极连接；

所述第七PMOS管的栅极与所述第八PMOS管的栅极和所述控制电路分别连接；

所述第七PMOS管的漏极与所述第四NMOS管的漏极、所述第六NMOS管的栅极、所述第七NMOS管的栅极、所述控制电路以及所述第二NMOS管的栅极分别连接；

所述第六PMOS管的栅极与所述采样单元电路连接；

所述第六PMOS管的漏极与所述第八PMOS管的源极连接；

所述第八PMOS管的漏极与所述积分单元电路和所述第五NMOS管的漏极分别连接；

所述第五NMOS管的栅极与所述第四NMOS管的栅极、第一NMOS管的栅极、以及所述控制电路分别连接；

所述第四NMOS管的源极与所述第六NMOS管的漏极连接；

所述第五NMOS管的源极与所述第七NMOS管的漏极连接；

所述第六NMOS管的源极接地；

所述第七NMOS管的源极接地。

5.根据权利要求4所述的电路，其特征在于，所述积分单元电路包括：运算放大器、积分电容、第十四开关组件、第十五开关组件、第十六开关组件、第十七开关组件、第十八开关组件；

所述第十四开关组件的第一端与所述第八PMOS管的漏极和所述第十五开关组件的第一端分别连接；

所述第十四开关组件的第二端与所述运算放大器的反相端、所述积分电容的第一端、所述第十六开关组件的第一端以及所述第八开关组件的第二端分别连接；

所述第十五开关组件的第二端与所述运算放大器的同相端和所述第九开关组件的第二端分别连接；

所述第十六开关组件的第二端与所述运算放大器的输出端、所述第十七开关组件的第一端、以及所述量化单元电路分别连接；

所述第十七开关组件的第二端与所述积分电容的第二端、所述第十八开关组件的第一端、以及所述第十开关组件的第二端分别连接；

所述第十八开关组件的第二端与复位电压端连接。

6.根据权利要求3所述的电路，其特征在于，所述第四PMOS管与所述第一PMOS管的电流比为1：1；

所述第四NMOS管与所述第五NMOS管的电流比为1：1，所述第四NMOS管与所述第一NMOS管的电流比为1：2；

所述第六NMOS管与所述第七NMOS管的电流比为1：1，所述第六NMOS管与所述第二NMOS管的电流比为1：2。

7.根据权利要求2所述的电路，其特征在于，所述第一开关组件和所述第二开关组件同时闭合或者断开；

所述第四开关组件和所述第五开关组件同时闭合或者断开；

所述第一开关组件与所述第四开关组件不同时闭合；

所述第一开关组件、所述第二开关组件、所述第三开关组件均闭合时，所述第四开关组件、所述第五开关组件均断开，所述第三PMOS管导通，且所述第三PMOS管源极上产生的第一源极电压被所述第一储能电容储存；

所述第三开关组件、所述第四开关组件、所述第五开关组件均闭合时，所述第一开关组件、所述第二开关组件均断开，所述第三NMOS管导通，且所述第三NMOS管源极上产生的第二源极电压被所述第二储能电容储存；

所述第一开关组件、所述第二开关组件、所述第三开关组件、所述第四开关组件、所述第五开关组件均断开，且所述第六开关组件和所述第七开关组件均闭合时，所述第三PMOS管接收所述第一储能电容储存的第一源极电压产生所述第一补偿电流；或者

所述第一开关组件、所述第二开关组件、所述第三开关组件、所述第四开关组件、所述第五开关组件均断开，且所述第六开关组件和所述第七开关组件均闭合时，所述第三NMOS管接收所述第二储能电容储存的第二源极电压产生所述第一补偿电流。

8.根据权利要求1所述的电路，其特征在于，所述第一补偿电流的大小为与所述信号电流的大小相等，且电流流向相反。

9.根据权利要求3所述的电路，其特征在于，所述第八开关组件和所述第十三开关组件同时闭合或者断开；

所述第十开关组件和所述第十一开关组件同时闭合或者断开；

所述第九开关组件和所述第十二开关组件同时闭合或者断开；

所述第八开关组件、所述第九开关组件、以及所述第十开关组件，三者之间同一时刻只有一个是闭合的；

所述第八开关组件闭合时，所述第一电流源产生的电流作为所述复位电流，所述第二电流源产生的电流作为所述第二补偿电流；

所述第十开关组件闭合时，所述第一电流源产生的电流作为所述第二补偿电流，所述第二电流源产生的电流作为所述复位电流；

所述复位电流的大小与所述第二补偿电流的大小相同，且电流流向相反；

所述第九开关组件闭合时，所述第一电流源和所述第二电流源均与共模电压端连接。

10.一种非制冷红外热像仪，其特征在于，所述非制冷红外热像仪包括：红外探测器以及如权利要求1-9任一所述的列级读出电路。

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