CN112837648A - 一种Demux显示屏驱动电路及其控制方法 - Google Patents

Abstract

本发明涉及Demux显示屏驱动电路技术领域，特别涉及一种Demux显示屏驱动电路及其控制方法，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8和晶体管T9，晶体管T1的栅极接第一Demux控制线，晶体管T2的栅极接第三Demux控制线，晶体管T4的栅极接第二Demux控制线，晶体管T5的栅极接第四Demux控制线，晶体管T7的栅极接第三Demux控制线，晶体管T8的栅极接第一Demux控制线，这样能够通过提升Demux显示屏驱动电路的控制端的电平准位，来提高Demux显示屏驱动电路的驱动力，从而解决因Demux驱动力下降造成的画面显示不均。

Description

一种Demux显示屏驱动电路及其控制方法

技术领域

本发明涉及Demux显示屏驱动电路技术领域，特别涉及一种Demux显示屏驱动电路及其控制方法。

背景技术

由于采用Demux(解复用)驱动技术的显示屏具有窄边框的特点，因而得到广泛应用。但是随着使用时间的增加，Demux电路的驱动力会下降，造成显示的不均匀，从而影响显示效果。

发明内容

本发明所要解决的技术问题是：提供一种Demux显示屏驱动电路及其控制方法，用以提高Demux电路的驱动力，解决因Demux驱动力下降造成的显示不良，从而提升产品的使用寿命。

为了解决上述技术问题，本发明采用的第一种技术方案为：

一种Demux显示屏驱动电路，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、电容Cr、电容Cg和电容Cb，所述晶体管T1的栅极接第一Demux控制线，所述晶体管T1的源极分别与电容Cr的一端、晶体管T2的漏极和晶体管T3的栅极电连接，所述电容Cr的另一端接第二Demux控制线，所述晶体管T2的栅极接第三Demux控制线，所述晶体管T4的栅极接第二Demux控制线，所述晶体管T4的源极分别与电容Cg的一端、晶体管T5的漏极和晶体管T6的栅极电连接，所述晶体管T5的栅极接第四Demux控制线，所述电容Cg的另一端接第三Demux控制线，所述晶体管T7的栅极接第三Demux控制线，所述晶体管T7的源极分别与电容Cb的一端、晶体管T8的漏极和晶体管T9的栅极电连接，所述电容Cb的另一端接第四Demux控制线，所述晶体管T8的栅极接第一Demux控制线，所述晶体管T3的源极分别与晶体管T6的源极和晶体管T9的源极电连接且晶体管T3的源极分别与晶体管T6的源极和晶体管T9的源极均接同一条源极走线。

本发明采用的第二种技术方案为：

一种Demux显示屏驱动电路的控制方法，包括以下步骤：

S1、在第一时间段，控制晶体管T1的栅极和晶体管T8的栅极均输入高电平；

S2、在第二时间段，控制电容Cr的另一端和晶体管T4的栅极均输入高电平；

S3、在第三时间段，控制晶体管T2的栅极和电容Cg的另一端均输入高电平；

S4、在第四时间段，控制晶体管T5的栅极和电容Cb的另一端均输入高电平；所述第一时间段、第二时间段、第三时间段和第四时间段为依次连续的时间段。

本发明的有益效果在于：

通过将晶体管T1的栅极接第一Demux控制线，电容Cr的另一端接第二Demux控制线，晶体管T2的栅极接第三Demux控制线，晶体管T4的栅极接第二Demux控制线，晶体管T5的栅极接第四Demux控制线，电容Cg的另一端接第三Demux控制线，晶体管T7的栅极接第三Demux控制线，电容Cb的另一端接第四Demux控制线，晶体管T8的栅极接第一Demux控制线，这样能够通过提升Demux显示屏驱动电路的控制端的电平准位，来提高Demux显示屏驱动电路的驱动力，从而可以解决因Demux驱动力下降造成的画面显示不均，进而提升显示屏的显示效果。

附图说明

图1为根据本发明的一种Demux显示屏驱动电路的结构示意图；

图2为根据本发明的一种Demux显示屏驱动电路的控制方法的步骤流程图；

图3为根据本发明的一种Demux显示屏驱动电路的时序波形图。

具体实施方式

为详细说明本发明的技术内容、所实现目的及效果，以下结合实施方式并配合附图予以说明。

请参照图1，本发明提供的一种技术方案：

一种Demux显示屏驱动电路，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、电容Cr、电容Cg和电容Cb，所述晶体管T1的栅极接第一Demux控制线，所述晶体管T1的源极分别与电容Cr的一端、晶体管T2的漏极和晶体管T3的栅极电连接，所述电容Cr的另一端接第二Demux控制线，所述晶体管T2的栅极接第三Demux控制线，所述晶体管T4的栅极接第二Demux控制线，所述晶体管T4的源极分别与电容Cg的一端、晶体管T5的漏极和晶体管T6的栅极电连接，所述晶体管T5的栅极接第四Demux控制线，所述电容Cg的另一端接第三Demux控制线，所述晶体管T7的栅极接第三Demux控制线，所述晶体管T7的源极分别与电容Cb的一端、晶体管T8的漏极和晶体管T9的栅极电连接，所述电容Cb的另一端接第四Demux控制线，所述晶体管T8的栅极接第一Demux控制线，所述晶体管T3的源极分别与晶体管T6的源极和晶体管T9的源极电连接且晶体管T3的源极分别与晶体管T6的源极和晶体管T9的源极均接同一条源极走线。

从上述描述可知，本发明的有益效果在于：

通过将晶体管T1的栅极接第一Demux控制线，电容Cr的另一端接第二Demux控制线，晶体管T2的栅极接第三Demux控制线，晶体管T4的栅极接第二Demux控制线，晶体管T5的栅极接第四Demux控制线，电容Cg的另一端接第三Demux控制线，晶体管T7的栅极接第三Demux控制线，电容Cb的另一端接第四Demux控制线，晶体管T8的栅极接第一Demux控制线，这样能够通过提升Demux显示屏驱动电路的控制端的电平准位，来提高Demux显示屏驱动电路的驱动力，从而可以解决因Demux驱动力下降造成的画面显示不均，进而提升显示屏的显示效果。

进一步的，所述晶体管T3的漏极接第一数据走线，所述晶体管T6的漏极接第二数据走线，所述晶体管T9的漏极接第三数据走线。

进一步的，所述晶体管T1的漏极、晶体管T4的漏极和晶体管T7的漏极均接电源的正极。

进一步的，所述晶体管T2的源极、晶体管T5的源极和晶体管T8的源极均接电源的负极。

进一步的，所述晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8和晶体管T9均为N沟道MOS管。

由上述描述可知，通过N沟道的MOS管能够进一步提高Demux电路的驱动力。

请参照图2，本发明提供的另一种技术方案：

一种Demux显示屏驱动电路的控制方法，包括以下步骤：

S1、在第一时间段，控制晶体管T1的栅极和晶体管T8的栅极均输入高电平；

S2、在第二时间段，控制电容Cr的另一端和晶体管T4的栅极均输入高电平；

S3、在第三时间段，控制晶体管T2的栅极和电容Cg的另一端均输入高电平；

S4、在第四时间段，控制晶体管T5的栅极和电容Cb的另一端均输入高电平；所述第一时间段、第二时间段、第三时间段和第四时间段为依次连续的时间段。

从上述描述可知，本发明的有益效果在于：

通过将晶体管T1的栅极接第一Demux控制线，电容Cr的另一端接第二Demux控制线，晶体管T2的栅极接第三Demux控制线，晶体管T4的栅极接第二Demux控制线，晶体管T5的栅极接第四Demux控制线，电容Cg的另一端接第三Demux控制线，晶体管T7的栅极接第三Demux控制线，电容Cb的另一端接第四Demux控制线，晶体管T8的栅极接第一Demux控制线，这样能够通过提升Demux显示屏驱动电路的控制端的电平准位，来提高Demux显示屏驱动电路的驱动力，从而可以解决因Demux驱动力下降造成的画面显示不均，进而提升显示屏的显示效果。

请参照图1和图3，本发明的实施例一为：

请参照图1，一种Demux显示屏驱动电路，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、电容Cr、电容Cg和电容Cb，所述晶体管T1的栅极接第一Demux控制线，所述晶体管T1的源极分别与电容Cr的一端、晶体管T2的漏极和晶体管T3的栅极电连接，所述电容Cr的另一端接第二Demux控制线，所述晶体管T2的栅极接第三Demux控制线，所述晶体管T4的栅极接第二Demux控制线，所述晶体管T4的源极分别与电容Cg的一端、晶体管T5的漏极和晶体管T6的栅极电连接，所述晶体管T5的栅极接第四Demux控制线，所述电容Cg的另一端接第三Demux控制线，所述晶体管T7的栅极接第三Demux控制线，所述晶体管T7的源极分别与电容Cb的一端、晶体管T8的漏极和晶体管T9的栅极电连接，所述电容Cb的另一端接第四Demux控制线，所述晶体管T8的栅极接第一Demux控制线，所述晶体管T3的源极分别与晶体管T6的源极和晶体管T9的源极电连接且晶体管T3的源极分别与晶体管T6的源极和晶体管T9的源极均接同一条源极走线。

所述晶体管T3的漏极接第一数据走线，所述晶体管T6的漏极接第二数据走线，所述晶体管T9的漏极接第三数据走线。

所述晶体管T1的漏极、晶体管T4的漏极和晶体管T7的漏极均接电源的正极。

所述晶体管T2的源极、晶体管T5的源极和晶体管T8的源极均接电源的负极。

所述晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8和晶体管T9均为N沟道MOS管。

本方案设计的Demux显示屏驱动电路包含有9个TFT(Thin Film Transistor，即薄膜晶体管)和3个电容，VGH与VGL的电压分别为高电平和低电平。控制线信号有四组，分别为Demux_K(即第一Demux控制线)、Demux_R(即第二Demux控制线)、Demux_G(即第三Demux控制线)和Demux_B(即第四Demux控制线)，时序关系详细见图3。本实施例仅针对第n条Sn的信号作说明，其余的source line(栅极走线)同理。

所述Demux显示屏驱动电路的驱动过程如下：

(注意：以下的Demux(n-1)、Demux(n)和Demux(n+1)仅代表Demux波形的时序关系，实际上它们的信号来源于同一根Demux控制线。)

在T1时刻，Demux_K(n)为高电平，此时晶体管T1为导通状态，R1点的电压为VGH，晶体管T3处于导通状态；晶体管T8处于导通状态，B1点的电压为VGL；

在T2时刻，Demux_R(n)为高电平，此时由于Demux_K与Demux_G均处于关闭状态，因此R1点由于电容Cr的耦合作用，R1点的电位上升，晶体管T3的驱动力上升，D(n-1)通过晶体管T3传入数据资料；同时由于Demux_R(n)为高电平，此时晶体管T4处于导通状态，G1点的电压为VGH，晶体管T6处于导通状态；

在T3时刻，Demux_G(n)为高电平，此时由于Demux_B与Demux_R均处于关闭状态，因此G1点由于电容Cg的耦合作用，G1点的电位上升，晶体管T6的驱动力上升，D(n)通过晶体管T6传入数据资料；同时由于Demux_G(n)为高电平，此时晶体管T2为导通状态，R1点的电位下拉为VGL；晶体管T7为导通状态，B1点的电位为VGH，晶体管T9处于导通状态；

在T4时刻，Demux_B(n)为高电平，此时由于Demux_K与Demux_G均处于关闭状态，因此B1点由于电容Cb的耦合作用，B1点的电位上升，晶体管T9的驱动力上升，D(n+1)通过晶体管T9传入数据资料；同时由于Demux_B(n)为高电平，此时晶体管T5为导通状态，G1点的电位下拉为VGL；

在T5时刻，Demux_K(n+1)为高电平，此时晶体管T1为导通状态，R1点的电压为VGH，晶体管T3处于导通状态；晶体管T8处于导通状态，B1点的电压为VGL；(与T1时刻相同)；

T6时刻状态与T2时刻状态相同。

值得注意的是，在Demux_K开启时，栅极走线处于关闭状态且数据传输资料为0V，目的是优化显示屏的显示效果，有效的避免了错误的数据传输导致的画面显示异常。

请参照图2和图3，本发明的实施例二为：

一种Demux显示屏驱动电路的控制方法，包括以下步骤：

S1、在第一时间段，控制晶体管T1的栅极和晶体管T8的栅极均输入高电平；

S2、在第二时间段，控制电容Cr的另一端和晶体管T4的栅极均输入高电平；

S3、在第三时间段，控制晶体管T2的栅极和电容Cg的另一端均输入高电平；

S4、在第四时间段，控制晶体管T5的栅极和电容Cb的另一端均输入高电平；所述第一时间段、第二时间段、第三时间段和第四时间段为依次连续的时间段。

上述的Demux显示屏驱动电路的控制方法的具体实施例为：

本方案设计的Demux显示屏驱动电路包含有9个TFT(Thin Film Transistor，即薄膜晶体管)和3个电容，VGH与VGL的电压分别为高电平和低电平。控制线信号有四组，分别为Demux_K(即第一Demux控制线)、Demux_R(即第二Demux控制线)、Demux_G(即第三Demux控制线)和Demux_B(即第四Demux控制线)，时序关系详细见图3。本实施例仅针对第n条Sn的信号作说明，其余的source line(栅极走线)同理。

以下介绍Demux显示屏驱动电路的驱动过程：

(注意：以下的Demux(n-1)、Demux(n)和Demux(n+1)仅代表Demux波形的时序关系，实际上它们的信号来源于同一根Demux控制线。)

在T1时刻(即第一时间段)，Demux_K(n)为高电平，此时晶体管T1为导通状态，R1点的电压为VGH，晶体管T3处于导通状态；晶体管T8处于导通状态，B1点的电压为VGL；

在T2时刻(即第二时间段)，Demux_R(n)为高电平，此时由于Demux_K与Demux_G均处于关闭状态，因此R1点由于电容Cr的耦合作用，R1点的电位上升，晶体管T3的驱动力上升，D(n-1)通过晶体管T3传入数据资料；同时由于Demux_R(n)为高电平，此时晶体管T4处于导通状态，G1点的电压为VGH，晶体管T6处于导通状态；

在T3时刻(即第三时间段)，Demux_G(n)为高电平，此时由于Demux_B与Demux_R均处于关闭状态，因此G1点由于电容Cg的耦合作用，G1点的电位上升，晶体管T6的驱动力上升，D(n)通过晶体管T6传入数据资料；同时由于Demux_G(n)为高电平，此时晶体管T2为导通状态，R1点的电位下拉为VGL；晶体管T7为导通状态，B1点的电位为VGH，晶体管T9处于导通状态；

在T4时刻(即第四时间段)，Demux_B(n)为高电平，此时由于Demux_K与Demux_G均处于关闭状态，因此B1点由于电容Cb的耦合作用，B1点的电位上升，晶体管T9的驱动力上升，D(n+1)通过晶体管T9传入数据资料；同时由于Demux_B(n)为高电平，此时晶体管T5为导通状态，G1点的电位下拉为VGL；

在T5时刻(即第五时间段)，Demux_K(n+1)为高电平，此时晶体管T1为导通状态，R1点的电压为VGH，晶体管T3处于导通状态；晶体管T8处于导通状态，B1点的电压为VGL；(与T1时刻相同)；

T6时刻(即第六时间段)状态与T2时刻状态相同。上述的第一时间段、第二时间段、第三时间段、第四时间段、第五时间段和第六时间段为依次连续的时间段。

值得注意的是，在Demux_K开启时，栅极走线处于关闭状态且数据传输资料为0V，目的是优化显示屏的显示效果，有效的避免了错误的数据传输导致的画面显示异常。

综上所述，本发明提供的一种Demux显示屏驱动电路及其控制方法，通过将晶体管T1的栅极接第一Demux控制线，电容Cr的另一端接第二Demux控制线，晶体管T2的栅极接第三Demux控制线，晶体管T4的栅极接第二Demux控制线，晶体管T5的栅极接第四Demux控制线，电容Cg的另一端接第三Demux控制线，晶体管T7的栅极接第三Demux控制线，电容Cb的另一端接第四Demux控制线，晶体管T8的栅极接第一Demux控制线，这样能够通过提升Demux显示屏驱动电路的控制端的电平准位，来提高Demux显示屏驱动电路的驱动力，从而可以解决因Demux驱动力下降造成的画面显示不均，进而提升显示屏的显示效果。

以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等同变换，或直接或间接运用在相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (6)

1.一种Demux显示屏驱动电路，其特征在于，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、电容Cr、电容Cg和电容Cb，所述晶体管T1的栅极接第一Demux控制线，所述晶体管T1的源极分别与电容Cr的一端、晶体管T2的漏极和晶体管T3的栅极电连接，所述电容Cr的另一端接第二Demux控制线，所述晶体管T2的栅极接第三Demux控制线，所述晶体管T4的栅极接第二Demux控制线，所述晶体管T4的源极分别与电容Cg的一端、晶体管T5的漏极和晶体管T6的栅极电连接，所述晶体管T5的栅极接第四Demux控制线，所述电容Cg的另一端接第三Demux控制线，所述晶体管T7的栅极接第三Demux控制线，所述晶体管T7的源极分别与电容Cb的一端、晶体管T8的漏极和晶体管T9的栅极电连接，所述电容Cb的另一端接第四Demux控制线，所述晶体管T8的栅极接第一Demux控制线，所述晶体管T3的源极分别与晶体管T6的源极和晶体管T9的源极电连接且晶体管T3的源极分别与晶体管T6的源极和晶体管T9的源极均接同一条源极走线。

2.根据权利要求1所述的Demux显示屏驱动电路，其特征在于，所述晶体管T3的漏极接第一数据走线，所述晶体管T6的漏极接第二数据走线，所述晶体管T9的漏极接第三数据走线。

3.根据权利要求1所述的Demux显示屏驱动电路，其特征在于，所述晶体管T1的漏极、晶体管T4的漏极和晶体管T7的漏极均接电源的正极。

4.根据权利要求1所述的Demux显示屏驱动电路，其特征在于，所述晶体管T2的源极、晶体管T5的源极和晶体管T8的源极均接电源的负极。

5.根据权利要求1所述的Demux显示屏驱动电路，其特征在于，所述晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8和晶体管T9均为N沟道MOS管。

6.一种权利要求1所述的Demux显示屏驱动电路的控制方法，其特征在于，包括以下步骤：

S1、在第一时间段，控制晶体管T1的栅极和晶体管T8的栅极均输入高电平；

S2、在第二时间段，控制电容Cr的另一端和晶体管T4的栅极均输入高电平；

S3、在第三时间段，控制晶体管T2的栅极和电容Cg的另一端均输入高电平；

S4、在第四时间段，控制晶体管T5的栅极和电容Cb的另一端均输入高电平；所述第一时间段、第二时间段、第三时间段和第四时间段为依次连续的时间段。

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