CN112820646A - 用于缩放栅极长度的工艺 - Google Patents

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Abstract

一种工艺，包括以下步骤：a.提供半导体结构，该半导体结构包括：i.沟道；ii.势垒iii.势垒层上的非导电结构，该非导电结构包括具有被隔开第一距离的各侧壁的空腔，b.在该非导电结构上共形地提供第一非导电层，从而覆盖空腔的侧壁和底表面，c.以如下方式来蚀刻第一非导电层：使其从底表面的至少一部分移除，但仍覆盖侧壁，d.通过使用覆盖侧壁的第一非导电层作为掩模，蚀刻穿过底表面至多直到达到沟道，由此在非导电结构的底表面中形成开口，该开口具有被隔开小于第一距离的第二距离的各侧壁，以及e.完全移除第一非导电层。

Description

用于缩放栅极长度的工艺
技术领域
本发明涉及用于场效应晶体管(FET)的形成的工艺、用于其形成的中间体、以及用此种工艺获得的场效应晶体管。更具体地，本发明特别适合于形成具有小栅极长度的高电子迁移率晶体管(HEMTs)或金属绝缘体半导体高电子迁移率晶体管(MIS-HEMTs)。
发明背景
在用于射频(RF)应用的HEMT器件(例如GaN-HEMT器件)中，一个主要目标是提高电流增益截止频率(fT)和最大振荡频率(fMAX)，以允许在毫米波频率下工作并提高效率。针对较高性能的关键技术驱动因素之一是将栅极长度(Lg)调整为较短的值。减少Lg带来了许多挑战。目前，许多HEMT器件(例如，GaN器件)都是在最大尺寸为200mm的晶圆上加工的，其中许多晶圆厂受限于仅通过简单的光刻可以在多大程度上减少Lg。此外，尽管减少Lg会增加fT，但它也会增加栅极电阻，这将降低fMAX。较短的栅极长度通常也导致在栅极边缘产生较高的场，从而增加栅极泄漏。当处于标称“关闭状态”时，增加的栅极泄漏增加功耗并导致不必要的器件加热。
Shinohara K.等人。(美国国家信息和通信技术研究所期刊，第51卷，第1/2期，2004年，第95-102页)描述了一种通过涉及电子束光刻技术(其中使用三层抗蚀剂和金属剥离层)的使用的高级光刻方法的用于亚50nm栅极InP-HEMT制造的工艺。首先，以相对低的剂量同时暴露顶部和中间的抗蚀剂层，然后用高灵敏度显影剂显影；接着，以相对高的剂量暴露底层并用低灵敏度显影剂显影。通过优化针对底层抗蚀剂的曝光和显影条件，实现了对Lg的控制。然后栅极通过蒸发栅极金属来被填充。
然而，这种方法非常繁琐、劳动密集，并需要对曝光和显影条件进行非常微妙的调整。此外，这种技术很难与用于200mm及以上晶圆的VLSI制造方法兼容。因此，本领域对于用于实现一般在FET中并且尤其在HMET中的较小Lg的更简单方法存在需求。
发明内容
本发明的目的是提供良好的场效应晶体管、其制造中的中间体、以及用于其形成的工艺。
通过根据本发明的工艺和器件来实现上述目标。
在第一方面中，本发明涉及用于形成用于场效应晶体管的制造的中间体的工艺，该工艺包括以下步骤：
a.提供半导体结构，所述半导体结构包括：
i.半导体沟道层，
ii.势垒层，该势垒层与半导体沟道层形成异质结，由此产生二维电子气，
iii.势垒层上的非导电结构，该非导电结构包括具有侧壁和底表面的空腔，各侧壁被隔开第一距离，
b.在非导电结构上共形地提供第一非导电层，从而覆盖空腔的侧壁和底表面，
c.以如下方式来蚀刻第一非导电层：使其至少从底表面的至少一部分移除，但仍覆盖侧壁，
d.通过使用覆盖侧壁的第一非导电层作为掩模，蚀刻穿过底表面至多直到达到半导体沟道层，由此在非导电结构的底表面中形成开口，该开口具有被隔开小于第一距离的第二距离的各侧壁，以及
e.完全移除第一非导电层。
在第二方面中，本发明可涉及用于制造场效应晶体管的工艺，该工艺包括根据第一方面的工艺，并且进一步包括以下步骤：
f.在空腔和开口中提供栅极，以及
g.提供源极和漏极。
在第三方面中，本发明涉及一种场效应晶体管，包括：
a.一起形成产生二维电子气的异质结的半导体沟道层和势垒层，
b.包括空腔的介电层，该空腔具有侧壁和属于势垒层的底表面，
c.介电层上方的第二非导电层，共形地覆盖空腔的侧壁和底表面，从而使该空腔变窄以形成较窄空腔，并且限定该较窄空腔的各侧壁之间的第一距离，
d.存在于空腔的底表面上的第二非导电层的一部分中的开口，该开口具有被隔开小于第一距离的第二距离的各侧壁，
e.在势垒层上方的源电极和漏电极，以及
f.填充空腔和开口并且位于源电极和漏电极之间的栅极。
第一和第二方面的工艺的优点是它们允许Lg缩放而不需要高级光刻。
第一和第二方面的工艺的优点是它们不需要用于在开口中提供栅极金属的原子层沉积。实际上，空腔可被制造得足够宽，并且开口可被制造得足够浅，为了栅极金属以诸如通过物理气相沉积、电离物理气相沉积、或化学气相沉积等较简单的沉积方法来填充开口。
第二方面的工艺的优点是栅极长度可被做得任意小，而不会显著降低栅极电阻，并且因此降低Fmax。事实上，在开口中存在的栅极金属上方的较宽的金属填充空腔允许保持低电阻。
本发明的不同方面的实施例的优点是，存在于空腔底部和开口底部之间的台阶可以在栅极的任一侧上产生非导电的凸台，从而充当适于减少栅极泄漏的栅极边缘端接。这些凸台如图9、16、24和26所示，并由图27中的虚线定界。
在所附独立和从属权利要求中阐述了本发明的特定和优选方面。来自从属权利要求的特征可以与独立权利要求的特征以及与其他从属权利要求的特征适当地结合，而不仅仅是如在权利要求中明确阐述的那样。
从下面结合附图的详细描述中，本发明的上述和其他特性、特征和优点将变得显而易见，附图通过示例的方式解说了本发明的原理。给出本描述仅仅是出于解说的目的，而并不限制本发明的范围。下文引用的参考图图对附图进行参考。
附图简述
图1是通过可在本发明的任何实施例中使用的衬底、缓冲层、沟道层和势垒层的组件的垂直横截面的示意性表示。
图2和3是根据本发明的第一、第三和第四解说性实施例的工艺中穿过中间体的垂直横截面的示意性表示。
图4是穿过中间体的垂直横截面的示意性表示，在第一、第三和第四解说性实施例中，该中间体可以作为图3的中间体的替代物而获得。
图5-12是根据第一解说性实施例的工艺中穿过中间体的垂直横截面的示意性表示。
图13-16是根据第二解说性实施例的工艺中穿过中间体的垂直横截面的示意性表示。
图17-20是根据第三解说性实施例的工艺中穿过中间体的垂直横截面的示意性表示。
图21-24是根据第四解说性实施例的工艺中穿过中间体的垂直横截面的示意性表示。
图25-26是图19和20的替代。
图27是图26的放大部分。
在不同的附图中，相同的附图标记指代相同或相似的元素。
具体实施方式
将就具体实施例并且参考特定附图来描述本发明，但是本发明不限于此而仅由权利要求书来限定。所描述的附图仅是示意性的且是非限制性的。在附图中，出于说明性目的，可将要素中的一些要素的尺寸放大且不按比例绘制。尺度和相对尺度并不与对本发明的实践的真实缩小相对应。
此外，说明书和权利要求中的术语第一、第二和第三等用于区别类似的元件，而不一定用于描述时间、空间、排列或任何其他方式的先后顺序。应理解，如此使用的术语在适当的情况下是可互换的，并且本文中所描述的本发明的实施例能够以与本文中所描述或图示的不同的顺序来进行操作。
此外，说明书和权利要求书中的术语顶部、底部、上方、下方等被用于描述性的目的，而不一定用于描述相对位置。应当理解，如此使用的术语在适当的情况下是可互换的，并且本文中所描述的本发明的实施例能够以除本文中所描述或图示的取向之外的取向进行操作。
要注意，权利要求中使用的术语“包括”不应被解释为限定于其后列出的装置；它并不排除其他要素或步骤。因此，该术语应被解释为指定如所提到的所陈述的特征、整数、步骤或组件的存在，但不排除一个或多个其他特征、整数、步骤或组件、或其群组的存在或添加。因此，术语“包括”涵盖了仅存在该陈述特征的情况以及这些特征和一个或多个其他特征存在的情况。根据本发明的词语“包括”因此还包括作为不存在其他组件的一个实施例。因此，表述一种包括装置“A和B的器件”的范围不应当被解释为局限于仅由组件A和B构成的器件。这意味着对于本发明，器件的仅有的相关组件是A和B。
贯穿本说明书对“一个实施例”或“实施例”的引用意指结合该实施例所描述的特定的特征、结构或特性被包括在本发明的至少一个实施例中。因此，短语“在一个实施例中”或“在实施例中”贯穿本说明书在各个地方的出现并不一定全部指代同一实施例，而是可以指代同一实施例。此外，在一个或多个实施例中，如通过本公开将对本领域普通技术人员显而易见的，特定的特征、结构或特性能以任何合适的方式进行组合。
类似地，应当理解，在本发明的示例性实施例的描述中，出于精简本公开和辅助理解各发明性方面中的一个或多个发明性方面的目的，本发明的各个特征有时被一起编组在单个实施例、附图或其描述中。然而，该公开方法不应被解释为反映要求保护的发明要求比每一项权利要求中明确记载的特征更多的特征的意图。相反，如所附权利要求所反映，发明性方面存在于比单个前述公开的实施例的全部特征更少的特征中。因此，具体实施方式之后所附的权利要求由此被明确纳入本具体实施方式中，其中每一项权利要求本身代表本发明的单独实施例。
此外，尽管本文中所描述的一些实施例包括其他实施例中所包括的一些特征但不包括其他实施例中所包括的其他特征，但是如本领域技术人员将理解的那样，不同实施例的特征的组合旨在落在本发明的范围内，并且形成不同实施例。例如，在所附的权利要求书中，所要求保护的实施例中的任何实施例均能以任何组合来使用。
进一步，实施例中的一些此处被描述为可由计算系统的处理器或实现该功能的其他装置实现的方法或方法的要素组合。因此，具有用于执行这种方法或方法的元素的必要指令的处理器形成用于执行方法或方法的元素的装置。进一步，装置实施例的此处所描述的要素是用于实现由实现本发明的目的的部件所执行的功能的装置。
在本文中所提供的描述中，阐述了众多具体细节。然而，应当理解，可以在没有这些具体细节的情况下实践本发明的实施例。在其他实例中，公知的方法、结构和技术未被详细示出以免混淆对本描述的理解。
现在将通过本发明的若干实施例的详细描述来描述本发明。显然，根据本领域技术人员的知识能够配置本发明的其他实施例而不背离本发明的技术教导，本发明仅受限于所附权利要求书的各条款。
将对晶体管作出参考。这些是具有第一主电极(诸如漏电极)、第二主电极(诸如源电极)和控制电极(诸如用于控制第一和第二主电极之间的电荷流动的栅极)的器件。
对于本领域技术人员来说，清楚的是，本发明也适用于类似的器件。
在第一方面中，本发明涉及用于形成用于场效应晶体管的制造的中间体的工艺，该工艺包括以下步骤：
a.提供半导体结构，该半导体结构包括：
i.半导体沟道层，
ii.势垒层，该势垒层与半导体沟道层形成异质结，由此产生二维电子气，
iii.势垒层上的非导电结构，该非导电结构包括具有侧壁和底表面的空腔，各侧壁被隔开第一距离，
b.在非导电结构上共形地提供第一非导电层，从而覆盖空腔的侧壁和底表面，
c.以如下方式来蚀刻第一非导电层：使其从底表面的至少一部分移除，但仍覆盖侧壁，
d.通过使用覆盖侧壁的第一非导电层作为掩模，蚀刻穿过底表面至多直到达到半导体沟道层，由此在非导电结构的底表面上形成开口，该开口具有被隔开小于第一距离的第二距离的各侧壁，以及
e.完全移除第一非导电层。
第一方面的工艺与任何类型的场效应晶体管的制造兼容。实际上，尽管在步骤a中提供的半导体结构包括异质结，但第一方面的步骤d允许蚀刻穿过空腔的底表面，直到达到半导体沟道层为止。在这种情况下，异质结被破坏并且产生的场效应晶体管是金属氧化物半导体场效应晶体管(MOSFET)。另一方面，如果在到达半导体沟道层之前停止步骤d，则异质结被保持并且晶体管是高电子迁移率晶体管(HEMT)。
因此，在一实施例中，步骤d中的蚀刻可以在到达半导体沟道层之前停止，并且场效应晶体管可以是高电子迁移率晶体管。
在所有实施例中，步骤a中提供的半导体结构包括半导体沟道层。半导体沟道层通常是III-V沟道层。III-V沟道层例如可以是InxGa1-xAs沟道层或GaN沟道层。优选地，它是GaN沟道层。
在任何实施例中，半导体沟道层的厚度可为5至1000nm。
在所有实施例中，步骤a中提供的半导体结构包括势垒层。势垒层是如此的：它与半导体沟道层形成异质结，从而产生二维电子气。为此目的，该势垒层通常被选择为具有比半导体沟道层更大的带隙。在GaN沟道层的情况下，典型的势垒层会是Al含量(x)为5％到40％的AlxGa1-xN层或In含量(x)为10％到30％的InxAl1-xN层。用于GaN沟道层的其它势垒层例如是InScAl势垒层。
在任何实施例中，势垒层的厚度可为2至40nm。
在任何实施例中，间隔层可以任选地存在于半导体层和势垒层之间。间隔层例如可以是AlN层。
在任何实施例中，间隔层的厚度可为0.5至3nm。
一般而言，提供半导体结构的步骤a可包括在其上具有缓冲层的衬底上提供半导体结构。
因此，在任何实施例中，步骤a可包括提供衬底、在该衬底上提供缓冲层、以及在该缓冲层上提供半导体结构的各步骤。
在任何实施例中，例如图1中所解说的，步骤a可包括提供衬底(14)、在衬底(14)上提供缓冲层(15)、在缓冲层上提供半导体沟道层(3)、任选地在沟道层(3)上提供间隔层、在间隔层上(如果间隔层存在，或在沟道层(3)上)提供势垒层(4)，由此在半导体沟道层(3)中产生二维电子气(5)。
在图2-5中，随后根据第一解说性实施例在势垒层(4)上提供非导电结构(2)。
在任何实施例中，衬底可以是半导体衬底，诸如Si衬底、SiC衬底、AlN衬底、GaAs衬底、InP衬底等。在各实施例中，衬底可以是直径为200mm或更大的晶圆。例如，它可以是直径为200mm或更大的Si晶圆。
在其中衬底为Si且沟道层为GaN层的任何实施例中，缓冲层可以是AlN层、AlxGa1- xN层或其组合。在实施例中，当衬底为Si且沟道层为GaN层时，缓冲层可包含与衬底接触的底部部分，其包含AlN层、AlxGa1-xN层或其组合，以及与沟道接触的上面部分，其包括C掺杂GaN层或掺铁GaN层。
在其中衬底为SiC且沟道层为GaN层的任何实施例中，缓冲层可以例如是AlN层。
在任何实施例中，步骤a中提供的非导电结构可以由单层组成，也可以包括多个层。图17和图21是其中非导电结构由单层组成的示例。图5和13是其中非导电结构包括多个层的示例。在任何情况下，非导电结构至少包括介电层。介电层，例如，可以是氧化硅层或氮化硅层。介电层，例如，可具有从50至1000nm的厚度。介电层可以在势垒层上，例如在图5、17和21中，或者可以在势垒层上方，但是被另一层(第二非导电层)隔开，例如在图13中。
在所有实施例中，介电层包括具有侧壁和底表面的空腔。这个空腔可以用光刻来形成。蚀刻电介质层以形成空腔可停止在介电层中，例如在图17中；在势垒层上，例如在图5和21中；在势垒层中，例如在图4中；在第二非导电层上，例如在图13中；或者甚至在沟道层上(未示出)。当蚀刻停止在某一特定层时，形成的空腔具有属于该层的底表面。
在任何实施例中，在步骤b的执行之前，例如，当非导电结构稍后将在介电层上共形地提供第二非导电层时，将该空腔的各侧壁隔开的距离可以是50到1000nm，从而缩小空腔以形成较窄空腔，如例如图5中所解说的。否则，当在介电层上没有这样的第二非导电层将被共形地提供时，分隔该空腔各侧壁的距离，例如，可以是46到900nm。
在非导电结构不包括介电层上的第二非导电层的情况下，包含在介电层中的空腔是包含在非导电结构中的空腔。在这种情况下，例如在图13、17和21描绘的，隔开该空腔的各侧壁的距离是第一距离。第一距离可能是从46到900nm。
然而，当非导电结构包括介电层上的第二非导电层时，例如如图5中所解说的，介电层中存在的空腔还不是非导电结构的空腔。在该情形中，非导电结构的空腔是在第二非导电层(具有例如从2到50nm的厚度)被共形形成在介电层上之后出现的空腔，并且第一距离可以从46到900nm。从46到900nm的第一距离和小于第一距离的第二距离具有允许栅极长度缩放的优点，同时允许：
-空腔的相对容易的填充和打开，而无需要求诸如原子层沉积之类的精心设计的方法，
-良好的栅极导电率，并且因此高的最大振荡频率，
-台阶并且因此的凸台的产生，该凸台可用于栅极边缘端接，由此减少了栅极泄漏。
在现在将被呈现的一些解说性实施例中，使用第二非导电层。第二非导电层可以是半导体层或介电层。如果它是半导体层，则优选地是具有至少3eV的带隙的层。适合的介电层的示例是氧化硅、氮化硅、氧化铝、和氧化铪。第二非导电层由可相对于在步骤b中使用的第一非导电层选择性地蚀刻的材料制成。第一和第二非导电层因此由不同的材料制成。这允许蚀刻步骤c选择性地被执行。第二非导电层的厚度可以为从2至50nm。第二非导电层的使用具有以下优点：通过使用对应厚度的第二非导电层并且通过使用具有相应厚度的第二非导电层并且通过停止在直接位于第二非导电层下面的层上的蚀刻步骤d，开口的侧壁的高度可容易地被定制在2到50nm的范围中。
在图5所的中示出的第一解说性实施例中，步骤a中提供的非导电结构(2)可以由以下组成：
-包括空腔(7’，参见图3)的介电层(13)，该空腔具有侧壁(8’)和属于势垒层(4)的底表面(9’)，以及
-在介电层(13)上方的第二非导电层(10)，共形地覆盖空腔(7’)的侧壁(8’)和底表面(9’)，
其中步骤b中提供的第一非导电层(11)被提供在第二非导电层(10)上。
我们现在参照图2到4，其中第一解说性实施例的非导电结构(2)的形成被细化。它可包括以下步骤。首先，介电层(13)被提供在势垒层(4)上方(并且通常在其上)。接着，空腔(7)被形成在介电层(13)中，停止在势垒层(4)上(图3)、在势垒层(4)中(图4)、或在沟道层(3)上(未示出)。我们现在参照图5，其中第二非导电层(10)被提供在介电层(13)上方，并且通常在其上。这完成了非导电结构(2)。非导电结构(2)的空腔(7)具有由第二非导电层(10)制成的侧壁(8)和也由第二非导电层(10)制成的底表面(9)。这些侧壁(8)被隔开第一距离(Lstem，参见图9)。
第一解说性实施例具有的优点在于，可以通过使用相应厚度的第二非导电层来容易地定制开口的侧壁的高度。此外，开口至少部分地形成在第二非导电层中。当第二非导电层由介电材料制成时，形成开口的侧壁并将用作栅极边缘端接的材料至少部分是介电材料。因此，栅极泄漏将是相对较小的。
在示出步骤b之后的情况的图13所示的第二解说性实施例中，在步骤a中提供的半导体结构(2)由以下形成：
-包括空腔(7)的介电层(13)，该空腔(7)具有侧壁(8)和底表面(9)，以及
-势垒层(4)和介电层(13)之间的第二非导电层(10)，并且其中空腔(7)的底部属于第二非导电层(10)的顶表面。
第二解说性实施例的非导电结构的形成并未示出，但是可以包括以下步骤。首先，第二非导电层被提供在势垒层上。其次，介电层被提供在第二非导电层上。接着，空腔被形成在介电层中，在第二非导电层上停止。
第二解说性实施例具有的优点在于，可以通过使用相应厚度的第二非导电层来容易地定制开口侧壁的高度。此外，开口至少部分地形成在第二非导电层中。当第二非导电层由介电材料制成时，形成开口的侧壁并将用作栅极边缘端接的材料至少部分地由介电材料制成。因此，栅极泄漏将是相对较小的。
在示出了步骤b之后的情形的图17中示出的第三解说性实施例中，步骤a中提供的非导电结构(2)由单个介电层(13)(“介电层(13)”)形成，其包括具有侧壁(8)的空腔(7)和属于单个介电层(13)的底表面(9)。
第三解说性实施例的非导电结构的形成并未示出，但是可以包括以下步骤。首先，介电层被提供在势垒层上(如在图2中)。接着，空腔形成在介电层中，在到达势垒层之前停止，即在介电层中停止。该实施例具有不需要第一非导电层的优点。然而，取代地，如果要获得针对开口侧壁的精确高度，则精确定时的蚀刻是有优势的。此外，开口至少部分地形成在介电层中。结果，形成开口的侧壁并且将用于栅极边缘端接的材料至少部分地是介电材料。因此，栅极泄漏将是相对较小的。
在示出了步骤b之后的情形的图21中示出的第四解说性实施例中，步骤a中提供的非导电结构(2)由单个介电层(13)(“介电层(13)”)形成，其包括具有侧壁(8)的空腔(7)和属于势垒层(4)的底表面(9)。例如，空腔(7)的底表面(9)可以是势垒层(4)的顶表面。
第四解说性实施例的非导电结构的形成在图2-4中示出，并且包括以下步骤。首先，介电层被提供在势垒层上(如在图2中所示)。接着，空腔被形成在介电层中，在势垒层上(如图3中所示)，或者势垒层中(参见图4)停止。
该实施例具有不需要第一非导电层的优点。然而，如果要获得针对开口侧壁的精确高度，则取代地要求精确定时的蚀刻。此外，开口完全形成在势垒层中，该势垒层是半导体层。结果，形成开口的侧壁并且将用于栅极边缘端接的材料是半导体材料。因此，针对这三个其它解说性实施例的栅极泄漏可能更高。
本发明的第一方面的所有实施例包括提供第一非导电层(11)的步骤b，第一非导电层(11)共形地在非导电结构(2)上，由此覆盖侧壁(8)和空腔(7)的底表面(9)(参见图6、13、17和21)。
在所有实施例中，该步骤c可选地包括相对于所述非导电结构选择性地执行第一非导电层的各向异性干蚀刻。
该第一非导电层可以是半导体层或介电层。然而，其优选为介电层。适合的介电层的示例是氧化硅、氮化硅、氧化铝、和氧化铪。第一非导电层的厚度可以为从50至200nm。
本发明第一方面的所有实施例包括以如下方式来蚀刻第一非导电层(11)的步骤c：第一非导电层(11)从底表面(9)的至少一部分移除，但仍覆盖侧壁(8)。
在第一解说性实施例中，在图7中描绘了该步骤，其中执行蚀刻直到在空腔(7)底部的第二非导电层(10)被暴露。
在第二解说性实施例中，在图14中描绘了该步骤，其中执行蚀刻直到在空腔(7)底部的第二非导电层(10)被暴露。
在第三解说性实施例中，在图18中描绘了该步骤，其中执行蚀刻直到在空腔(7)底部的介电层(13)被暴露。
在第四解说性实施例中，在图22中描绘了该步骤，其中执行蚀刻直到在空腔(7)底部的势垒层(4)被暴露。
本发明第一方面的所有实施例包括步骤d，通过使用覆盖侧壁(8)的第一非导电层(11)作为掩模，蚀刻穿过空腔(7)的底表面(9)，最多直到到达半导体沟道层(3)，从而在非导电结构(2)的底表面(9)中形成开口(12)，开口(12)具有侧壁(18)，各侧壁(18)被隔开小于第一距离(Lstem)的第二距离(Lg)。这种蚀刻通常是各向异性的，例如各图中所示。该蚀刻可在介电层(13)中(例如参见图25)，在势垒层(4)上(例如参见图15和19)，在势垒层(4)中(例如参见图8和23)，或在沟道层(3)上(未示出)停止。
在第一解说性实施例中，在图8中描绘了该步骤，其中执行蚀刻穿过第二非导电层(10)至多直到沟道层被暴露。该步骤可在第二非导电层(10)中、势垒层(4)上、势垒层(4)中(如图8中所示)、或在沟道层(3)上停止。如果在第二非导电层(10)中停止该步骤，并且第二非导电层(10)是介电层(13)，则所得结构是制造金属绝缘体半导体高电子迁移率晶体管的中间体(1)。
在第二解说性实施例中，在图15中描绘了该步骤，其中执行蚀刻穿过第二非导电层(10)至多直到沟道层(3)被暴露。该步骤可在第二非导电层(10)中、在势垒层(4)上(如图15中所示)、在势垒层(4)中、或在沟道层(3)上停止。如果在第二非导电层(10)中停止该步骤，并且第二非导电层(10)是介电层(13)，则所得结构是制造金属绝缘体半导体高电子迁移率晶体管的中间体(1)。
在第三解说性实施例中，在图19和25中描绘了该步骤，其中执行蚀刻穿过介电层(13)至多直到沟道层(3)被暴露。该步骤可在介电层(13)中(如图25中所示)、在势垒层(4)上(如图19中所示)、在势垒层(4)中、或在沟道层(3)上停止。如果在介电层(13)中停止该步骤，所得结构是制造金属绝缘体半导体高电子迁移率晶体管中的中间体(1)。
在第四解说性实施例中，在图23中描绘了该步骤，其中执行蚀刻穿过势垒层(4)的至少一部分，并且至多直到沟道层(3)被暴露。该步骤可在势垒层(4)中(如图23中所示)或者在沟道层(3)上停止。
本发明第一方面的所有实施例包括完全移除第一非导电层(11)的步骤e。
如果相对于非导电结构(2)、势垒层(4)(如果暴露)和沟道层(3)(如果暴露)选择性地移除第一非导电层(11)，这是优选的。
在其中存在第二非导电层(10)的实施例中，相对于第二非导电层(10)选择性地移除第一非导电层(11)(参见图9和16)。
在第一解说性实施例中，在图9中描绘了该步骤，其中相对于第二非导电层(10)和势垒层(4)选择性地移除第一非导电层(11)。图9中描绘的结构示出了由该方法得到的第一(Lstem)和第二(Lg)距离。
在第二解说性实施例中，在图16中描绘了该步骤，其中相对于第二非导电层(10)、介电层(13)和势垒层(4)选择性地移除第一非导电层(11)。
在第三解说性实施例中，在图20中描绘了该步骤，其中相对于介电层(13)和势垒层(4)选择性地移除第一非导电层(11)。
图26示出了第三解说性实施例的替代方案，其中第一非导电层(11)相对于介质层(13)被选择性地移除。图27示出了图26的放大部分，其中开口侧壁(18)的高度(Hg)被定义。
在第四解说性实施例中，在图24中描绘了该步骤，其中相对于介电层(13)和势垒层(4)选择性地移除第一非导电层(11)。
在第一方面的实施例中，开口(12)可具有侧壁(18)，侧壁(18)的高度(Hg)垂直于非导电结构(2)的底表面(9)测量，在2到50nm之间，优选在2到20nm之间。这样的高度(Hg)的优点是在开口(12)中提供足够的体积，以允许高效的栅极的形成，同时不至于高到不能轻易填充开口(12)。
在第一方面的各实施例中，第二距离(Lg)可以从1到500nm，优选地从10到100nm。这样的距离有利于提供足够的栅极长度。在第一方面的实施例中，Lg可以是Lstem的1到80％，优选是Lstem的20％到80％。
在第二方面中，本发明可涉及用于制造场效应晶体管的工艺，该工艺包括根据第一方面的工艺，并且进一步包括以下步骤：
f.在空腔和开口中提供栅极，以及
g.提供源极和漏极。
在空腔和开口中提供栅极的步骤f通常包括在空腔和开口中提供栅极金属。在各实施例中，它还可以包括在用栅极金属填充空腔和开口之前用栅极电介质内衬它们。在最后一种情况下，获得的场效应晶体管是金属绝缘体场效应晶体管；并且如果获得的金属绝缘体场效应晶体管是高电子迁移率晶体管(即，当步骤d在到达沟道层之前停止时)，则它是金属绝缘体半导体高电子迁移率晶体管。在各实施例中，栅极电介质的厚度可为1至40nm。另一方面，当步骤f不进一步包括在用栅极金属填充空腔和开口之前用栅极电介质内衬它们时，所获得的器件是场效应晶体管(所有实施例)，高电子迁移率场效应晶体管(在所有实施例中，步骤d在到达势垒层之后但在到达沟道层之前停止)或金属绝缘体半导体高电子迁移率场效应晶体管(例如，在第一、第二和第三解说性实施例中，当步骤d停止在介电层中时，例如在第一和第二解说性实施例的情况下在第二非导电层中，或在第三解说性实施例的情况下在介电层中)。
本领域技术人员熟知该步骤，并且在图10-12中为第一解说性实施例描述了该步骤。
首先，金属(16)被沉积在空腔(7)和开口(12)两者中(见图10)。其次，金属(16)的上表面凹陷，直到非导电结构(2)被暴露(参见图11和12)。图11示出通过化学机械平面化使金属(16)凹陷的实施例。图12示出了一实施例，其中以如下方式通过干法蚀刻使金属层凹陷：以保持宽度大于空腔(7)上方的第一距离(Lstem)的金属帽。这样做的好处是可以进一步降低电阻。
源极和漏极通常在步骤g中提供在栅极的两侧。
在第三方面中，本发明涉及场效应晶体管，包括：
a.一起形成产生二维电子气的异质结的半导体沟道层和势垒层，
b.包括空腔的介电层，该空腔具有侧壁和属于势垒层的底表面，
c.介电层上方的第二非导电层，共形地覆盖空腔的侧壁和底表面，从而使该空腔变窄以形成较窄空腔，并且限定该较窄空腔的各侧壁之间的第一距离，
d.存在于空腔的底表面上的第二非导电层的一部分中的开口，该开口具有被隔开小于第一距离的第二距离的各侧壁，
e.在势垒层上方的源电极和漏电极，以及
f.填充空腔和开口并且位于源电极和漏电极之间的栅极。
对于本领域技术人员来说，实现体现本发明的……目标的其他安排将是显而易见的。
可以理解，尽管本文针对根据本发明的设备讨论了优选实施例、具体结构和配置以及材料，但是可做出形式和细节上的各种改变或修改而不背离本发明的范围。例如，上面给出的任何分子式仅代表可被使用的步骤。可从框图中增删功能，且可在功能框之间互换操作。在本发明范围内可对所述方法增删步骤。

Claims (16)

1.一种用于形成用于场效应晶体管的制造的中间体(1)的工艺，所述工艺包括以下步骤：
a.提供半导体结构(6)，所述半导体结构包括：
i.半导体沟道层(3)，
ii.势垒层(4)，所述势垒层(4)与所述半导体沟道层(3)形成异质结，由此产生二维电子气(5)，
iii.所述势垒层(4)上方的非导电结构(2)，所述非导电结构(2)包括具有侧壁(8)和底表面(9)的空腔(7)，各侧壁(8)被隔开第一距离(Lstem)，
b.在所述非导电结构(2)上方共形地提供第一非导电层(11)，从而覆盖所述空腔(7)的所述侧壁(8)和所述底表面(9)，
c.以如下方式来蚀刻所述第一非导电层(11)：使其从所述底表面(9)的至少一部分移除，但仍覆盖所述侧壁(8)，
d.通过使用覆盖所述侧壁(8)的所述第一非导电层(11)作为掩模，蚀刻穿过所述底表面至多直到达到所述半导体沟道层(3)，由此在所述非导电结构(2)的所述底表面(9)上形成开口(12)，所述开口(12)具有被隔开小于第一距离(Lstem)的第二距离的各侧壁(18)，以及
e.完全移除所述第一非导电层(11)。
2.如权利要求1所述的工艺，其特征在于，所述步骤d中的蚀刻在到达所述半导体沟道层(3)之前停止，并且其中所述场效应晶体管是高电子迁移率晶体管。
3.如权利要求2所述的工艺，其特征在于，所述步骤d中的蚀刻在到达所述势垒层(4)之前停止，并且其中所述高电子迁移率晶体管是金属绝缘体半导体高电子迁移率晶体管。
4.如权利要求1或权利要求2所述的工艺，其特征在于，所述空腔(7)的所述底表面(9)属于所述势垒层(4)。
5.如权利要求4所述的工艺，其特征在于，所述空腔(7)的所述底表面(9)是所述势垒层(4)的顶表面。
6.如权利要求1到3中任一项所述的工艺，其特征在于，在步骤a中提供的所述第一非导电结构(2)是由以下形成：
--包括空腔(7’)的介电层(13)，所述空腔(7’)具有侧壁(8’)和属于所述势垒层(4)的底表面(9’)，以及
--在所述介电层(13)上方的第二非导电层(10)，共形地覆盖所述空腔(7’)的所述侧壁(8’)和所述底表面(9’)，
其中步骤b中提供的所述第一非导电层(11)被提供在所述第二非导电层(10)上。
7.如权利要求1到3中任一项所述的工艺，其特征在于，在步骤a中提供的所述第一非导电结构(2)是由以下形成：
a.包括空腔(7)的介电层(13)，所述空腔(7)具有侧壁(8)和底表面(9)，以及
b.所述势垒层(4)和所述介电层(13)之间的第二非导电层(10)，并且其中所述空腔(7)的底部属于所述第二非导电层(10)的顶表面。
8.如权利要求6或权利要求7所述的工艺，其特征在于，所述第一非导电层(11)是由介电材料制成。
9.如权利要求1到3中任一项所述的工艺，其特征在于，步骤a中提供的所述非导电结构(2)是由单个介电层(13)形成，所述单个介电层(13)包括具有侧壁(8)和属于所述单个介电层(13)的底表面(9)的空腔(7)。
10.如前述权利要求中任一项所述的工艺，其特征在于，所述开口(12)具有侧壁(18)，其高度(Hg)垂直于所述非导电结构(2)的所述底表面(9)测量，在2到50nm之间，优选在2到20nm之间。
11.如前述权利要求中任一项所述的工艺，其特征在于，所述第一距离(Lstem)是从46到900nm。
12.如前述权利要求中任一项所述的工艺，其特征在于，所述第一距离(Lstem)至少比所述第二距离(Lg)大10％。
13.如前述权利要求中任一项所述的工艺，其特征在于，所述第二距离(Lg)是从1到500nm，优选从1到20nm。
14.如前述权利要求中任一项所述的工艺，其特征在于，所述第二非导电层(10)是由介电材料制成。
15.一种用于制造场效应晶体管的工艺，其包括如前述权利要求中任一项所述的工艺，并且进一步包括以下步骤：
f.在所述空腔(7)和所述开口(12)中提供栅极，以及
g.提供源极和漏极。
16.一种场效应晶体管，包括：
a.一起形成产生二维电子气(5)的异质结的半导体沟道层(3)和势垒层(4)，
b.包括空腔(7’)的介电层(13)，所述空腔(7’)具有侧壁(8’)和属于所述势垒层(4)的底表面(9’)，
c.所述介电层(13)上方的第二非导电层(10)，共形地覆盖所述空腔(7’)的所述侧壁(8’)和所述底表面(9’)，从而使空腔(7’)变窄以形成较窄空腔(7)，并且限定所述较窄空腔(7)的各侧壁(8)之间的第一距离(Lstem)，
d.存在于所述空腔(7’)的所述底表面(9’)上的所述第二非导电层(10)的一部分中的开口(12)，所述开口(12)具有被隔开小于所述第一距离(Lstem)的第二距离的各侧壁(18)，
e.在所述势垒层(4)上方的源电极和漏电极，以及
f.填充所述空腔(7)和所述开口(12)并且位于所述源电极和所述漏电极之间的栅极。
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Application publication date: 20210518