CN112800706A - 一种快速查找表线长模型可微化方法 - Google Patents
一种快速查找表线长模型可微化方法 Download PDFInfo
- Publication number
- CN112800706A CN112800706A CN202110375367.1A CN202110375367A CN112800706A CN 112800706 A CN112800706 A CN 112800706A CN 202110375367 A CN202110375367 A CN 202110375367A CN 112800706 A CN112800706 A CN 112800706A
- Authority
- CN
- China
- Prior art keywords
- model
- lookup table
- axis
- line length
- pins
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
一种快速查找表线长模型可微化方法,包括以下步骤:基于快速查找表线长模型,将快速查找表模型转换为半周长模型和双点模型的和;对半周长模型和双点模型分别进行可微化,实现对快速查找表模型的可微化。本发明的快速查找表线长模型可微化方法,通过解析法布局器在布局后进行实际全局绕线,其绕线长度比没有使用可微化快速查找表线长模型的解析法布局器的绕线长度要短,实现了对实际绕线长度的更好的逼近。
Description
技术领域
本发明涉及半导体集成电路设计技术领域,特别是涉及半导体集成电路设计工具后端布局中线长优化模型。
背景技术
在半导体集成电路设计中,有多种解析法线长优化模型,典型的方法有基于半周长的解析法线长优化模型和基于最小生成树的解析法线长优化模型,不同的线长模型对实际绕线的逼近程度不同,在布局器中的运行效果也不尽相同。解析法线长优化模型所追求的目标就是在保证优化模型数学完整性的基础上尽可能地逼近实际的绕线长度。
解析法布局器在布局中起着至关重要的作用。一个既能保证数学完备性,又能够尽可能地逼近实际绕线长度的解析法线长优化模型是很重要的。对于现代集成电路后端布局,一个好的线长优化模型能够为客户带来可观的芯片性能的提升,同时降低成本。
随着集成电路设计工艺技术的不断提升,客户对芯片功耗性能以及成本要求的不断提高,芯片设计者对后端设计软件的要求也在不断提高。因此后端布局器包括线长优化模型都需要同步进行提升,设计更先进的线长优化模型也就自然成了后端布局器设计中比较重要的一部分。
现有技术中,比较流行的解析法线长优化模型为基于半周长模型的解析法线长优化模型,主要原因是其计算简单效率高。然而其缺点也十分明显,就是对实际绕线长度的逼近程度比较差。也有论文指出一些对半周长模型的改进方法,然后其仅仅是对误差的一种修正,没有真正从数学角度去逼近实际绕线长度。基于最小生成树的解析法线长优化模型也是一种常用的方法,其对实际绕线的逼近程度相对于半周长模型有了大大提高,然而同快速查找表线长模型相比,其对实际绕线长度的逼近程度又有一定的差距。没有进行可微化的快速查找表线长模型是不能直接用于解析法布局器的。
基于半周长模型的解析法线长优化模型对实际绕线长度的逼近程度较低,因此也带来了后续流程中的更多不确定性。基于最小生成树线长模型的解析法线长优化模型在对实际绕线长度的逼近程度上有所提高,但相对于快速查找表线长模型仍有一定差距。快速查找表模型对实际绕线长度的逼近程度高,但是没有可微化模型,因此不能直接用于解析法布局器。
发明内容
为了解决现有技术存在的不足,本发明的目的在于提供一种快速查找表线长模型可微化方法,将快速查找表线长模型进行可微化,从而设计出一套可以在解析法布局器中使用的解析法线长优化模型,提高对实际绕线的逼近程度。
为实现上述目的,本发明提供的一种快速查找表线长模型可微化方法,包括以下步骤:
基于快速查找表线长模型,将快速查找表线长模型转换为半周长模型和双点模型的和;
对半周长模型和双点模型分别进行可微化,实现对快速查找表模型的可微化。
进一步的,所述基于快速查找表线长模型,将快速查找表模型转换为半周长模型和双点模型的和的步骤,还包括,根据模型线网生成哈南网格,根据哈南网格得到快速查找表线长。
进一步的,所述根据哈南网格得到快速查找表线长的步骤,还包括,将快速查找表线长转化为半周长线长与双点线长的和。
进一步的,所述对半周长模型和双点模型分别进行可微化,实现对快速查找表模型的可微化的步骤,还包括,
筛选出线网管脚中x轴最大、y轴最大的管脚和x轴最小、y轴最小的管脚,得到可微化的半周长模型;
获取每段快速查找表线长的宽度和高度系数,得到可微化的双点模型。
进一步的,所述筛选出线网管脚中x轴最大、y轴最大的管脚和x轴最小、y轴最小的管脚,得到可微化的半周长模型的步骤,还包括,
分别对x轴最大和y轴最大的管脚进行可微化;
分别对x轴最小和y轴最小的管脚进行可微化;
将可微化后的x轴最大和y轴最大的管脚减去x轴最小和y轴最小的管脚,得到可微化的半周长模型。
更进一步的,所述获取每段快速查找表线长的宽度和高度系数,得到可微化的双点模型的步骤,还包括,将线网管脚分别进行x轴坐标和y轴坐标从小到大排列,得到相邻管脚间的宽度和高度,根据宽度和高度系数得到可微化的双点模型。
为实现上述目的,本发明还提供一种电子设备,包括存储器和处理器,所述存储器上储存有在所述处理器上运行的计算机程序,所述处理器运行所述计算机程序时执行如上文所述的快速查找表线长模型可微化方法的步骤。
为实现上述目的,本发明还提供一种计算机可读存储介质,其上存储有计算机程序,所述计算机程序运行时执行如上文所述的快速查找表线长模型可微化方法的步骤。
本发明的快速查找表线长模型可微化方法,具有以下有益效果:
1)使用了可微化的快速查找表模型的解析法布局器在布局后进行实际全局绕线,其绕线长度比没有使用可微化快速查找表线长模型的解析法布局器的绕线长度要短。
2)将可微化后的模型用于解析法布局器,从而实现了对实际绕线长度的更好的逼近。
本发明的其它特征和优点将在随后的说明书中阐述,并且,部分地从说明书中变得显而易见,或者通过实施本发明而了解。
附图说明
附图用来提供对本发明的进一步理解,并且构成说明书的一部分,并与本发明的实施例一起,用于解释本发明,并不构成对本发明的限制。在附图中:
图1为根据本发明的快速查找表线长模型可微化方法流程图;
图2为根据本发明的实施例一4个管脚的可微化模型示意图。
具体实施方式
以下结合附图对本发明的优选实施例进行说明,应当理解,此处所描述的优选实施例仅用于说明和解释本发明,并不用于限定本发明。
本发明实施例中,是基于快速查找表线长模型,将快速查找表线长模型转换为半周长模型和双点模型的和,就可以利用对半周长模型和双点模型分别进行可微化,从而达到对快速查找表模型的可微化。对于半周长模型和双点模型,我们使用经典的方法将其进行可微化。
图1为根据本发明的快速查找表线长模型可微化方法流程图,下面将参考图1,对本发明的快速查找表线长模型可微化方法进行详细描述。
首先,在步骤101,基于快速查找表线长模型,将快速查找表线长模型转换为半周长模型和双点模型的和。
本发明实施例中,基于快速查找表线长模型,利用器件管脚的线形成的哈南网格,得到快速查找表线长:
FLUTEWL=wh1*h1+wh2*h2+…+wv1*v1+wv2*v2+…
=HPWL+(wh1-1)*h1+(wh2–1)*h2+…+(wv1-1)*v1+(wv2-1)*v2+…(公式1)
其中,wh为哈南网格中的每个格子的宽度的系数,wv为哈南网格中的每个格子的高度的系数。
图2为根据本发明的实施例一4个管脚的可微化模型示意图,如图2所示,一个有4个管脚的线网,四个管脚分别是P1,P2,P3和P4,从而形成了哈南网格如虚线所示。哈南网格中的每个格子的宽度和高度分别为h1,h2,h3和v1,v2,v3,这样我们就能够算出快速查找表线长:
FLUTEWL = h1 + 2*h2 + h3 + v1 + v2 + v3 (公式2)
优选地,将公式2进行整理得到:
FLUTEWL = [(h1 + h2 + h3)+(v1 + v2 + v3)]+ h2 (公式3)
其中,(h1 + h2 + h3)+(v1 + v2 + v3)的部分刚好是半周长线长,因此公式3可以转化为:
FLUTEWL = HPWL + h2 (公式4)
其中,FLUTEWL为快速查找表线长,HPWL为半周长线长。
在步骤102,对半周长模型和双点模型分别进行可微化,实现对快速查找表模型的可微化。
本实施例中,对快速查找表线长进行可微化:
=softmax(P1,P2,P3,P4)-softmin(P1,P2,P3,P4)+softmax(P1x,P4x)-softmin(P1x,P4x)。 (公式5)
优选地,公式5的通用的形式如下:
FLUTEWL=wh1*h1+wh2*h2+…+wv1*v1+wv2*v2+…
=HPWL+(wh1-1)*h1+(wh2–1)*h2+…+(wv1-1)*v1+(wv2-1)*v2+…(公式6)
其中,wh为哈南网格中的每个格子的宽度的系数,wv为哈南网格中的每个格子的高度的系数。
将公式6进行可微化后:
FLUTEWL=softmax(P1,P2,…)–softmin(P1,P2,…)+(wh1-1)*(softmax(P1’x,P2’x)-softmin(P1’x,P2’x))+(wh2–1)*(softmax(P2’x,P3’x)-softmin(P2’x,P3’x))+…+(wv1-1)*(softmax(P1’y,P2’y)-softmin(P1’y,P2’y))+(wv2-1)*(softmax(P2’y,P3’y)-softmin(P2’y,P3’y))+… (公式7)
其中,P1’x、 p2’x、p3’x、 p4’x是P1、P2、P3、P4的x轴坐标按从小到大排列的结果;P1’y、p2’y、 p3’y、 p4’y是P1、P2、P3、P4的y轴坐标按从小到大排列的结果。
本实施例中,softmax/softmin()可以用log-sum-exponential(LSE),weighted-average(WA)或者CHKS以及其他多种通用的转换模型中的任一种加以实现。
本发明提供了一种快速查找表线长模型可微化方法,可以在解析法布局器中使用的解析法线长优化模型,能够得到可微分的快速查找表模型。由于快速查找表模型对实际绕线长度的逼近程度高,因此将其可微化后用于解析法布局器中,可以在布局器中达到对实际绕线长度的较为准确的估计,得到更好的布局效果和线长优化。
本发明的一个实施例中,还提供一种电子设备,包括存储器和处理器,所述存储器上储存有在所述处理器上运行的计算机程序,所述处理器运行所述计算机程序时执行如上文所述的快速查找表线长模型可微化方法的步骤。
本发明的一个实施例中,还提供一种计算机可读存储介质,其上存储有计算机程序,所述计算机程序运行时执行如上文所述的快速查找表线长模型可微化方法的步骤。
本领域普通技术人员可以理解:以上所述仅为本发明的优选实施例而已,并不用于限制本发明,尽管参照前述实施例对本发明进行了详细的说明,对于本领域的技术人员来说,其依然可以对前述各实施例记载的技术方案进行修改,或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。
Claims (8)
1.一种快速查找表线长模型可微化方法,其特征在于,包括以下步骤:
基于快速查找表线长模型,将快速查找表线长模型转换为半周长模型和双点模型的和;
对半周长模型和双点模型分别进行可微化,实现对快速查找表模型的可微化。
2.根据权利要求1所述的快速查找表线长模型可微化方法,其特征在于,所述基于快速查找表线长模型,将快速查找表模型分为半周长模型和双点模型的和的步骤,还包括,根据模型线网生成哈南网格,根据哈南网格得到快速查找表线长。
3.根据权利要求2所述的快速查找表线长模型可微化方法,其特征在于,所述根据哈南网格得到快速查找表线长的步骤,还包括,将快速查找表线长转化为半周长线长与双点线长的和。
4.根据权利要求1所述的快速查找表线长模型可微化方法,其特征在于,所述对半周长模型和双点模型分别进行可微化,实现对快速查找表模型的可微化的步骤,还包括,
筛选出线网管脚中x轴最大、y轴最大的管脚和x轴最小、y轴最小的管脚,得到可微化的半周长模型;
获取每段快速查找表线长的宽度和高度系数,得到可微化的双点模型。
5.根据权利要求4所述的快速查找表线长模型可微化方法,其特征在于,所述筛选出线网管脚中x轴最大、y轴最大的管脚和x轴最小、y轴最小的管脚,得到可微化的半周长模型的步骤,还包括,
分别对x轴最大和y轴最大的管脚进行可微化;
分别对x轴最小和y轴最小的管脚进行可微化;
将可微化后的x轴最大和y轴最大的管脚减去x轴最小和y轴最小的管脚,得到可微化的半周长模型。
6.根据权利要求4所述的快速查找表线长模型可微化方法,其特征在于,所述获取每段快速查找表线长的宽度和高度系数,得到可微化的双点模型的步骤,还包括,将线网管脚分别进行x轴坐标和y轴坐标从小到大排列,得到相邻管脚间的宽度和高度,根据宽度和高度系数得到可微化的双点模型。
7.一种电子设备,其特征在于,包括存储器和处理器,所述存储器上储存有在所述处理器上运行的计算机程序,所述处理器运行所述计算机程序时执行权利要求1至6任一项所述的快速查找表线长模型可微化方法的步骤。
8.一种计算机可读存储介质,其上存储有计算机程序,其特征在于,所述计算机程序运行时执行权利要求1至6任一项所述的快速查找表线长模型可微化方法的步骤。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202110375367.1A CN112800706B (zh) | 2021-04-08 | 2021-04-08 | 一种快速查找表线长模型可微化方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202110375367.1A CN112800706B (zh) | 2021-04-08 | 2021-04-08 | 一种快速查找表线长模型可微化方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN112800706A true CN112800706A (zh) | 2021-05-14 |
CN112800706B CN112800706B (zh) | 2021-07-06 |
Family
ID=75816470
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202110375367.1A Active CN112800706B (zh) | 2021-04-08 | 2021-04-08 | 一种快速查找表线长模型可微化方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN112800706B (zh) |
Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101241523A (zh) * | 2008-03-10 | 2008-08-13 | 清华大学 | 全芯片互连线功耗最优的布局阶段缓冲器规划方法 |
CN101373492A (zh) * | 2008-05-04 | 2009-02-25 | 清华大学 | 三维芯片热通孔和性能优化的空白区重分配方法 |
JP2013178112A (ja) * | 2012-02-28 | 2013-09-09 | Fujikura Ltd | 抵抗率測定方法 |
US20130294135A1 (en) * | 2009-07-30 | 2013-11-07 | Elpida Memory, Inc. | Semiconductor device having hierarchically structured bit lines and system including the same |
JP2014003090A (ja) * | 2012-06-15 | 2014-01-09 | Nec Corp | 回路基板 |
CN103605820A (zh) * | 2013-09-12 | 2014-02-26 | 福州大学 | 基于l1范数模型的vlsi标准单元全局布局方法 |
CN109033580A (zh) * | 2018-07-11 | 2018-12-18 | 中国矿业大学(北京) | 一种应用于三维集成电路的层分配方法 |
CN111767689A (zh) * | 2020-05-20 | 2020-10-13 | 西南科技大学 | 一种基于图形处理的三维集成电路布局方法 |
CN112199920A (zh) * | 2020-12-04 | 2021-01-08 | 南京集成电路设计服务产业创新中心有限公司 | 一种布局方法、电子设备及计算机可读存储介质 |
CN112199921A (zh) * | 2020-12-07 | 2021-01-08 | 南京集成电路设计服务产业创新中心有限公司 | 一种基于解析布局算法的数据路径布局方法 |
CN112257365A (zh) * | 2020-12-08 | 2021-01-22 | 南京集成电路设计服务产业创新中心有限公司 | 一种基于几何信息并行建立时序图的方法 |
CN112364584A (zh) * | 2021-01-13 | 2021-02-12 | 南京集成电路设计服务产业创新中心有限公司 | 一种基于分布式的静态时序分析方法 |
-
2021
- 2021-04-08 CN CN202110375367.1A patent/CN112800706B/zh active Active
Patent Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101241523A (zh) * | 2008-03-10 | 2008-08-13 | 清华大学 | 全芯片互连线功耗最优的布局阶段缓冲器规划方法 |
CN101373492A (zh) * | 2008-05-04 | 2009-02-25 | 清华大学 | 三维芯片热通孔和性能优化的空白区重分配方法 |
US20130294135A1 (en) * | 2009-07-30 | 2013-11-07 | Elpida Memory, Inc. | Semiconductor device having hierarchically structured bit lines and system including the same |
JP2013178112A (ja) * | 2012-02-28 | 2013-09-09 | Fujikura Ltd | 抵抗率測定方法 |
JP2014003090A (ja) * | 2012-06-15 | 2014-01-09 | Nec Corp | 回路基板 |
CN103605820A (zh) * | 2013-09-12 | 2014-02-26 | 福州大学 | 基于l1范数模型的vlsi标准单元全局布局方法 |
CN109033580A (zh) * | 2018-07-11 | 2018-12-18 | 中国矿业大学(北京) | 一种应用于三维集成电路的层分配方法 |
CN111767689A (zh) * | 2020-05-20 | 2020-10-13 | 西南科技大学 | 一种基于图形处理的三维集成电路布局方法 |
CN112199920A (zh) * | 2020-12-04 | 2021-01-08 | 南京集成电路设计服务产业创新中心有限公司 | 一种布局方法、电子设备及计算机可读存储介质 |
CN112199921A (zh) * | 2020-12-07 | 2021-01-08 | 南京集成电路设计服务产业创新中心有限公司 | 一种基于解析布局算法的数据路径布局方法 |
CN112257365A (zh) * | 2020-12-08 | 2021-01-22 | 南京集成电路设计服务产业创新中心有限公司 | 一种基于几何信息并行建立时序图的方法 |
CN112364584A (zh) * | 2021-01-13 | 2021-02-12 | 南京集成电路设计服务产业创新中心有限公司 | 一种基于分布式的静态时序分析方法 |
Non-Patent Citations (3)
Title |
---|
KEH-CHING HUANG等: "A transfer length model for contact resistance of two-layer systems with arbitrary interlayer coupling under the contacts", 《IEEE TRANSACTIONS ON ELECTRON DEVICES》 * |
于宝东: "用于物理综合的布线估计算法", 《中国博士学位论文全文数据库.信息科技辑》 * |
刘杰: "超大规模集成电路详细布局算法研究", 《万方学位论文》 * |
Also Published As
Publication number | Publication date |
---|---|
CN112800706B (zh) | 2021-07-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN109783984B (zh) | 一种适用于cpu核频率提升的布局布线方法 | |
JP4001449B2 (ja) | 不要輻射解析方法 | |
CN101826124B (zh) | 分析集成电路效能的系统与方法 | |
US6735742B2 (en) | Method for optimizing a cell layout using parameterizable cells and cell configuration data | |
US6553553B2 (en) | Method of designing layout of semiconductor device | |
US7689964B2 (en) | System and method for routing connections | |
CN116108802B (zh) | 一种标准单元库确定方法、装置及系统 | |
JP4021900B2 (ja) | Lsiの設計支援方法 | |
CN112231866A (zh) | 电源分配网络的电容选择方法、装置、服务器和介质 | |
CN115270687A (zh) | 芯片布局方法、装置、设备及存储介质 | |
US7962320B2 (en) | Method, apparatus and program for creating a power pin model of a semiconductor integrated circuit | |
US8626482B2 (en) | Equivalent circuit simulation system and method | |
CN103870617A (zh) | 低频芯片自动布局布线方法 | |
CN112800706B (zh) | 一种快速查找表线长模型可微化方法 | |
US7110929B1 (en) | System and method of providing additional circuit analysis using simulation templates | |
CN115495921B (zh) | 一种基于环路电流法解耦的电力电子系统仿真方法 | |
CN114580323A (zh) | 一种芯片版图的更新方法及其更新装置 | |
CN109193617B (zh) | 基于紧约束识别的电力系统脆弱点评价方法及系统 | |
CN117195782B (zh) | 在物理设计前期检测动态电压降的方法及相关设备 | |
CN118278329B (zh) | 优化门级网表中触发器尺寸的方法、电子设备和介质 | |
JP2005190495A (ja) | Lsiの設計支援方法 | |
US20170098027A1 (en) | Area aware schematic design by analysing area of each component using scripting languages | |
CN116663486A (zh) | 一种基于pi分析的芯片电源规划方法及相关装置 | |
CN113033024B (zh) | 输电网细粒度并行电磁暂态仿真方法、系统、终端及介质 | |
CN113688587A (zh) | 一种电路布图的生成方法、装置、计算机设备及存储介质 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |