CN112771678A - 半导体器件及其制造方法 - Google Patents

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Abstract

本公开涉及一种半导体器件及其制造方法。所述半导体器件包含：衬底；第一氮化物半导体层，其设置在所述衬底上；第二氮化物半导体层，其设置在所述第一氮化物半导体层上且具有比所述第一氮化物半导体层的带隙更大的带隙。所述半导体器件进一步包含第一栅极导体，其设置在所述第二氮化物半导体层的第一区上；钝化层，其覆盖所述第一栅极导体；以及第二栅极导体，其设置在所述钝化层和所述第二氮化物半导体层的第二区上，其中所述第一区与所述第二区横向间隔开。

Description

半导体器件及其制造方法
技术领域
本公开涉及半导体领域，并且更具体地，涉及一种具有高载流子浓度和高载流子迁移率的高电子迁移率晶体管(HEMT)和其制造方法。
背景技术
高电子迁移率晶体管(HEMT)是场效应晶体管。HEMT不同于金属氧化物半导体(MOS)晶体管，原因在于HEMT采用具有形成异质结的不同带隙的两种类型的材料，并且异质结的极化在沟道层中形成二维电子气体(2DEG)区以用于为载流子提供沟道。HEMT由于其极佳高频特性而引起大量关注。HEMT可在高频率下操作，这是因为HEMT的电流增益可比MOS晶体管好许多倍，并且因此可广泛地用于各种移动器件中。
在HEMT的制造过程中，不断采用不同的材料进行研究，以获得性能更高的HEMT。为了将半导体器件应用于不同领域，还通过在包含HEMT的半导体器件的制造过程中集成不同类型的组件来进行持续的研究。
发明内容
根据本公开的一些实施例，提供一种半导体器件。所述半导体器件包含：衬底；第一氮化物半导体层，其设置在所述衬底上；第二氮化物半导体层，其设置在所述第一氮化物半导体层上且具有比所述第一氮化物半导体层的带隙更大的带隙。所述半导体器件进一步包含第一栅极导体，其设置在所述第二氮化物半导体层的第一区上；钝化层，其覆盖所述第一栅极导体；以及第二栅极导体，其设置在所述钝化层和所述第二氮化物半导体层的第二区上，其中所述第一区与所述第二区横向间隔开。
根据本公开的一些实施例，提供一种半导体器件。所述半导体器件包含：衬底；第一氮化物半导体层，其设置在所述衬底上；第二氮化物半导体层，其设置在所述第一氮化物半导体层上且具有比所述第一氮化物半导体层的带隙更大的带隙。所述半导体器件进一步包含第一晶体管，所述第一晶体管包括第一栅极导体、第一漏极电极和第一源极电极。所述半导体器件进一步包含第二晶体管，所述第二晶体管包括第二栅极导体、第二漏极电极和第二源极电极。所述半导体器件进一步包含钝化层，其中所述第一栅极导体和所述第二栅极导体设置在所述钝化层的相对侧。
根据本公开的一些实施例，提供一种用于制造半导体器件的方法。所述方法包括形成具有衬底、沟道层和阻挡层的半导体结构；在所述阻挡层的第一区上形成第一栅极导体；形成覆盖所述第一栅极导体的第一电介质层；以及在所述第一电介质层上并且在所述阻挡层的与所述第一区横向间隔开的第二区上形成第二栅极导体。
附图说明
当结合附图阅读时，易于根据以下详细描述理解本公开的各方面。应注意，各种特征可能并不按比例绘制。实际上，为了论述清楚起见，可以任意增大或减小各种特征的尺寸。
图1示出根据本公开的一些实施例的半导体器件的横截面视图；
图2A示出根据本公开的一些实施例的包含两个有源组件区的半导体器件的横截面视图；
图2B示出根据本公开的一些实施例的如图2A所示的虚线圆圈A中的结构的放大横截面视图；
图2C示出根据本公开的一些实施例的如图2A所示的虚线圆圈A中的结构的放大横截面视图；
图2D示出根据本公开的一些实施例的如图2A所示的虚线圆圈A中的结构的放大横截面视图；
图2E示出根据本公开的一些实施例的如图2A所示的虚线圆圈A中的结构的放大横截面视图；
图3示出根据本公开的一些实施例的包含两个有源组件区的半导体器件的横截面视图；
图4示出根据本公开的一些实施例的包含有源组件和无源组件的区的半导体器件的横截面视图；
图5A示出根据本公开的一些实施例的包含有源组件和无源组件的区的半导体器件的横截面视图；
图5B示出根据本公开的一些比较实施例的包含有源组件和无源组件的区的半导体器件的横截面视图；
图6A示出根据本公开的一些实施例的沿如图5A所示的虚线C-C'的半导体器件的俯视图；
图6B示出根据本公开的一些实施例的沿如图5A所示的虚线C-C'的半导体器件的俯视图；
图6C示出根据本公开的一些实施例的沿如图5A所示的虚线C-C'的半导体器件的俯视图；
图6D示出根据本公开的一些实施例的沿如图5A所示的虚线C-C'的半导体器件的俯视图；
图6E示出根据本公开的一些实施例的沿如图5A所示的虚线C-C'的半导体器件的俯视图；
图7A示出根据本公开的一些实施例的示意性电路图；
图7B示出根据本公开的一些实施例的示意性电路图；
图7C示出根据本公开的一些实施例的示意性电路图；
图8A示出根据本公开的一些实施例的示意性电路图；
图8B示出根据本公开的一些实施例的脉冲产生电路的波形；
图9A、9B、9C、9D、9E和9F示出根据本公开的一些实施例的用于制造半导体器件的操作；
图10A、10B和10C示出根据本公开的一些实施例的用于制造半导体器件的操作；
图11A、11B和11C示出根据本公开的一些实施例的用于制造半导体器件的操作；
图12A和12B示出根据本公开的一些比较实施例的用于制造半导体器件的操作。
具体实施方式
下文详细论述本公开的实施例。然而，应了解，本公开提供了可体现在广泛多种特定上下文中的许多适用的概念。应了解，以下公开内容提供许多不同实施例或实例以用于实施所提供主题的不同特征。下文描述组件和布置的特定实例。当然，这些只是实例且并不意在为限制性的。
使用特定语言描述如图所示的以下实施例或实例。然而，应了解，所论述的特定实施例仅仅是说明性的并且不限制本公开的范围。另外，所属领域的一般技术人应了解，对所公开实施例以及本文中所公开的原理的任何其它应用的任何改变及/或修改都涵盖在本公开的范围内。
此外，本公开可在各种实例中重复参考标号和/或字母。此重复是出于简化和清楚的目的且本身并不指示所论述的各种实施例和/或配置之间的关系。
氮化镓(GaN)预期为下一代功率半导体器件的关键材料，其具有较高击穿强度、较快开关速度、较高热导率、较低导通电阻(Ron)和较高电流增益的性质。包含此宽带隙半导体材料的功率器件可明显胜过传统的Si基功率芯片(例如，MOSFET)。包含此宽带隙半导体材料的射频(RF)器件可明显胜过传统的Si基RF器件。因而，GaN基功率器件/RF器件将在功率转换产品和RF产品的市场中起关键作用，所述功率转换产品和RF产品包含电池充电器、智能手机、计算机、服务器、基站、汽车电子产品、照明系统和光伏器件。
图1示出根据本公开的一些实施例的半导体器件的横截面视图。
图1示出半导体器件100。半导体器件100可以包含区100C、100E、100D和100R。区100C、100E、100D和100R可以彼此横向间隔开。区100C、100E、100D和100R彼此不重叠。区100C、100E、100D和100R可以包含彼此不同的电气组件。在一些实施例中，区100C包含电容器。区100E包含晶体管。区100D包含另一晶体管。区100R包含电阻器。
半导体器件100可以包含衬底10、缓冲层12、氮化物半导体层14和氮化物半导体层16。
衬底10可以包含例如但不限于硅(Si)、掺杂Si、碳化硅(SiC)、硅化锗(SiGe)、砷化镓(GaAs)或其它半导体材料。衬底10可以包含例如但不限于蓝宝石、绝缘体上硅(SOI)或其它合适的材料。在一些实施例中，衬底10可以包含硅材料。在一些实施例中，衬底10可以是硅衬底。
缓冲层12可以包含GaN、AlGaN或氮化铝(AlN)，并且提供从非GaN衬底到GaN基有源结构的界面。缓冲层14降低有源器件层中的缺陷浓度。
氮化物半导体层14可以包含III-V族层。氮化物半导体层14可以包含例如但不限于III族氮化物，例如，化合物AlyGa(1-y)N，其中y≤1。在一些实施例中，氮化物半导体层14可以包含GaN。氮化物半导体层14也可以称为沟道层。
氮化物半导体层16可以包含III-V族层。氮化物半导体层16可以包含例如但不限于III族氮化物，例如，化合物AlyGa(1-y)N，其中y≤1。氮化物半导体层16的带隙可以大于氮化物半导体层14的带隙。在一些实施例中，氮化物半导体层16的材料可以包含AlGaN。在一些实施例中，氮化物半导体层16的材料可以包含未掺杂的AlGaN。氮化物半导体层16也可以称为阻挡层。
氮化物半导体层16的带隙可以大于第一氮化物半导体层14的带隙。可以在氮化物半导体层14与氮化物半导体层16之间形成异质结。不同氮化物的异质结的极化在氮化物半导体层14中形成二维电子气体(2DEG)区。通常在具有较低带隙的层(例如，GaN)中形成2DEG区。
钝化层22可以设置在氮化物半导体层16上。半导体器件100可以包含在钝化层22上方的多层电介质层。在钝化层22上方的电介质层(例如，电介质层401和403)可以统称为层间电介质层(ILD)40。电介质层401和403也可以称为钝化层。ILD 40也称为钝化层。
区100C、100E、100D和100R可以通过设置在氮化物半导体层16内的隔离器彼此隔离。
区100C可以通过隔离器36a与区100E隔离。区100E可以通过隔离器36b与区100D隔离。区100D可以通过隔离器36c与区100R隔离。隔离器36a、36b和36c可以将不同区的氮化物半导体层16和钝化层22分开。隔离器36a、36b和36c可以使不同区的氮化物半导体层16和钝化层22断开。隔离器36a、36b和36c可以使氮化物半导体层14内的2DEG断开。
参考半导体器件100的区100E，半导体栅极18可以设置在氮化物半导体层16上，并且栅极导体20可以设置在半导体栅极18上。半导体栅极18和栅极导体20可以被钝化层22覆盖。栅极导体28可以与栅极导体20接触。半导体栅极18、栅极导体20和一部分栅极导体28可以被电介质层24、401和403覆盖。栅极导体28、栅极导体20和半导体栅极18可以统称为栅极堆叠gs1或栅极结构gs1。栅极导体28也可以称为导电端子28。
半导体栅极28可以包含III-V族层。半导体栅极28可以包含例如但不限于III族氮化物。半导体栅极28可以包含化合物AlyGa(1-y)N，其中y≤1。在一些实施例中，半导体栅极28的材料可以包含p型掺杂III-V族层。在一些实施例中，半导体栅极28的材料可以包含p型掺杂GaN。
若干导电层34a1、34b1和34c1可以设置在区100E内并且与栅极堆叠gs1横向间隔开。导电层34a1、34b1和34c1可以竖直地彼此间隔开。在半导体器件100的一些应用中，导电层34a1、34b1和34c1可以称为场板。
导电端子32b和32c可以设置在栅极堆叠gs1的相对侧。导电端子32b和32c可以与氮化物半导体层16接触。导电端子32b和32c可以被电介质层24围绕并且被电介质层401覆盖。电介质层24也可以是钝化层。
参考半导体器件100的区100C，钝化层22可以设置在氮化物半导体层16上，并且电介质层24可以设置在钝化层22上。导电层32a可以设置在电介质层24上，并且被电介质层401覆盖/围绕。导电层32a可以包含与导电端子32b和32c类似的材料。导电层32a可以包含与导电端子32b和32c相同的材料。可以在半导体器件100的制造过程中同时形成导电层32a以及导电端子32b和32c。
若干导电层可以设置在区100C内。例如，导电层34a2、34b2和34c2可以设置在区100C内。导电层34a2、34b2和34c2可以竖直地彼此间隔开。区100C可以在ILD 40内包含重新分布层(RDL)42和44。可以在导电层32a、34a2、34b2或34c2之间形成电连接。导电层32a、34a2、34b2或34c2可以形成电容器。
在一些实施例中，导电层32a可以通过导电通孔42v1、RDL 42和通孔42v2与导电层34b2电连接。在一些实施例中，导电层34a2可以通过导电通孔42v3与导电层34c2电连接。
导电层32a和导电层34b2可以通过导电通孔44v1电连接到RDL 44。导电层34a2和导电层34c2可以通过导电通孔44v2电连接到RDL 44。
参考半导体器件100的区100D，栅极导体26可以设置在电介质层24上。栅极导体30可以与栅极导体26接触。栅极导体26和一部分栅极导体30可以被电介质层24、401和403覆盖。栅极导体30和栅极导体26可以统称为栅极堆叠gs2或栅极结构gs2。栅极导体30也可以称为导电端子30。
导电端子32d和32e可以设置在栅极堆叠gs2的相对侧上。导电端子32d和32e可以与氮化物半导体层16接触。导电端子32d和32e可以被电介质层24围绕并且被电介质层401覆盖。
参考半导体器件100的区100R，导电端子32f和32g可以与氮化物半导体层16接触。导电端子32f和32g可以彼此横向间隔开。可以在导电端子32f与32g之间形成2DEG电阻器。2DEG电阻器可以电连接在导电端子32f与32g之间。在随后的段落中将进一步示出区100R内的2DEG电阻器的细节。
图2A示出根据本公开的一些实施例的包含两个有源组件区的半导体器件的横截面视图。
图2A示出半导体器件102的横截面视图。半导体器件包含区100E和100D。区100E可以包含晶体管。导电端子32b和32c可以是晶体管的源极/漏极，并且栅极堆叠gs1可以是晶体管的栅极。设置在区100E内的晶体管可以是增强模式(E模式)HEMT。
区100D可以包含晶体管。导电端子32d和32e可以是晶体管的源极/漏极，并且栅极堆叠gs2可以是晶体管的栅极。设置在区100D内的晶体管可以是耗尽模式(D模式)的金属绝缘体半导体(MIS)。
栅极导体20可以设置在电介质层24下方。栅极导体26可以设置在电介质层24上。栅极导体20和栅极导体26可以设置在电介质层24的相对侧。栅极导体20和栅极导体26可以设置在钝化层22的相对侧。电介质层24可以设置在氮化物半导体层16与栅极导体26之间。钝化层22可以设置在氮化物半导体层16与栅极导体26之间。
区100E可以通过隔离器36b与区100D隔离。然而，区100E的E-HEMT可以通过未在图2A中示出的RDL与区100D的D-MIS电连接。
导电端子32b、32c、32d和32e可以包含相同的材料。可以在半导体器件102的制造过程中同时制造导电端子32b、32c、32d和32e。栅极导体28和30可以包含相同的材料。可以在半导体器件102的制造过程中同时制造栅极导体28和30。
图2B示出根据本公开的一些实施例的如图2A所示的虚线圆圈A中的结构的放大横截面视图。图2B所示的结构可以是半导体器件102在执行退火工艺之前的虚线圆圈A的放大视图。
粘合剂层241可以设置在电介质层24上。粘合剂层241可以包含氮化物层。粘合剂层241可以包含金属氮化物层。粘合剂层241可以包含例如但不限于TiN、AlN及其组合。粘合剂层241可以具有均匀的厚度。粘合剂层241可以具有一致的厚度。粘合剂层241可以具有恒定的厚度。粘合剂层241可以包含范围从大约4.5nm到大约15nm的厚度。粘合剂层241可以包含范围从大约4.5nm到大约9nm的厚度。粘合剂层241可以包含大约5nm的厚度。
导电端子32b可以包含半导体材料32_p。半导体材料32_p可以均匀地分布在导电端子32b内。半导体材料32_p可以与导电端子32b的导电材料或合金均匀地混合。半导体材料32_p和导电端子32b的导电材料可以形成化合物。在一些实施例中，半导体材料32_p可以包含例如碳(C)、硅(Si)、锗(Ge)、锡(Sn)、硫(S)、硒(Se)或碲(Te)中的一或多种。
半导体材料32_p可以均匀地分布在部分32b1、32b2和32b3内。半导体材料32_p的浓度可以沿着竖直轴x1在导电端子32b内均匀地分布。半导体材料32_p的浓度可以沿着水平轴x2在导电端子32b内均匀地分布。
导电端子32b中的半导体材料32_p的浓度可以在大约0.1％到大约0.3％的范围内。导电端子32b中的半导体材料32_p的浓度可以在大约0.3％到大约0.5％的范围内。导电端子32b中的半导体材料32_p的浓度可以在大约0.5％到大约0.8％的范围内。导电端子32b中的半导体材料32_p的浓度可以在大约0.2％到大约0.6％的范围内。导电端子32b中的半导体材料32_p的浓度可以在大约0.2％到大约0.8％的范围内。
导电端子32b的部分32b2可以延伸到氮化物半导体层16中。界面16i可以存在于导电端子32b的部分32b2与氮化物半导体层16之间。界面22i可以存在于钝化层22与氮化物半导体层16之间。界面16i也可以是导电端子32b的底表面。
界面16i可以与界面22i不共面。界面16i可以与界面22i不对准。界面16i可以低于界面22i。参考图2B，可以在氮化物半导体层14内形成2DEG 14g。更靠近2DEG 14g的界面16i(即，导电端子32b的底表面)可以改进导电端子32b的电连接。
图2C示出根据本公开的一些实施例的如图2A所示的虚线圆圈A中的结构的放大横截面视图。图2C所示的结构可以是半导体器件102在执行退火工艺之后的虚线圆圈A的放大视图。
半导体材料32_p和导电端子32b内的导电材料可以在退火工艺期间形成自对准硅化物(自对准的硅化物)层32s。自对准硅化物层32s可以沿着导电端子32b与电介质层24之间的界面32i1、32i2、32i4和32i5保形地形成。自对准硅化物层32s可以沿着导电端子32b与氮化物半导体层16之间的界面32i3保形地形成。在一些实施例中，自对准硅化物层32s可以被认为是导电端子32b的一部分。
自对准硅化物层32s可有助于减小在导电端子32b与氮化物半导体层16之间形成的欧姆接触的电阻。在一些实施例中，自对准硅化物层32s可有助于将欧姆接触的电阻减小至0.3Ω·mm的电平。通过将半导体材料32_p结合到导电端子32b中，可以形成自对准硅化物层32s，而无需在形成导电端子32b之前设置额外的硅层。通过将半导体材料32_p结合到导电端子32b中，可以消除在形成导电端子32b之前设置额外的硅层的步骤。消除额外的硅层可有助于降低制造的总成本。
自对准硅化物层32s包含半导体材料32_p。自对准硅化物层32s内的半导体材料32_p的浓度可以大于导电端子32b内的半导体材料的浓度。
自对准硅化物层32s中的半导体材料32_p的浓度可以大于0.8％。自对准硅化物层32s中的半导体材料32_p的浓度可以大于1.2％。自对准硅化物层32s中的半导体材料32_p的浓度可以大于1.8％。自对准硅化物层32s中的半导体材料32_p的浓度可以大于2.5％。
自对准硅化物层32s中的半导体材料32_p的浓度可以小于6％。自对准硅化物层32s中的半导体材料32_p的浓度可以小于5％。自对准硅化物层32s中的半导体材料32_p的浓度可以小于4％。自对准硅化物层32s中的半导体材料32_p的浓度可以小于3％。
自对准硅化物层32s中的半导体材料32_p的浓度可以在大约0.2％到大约3％的范围内。自对准硅化物层32s中的半导体材料32_p的浓度可以在大约0.4％到大约3％的范围内。自对准硅化物层32s中的半导体材料32_p的浓度可以在大约0.6％到大约4％的范围内。自对准硅化物层32s中的半导体材料32_p的浓度可以在大约0.8％到大约5％的范围内。自对准硅化物层32s中的半导体材料32_p的浓度可以在大约1％到大约6％的范围内。
图2D示出根据本公开的一些实施例的如图2A所示的虚线圆圈A中的结构的放大横截面视图。图2D所示的结构可以是半导体器件102在执行退火工艺之前的虚线圆圈A的放大视图。
中间层242可以设置在导电端子32b的底部附近。中间层242可以设置在导电端子32b与钝化层16之间。中间层242可以设置在导电端子32b与电介质层24之间。中间层242可以设置在导电端子32b与粘合剂层241之间。中间层242可以被认为是导电端子32b的一部分。
中间层242可以具有均匀的厚度。中间层242可以具有一致的厚度。中间层242可以具有恒定的厚度。中间层242可以包含范围从大约4.5nm到大约15nm的厚度。中间层242可以包含范围从大约4.5nm到大约9nm的厚度。中间层242可以包含大约5nm的厚度。
中间层242可以不影响载流子的传输。中间层242可以不降低载流子的传输。中间层242可以不影响电子的传输。中间层242可以不影响氮化物半导体层16与导电端子32b之间的电子传输。中间层242可以不影响氮化物半导体层16与导电端子32b之间的电子传输。
中间层242可以与氮化物半导体层16形成欧姆接触。中间层242可以形成低电阻欧姆接触。中间层242可以将欧姆接触的电阻减小到约0.3Ω·mm。
中间层242和导电端子32b可以与氮化物半导体层16形成欧姆接触。中间层242可以阻止导电端子32b的元素的扩散。中间层242可以阻止导电端子32b的元素的扩散。中间层242可以减轻导电端子32b的元素的扩散。中间层242可以防止导电端子32b的元素进入氮化物半导体层16。中间层242可以使氮化物半导体层16缺少导电端子32b的元素。中间层242可以使氮化物半导体层16不含导电端子32b的钛、铝和硅中的至少一种。
中间层242可以包含氮化物层。中间层242可以包含金属氮化物层。中间层242可以包含例如但不限于TiN、AlN及其组合。在一些实施例中，中间层242可以包含与粘合剂层241的材料相似或相同的材料。
参考图2D，中间层242包含部分242a、242b和242c。可以将部分242a设置在粘合剂层241上。可以将部分242b设置在导电端子32b与电介质层24之间。可以将部分242c设置在导电端子32b与氮化物半导体层16之间。
可以在导电端子32b与中间层242之间形成界面242i1。可以在中间层242与氮化物半导体层16之间形成界面242i2。
界面242i2可以是基本上均匀的。界面242i2可以是基本上平坦的。界面242i2可以是基本上光滑的。界面242i2可以是基本上透明的。界面242i2可以是基本上连续的。
界面242i1与界面242i2之间的距离可以在大约4.5nm到大约15nm的范围内。界面242i1与界面242i2之间的距离可以在大约4.5nm到大约9nm的范围内。界面242i1与界面242i2之间的距离可以是约5nm。
应注意，由于隧穿效应的机制，可以施加中间层242。应注意，由于隧穿效应的机制，可以在氮化物半导体层16与导电端子32b之间插入中间层242。
界面242i1与界面242i2之间的距离可以足够接近以使载流子通过。界面242i1与界面242i2之间的距离可以足够接近以使电子通过。界面242i1与界面242i2之间的距离可以足够接近以允许电穴通过。
由于中间层242的施加，氮化物半导体层16可以不含导电端子32b的元素。由于中间层242的施加，导电端子32b的元素可能不会扩散到氮化物半导体层16中。由于中间层242的施加，导电端子32b的元素(例如Ti)可能不会扩散到氮化物半导体层16中。由于中间层242的施加，导电端子32b的元素(例如Si)可能不会扩散到氮化物半导体层16中。由于中间层242的施加，可以减小欧姆接触的电阻。由于中间层242的施加，可以减小氮化物半导体层16与导电端子32b之间的欧姆接触的电阻。
图2E示出根据本公开的一些实施例的如图2A所示的虚线圆圈A中的结构的放大横截面视图。图2E所示的结构可以是半导体器件102在执行退火工艺之后的虚线圆圈A的放大视图。
导电端子32b的导电材料、导电端子32b内的半导体材料32_p、粘合剂层241的一部分(即，粘合剂层241的在中间层242的部分242a下方的部分)以及中间层242可以在退火工艺期间形成自对准硅化物(自对准的硅化物)层32s'。在一些实施例中，自对准硅化物层32s'可以被认为是导电端子32b的一部分。
自对准硅化物层32s'包含半导体材料32_p。自对准硅化物层32s'内的半导体材料32_p的浓度可以大于导电端子32b内的半导体材料的浓度。
自对准硅化物层32s'中的半导体材料32_p的浓度可以大于0.8％。自对准硅化物层32s'中的半导体材料32_p的浓度可以大于1.2％。自对准硅化物层32s'中的半导体材料32_p的浓度可以大于1.8％。自对准硅化物层32s'中的半导体材料32_p的浓度可以大于2.5％。
自对准硅化物层32s'中的半导体材料32_p的浓度可以小于6％。自对准硅化物层32s'中的半导体材料32_p的浓度可以小于5％。自对准硅化物层32s'中的半导体材料32_p的浓度可以小于4％。自对准硅化物层32s'中的半导体材料32_p的浓度可以小于3％。
自对准硅化物层32s'中的半导体材料32_p的浓度可以在大约0.2％到大约3％的范围内。自对准硅化物层32s'中的半导体材料32_p的浓度可以在大约0.4％到大约3％的范围内。自对准硅化物层32s'中的半导体材料32_p的浓度可以在大约0.6％到大约4％的范围内。自对准硅化物层32s'中的半导体材料32_p的浓度可以在大约0.8％到大约5％的范围内。自对准硅化物层32s'中的半导体材料32_p的浓度可以在大约1％到大约6％的范围内。
图3示出根据本公开的一些实施例的包含两个有源组件区的半导体器件的横截面视图。
图3示出半导体器件104的横截面视图。半导体器件104包含区100E和100D'。区100E可以包含晶体管。导电端子32b和32c可以是晶体管的源极/漏极，并且栅极堆叠gs1可以是晶体管的栅极。设置在区100E内的晶体管可以是增强模式(E模式)HEMT。
区100D'可以包含晶体管。导电端子32d'和32e'可以是晶体管的源极/漏极，并且栅极堆叠gs2'(包含栅极导体27和31)可以是晶体管的栅极。栅极导体27可以与氮化物半导体层16直接接触。栅极导体27可以被钝化层22覆盖。栅极导体27和31可以设置在钝化层22的相对侧。设置在区100D'内的晶体管可以是耗尽模式(D模式)HEMT。
区100E可以通过隔离器36b'与区100D'隔离。然而，区100E的E-HEMT可以通过未在图3中示出的RDL与区100D'的D-HEMT电连接。
导电端子32b、32c、32d'和32e'可以包含相同的材料。可以在半导体器件104的制造过程中同时制造导电端子32b、32c、32d'和32e'。栅极导体28和31可以包含相同的材料。可以在半导体器件104的制造过程中同时制造栅极导体28和31。
图4示出根据本公开的一些实施例的包含有源组件和无源组件的区的半导体器件的横截面视图。
图4示出半导体器件106的横截面视图。半导体器件106包含区100E和100C。区100E可以包含晶体管。导电端子32b和32c可以是晶体管的源极/漏极，并且栅极堆叠gs1可以是晶体管的栅极。设置在区100E内的晶体管可以是增强模式(E模式)HEMT。
若干导电层34a1、34b1和34c1可以设置在区100E内并且与栅极堆叠gs1横向间隔开。导电层34a1、34b1和34c1可以竖直地彼此间隔开。在半导体器件106的一些应用中，导电层34a1、34b1和34c1可以称为场板。
区100C可以包含电容器。区100C内的电容器可以由导电层32a、34a2、34b2和34c2中的两个或更多个构成。
导电层32a可以包含与导电端子32b和32c的材料类似的材料。导电层32a可以包含与导电端子32b和32c的材料相同的材料。可以在半导体器件106的制造过程中同时形成导电层32a以及导电端子32b和32c。
区100E的导电层34a1可以包含与区100C的导电层34a2的材料类似的材料。区100E的导电层34a1可以包含与区100C的导电层34a2的材料相同的材料。可以在半导体器件106的制造过程中同时形成区100E的导电层34a1和区100C的导电层34a2。
区100E的导电层34b1可以包含与区100C的导电层34b2的材料类似的材料。区100E的导电层34b1可以包含与区100C的导电层34b2的材料相同的材料。可以在半导体器件106的制造过程中同时形成区100E的导电层34b1和区100C的导电层34b2。
区100E的导电层34c1可以包含与区100C的导电层34c2的材料类似的材料。区100E的导电层34c1可以包含与区100C的导电层34c2的材料相同的材料。可以在半导体器件106的制造过程中同时形成区100E的导电层34c1和区100C的导电层34c2。
在一些实施例中，区100E的导电层34a1、34b1和34c1可以包含彼此不同的材料。在一些实施例中，区100C的导电层32a、34a2、34b2和34c2可以包含彼此不同的材料。
在一些实施例中，导电端子32b和32c可以包含与栅极导体20的材料类似的材料。在一些实施例中，导电端子32b和32c可以包含与栅极导体20的材料相同的材料。
栅极导体20可以包含氮化钛(TiN)。栅极导体20的厚度例如可以是约200nm。栅极导体20可以包含其它导电材料。在一些实施例中，栅极导体20可以包含掺杂有例如硼(B)或磷(P)的杂质的多晶硅。在一些实施例中，栅极导体20可以包含Ti、Al、Ni或Au。此外，栅极导体20可以包含金属化合物，所述金属化合物包括例如Ti、Al、Ni以及Au和Si(金属硅化物)。此外，栅极导体20可以包含金属氮化物，所述金属氮化物包括例如Ti、Al、Ni和Au。
栅极导体20可以包含多层结构。在一些实施例中，栅极导体20可以包含多种导电膜的堆叠结构。栅极导体20的材料和厚度可以根据半导体器件的应用而任选地选择。
在一些实施例中，导电端子32b和32c可以在其上包含堆叠膜，所述堆叠膜包括TiN膜和Al膜。TiN膜的厚度例如约为50nm，Al膜的厚度例如约为1000nm。与用于导电端子32b和32c的材料一样，可以使用可与氮化物半导体层16欧姆接触的任何材料。与形成导电端子32b和32c的材料一样，也可以使用包括例如Ti、Al、Mo(钼)、Nb(铌)、V(钒)等的金属膜。此外，可使用此类金属的混合物(合金)，或此类金属与Si的化合物膜(金属硅化物膜)，或此类金属的氮化物。此外，还可以使用此类材料的堆叠膜。
尽管可以同时形成区100E的导电层34a1和区100C的导电层34a2，但是导电层34a1的下表面(参见虚线h1)可以与导电层34a2的下表面(参见虚线h2)不对准。另外，导电层34a1的上表面(参见虚线h2)可以与导电层34a2的上表面(参见虚线h3)不对准。导电层34a1的下表面(参见虚线h1)和导电层34a2的下表面(参见虚线h2)可以不共面。导电层34a1的上表面(参见虚线h2)和导电层34a2的上表面(参见虚线h3)可以不共面。
尽管可以同时形成区100E的导电层34b1和区100C的导电层34b2，但是导电层34b1的下表面(参见虚线h3)可以与导电层34b2的下表面不对准(参见虚线h4)。另外，导电层34b1的上表面(参见虚线h4)可与导电层34b2的上表面(参见虚线h5)不对准。导电层34b1的下表面(参见虚线h3)和导电层34b2的下表面(参见虚线h4)可以不共面。导电层34b1的上表面(参见虚线h4)和导电层34b2的上表面(参见虚线h5)可以不共面。
区100E的导电层34c1和区100C的导电层34c2可以同时形成，并且导电层34c1的下表面可以与导电层34c2的下表面(参见虚线h6)对准/共面。另外，导电层34c1的上表面可以与导电层34c2的上表面(参见虚线h7)对准/共面。
再次参考图4，导电层32a、34a2、34b2和34c2可以竖直地彼此间隔开。导电层32a、34a2、34b2和34c2的边缘可以彼此横向间隔开。在一些实施例中，导电层32a、34a2、34b2和34c2的左边缘v1、v2、v3和v4可以彼此不对准。在一些实施例中，导电层32a、34a2、34b2和34c2的右边缘v5、v6、v7和v8可以彼此不对准。
电介质层401可以覆盖栅极导体20、导电端子32b和32c以及导电层32a。参考区100E，导电层34a1和导电端子32c可以设置在电介质层401的相对侧上。参考区100C，导电层32a和34a2可以设置在电介质层401的相对侧上。
电介质层403可以覆盖导电层34a1和34a2。参考区100E，导电层34a1和34b1可以设置在电介质层403的相对侧上。参考区100C，导电层34a2和34b2可以设置在电介质层403的相对侧上。
图5A示出根据本公开的一些实施例的包含有源组件和无源组件的区的半导体器件的横截面视图。
图5A示出半导体器件108的横截面视图。半导体器件108包含区100E和100R。区100E可以包含晶体管。导电端子32b和32c可以是晶体管的源极/漏极，并且栅极堆叠gs1可以是晶体管的栅极。设置在区100E内的晶体管可以是增强模式(E模式)HEMT。
区100R可以包含电阻器。区100R的电阻器可以位于如图5A所示的虚线矩形B内。区100R的电阻器可以电连接在导电端子32f与32g之间。可以通过将杂质掺杂到氮化物半导体层14中来形成区100R的电阻器。可以通过离子注入来形成区100R的电阻器。可以通过离子注入(例如，注入氮(N)、氩(Ar)、硼(B)或磷(P))破坏晶格结构而在氮化物半导体层14中形成区100R的电阻器。
在掺杂工艺中，可以控制虚线矩形B内电阻器的电阻。在一些实施例中，可以通过修改掺杂工艺中使用的杂质的类型或量来控制虚线矩形B内电阻器的电阻。在保持区100R的尺寸不变的前提下，虚线矩形B内的电阻器的电阻可以具有相对高的值。
区100E可通过隔离器36c与区100R隔离。然而，区100E的E-HEMT可通过图5A中未描绘的RDL与区100R的电阻器电连接。在一些实施例中，E-HEMT的导电端子32b可以电连接到区100R的电阻器。在一些实施例中，E-HEMT的导电端子32c可以电连接到区100R的电阻器。在一些实施例中，E-HEMT的栅极堆叠gs1可以电连接到区100R的电阻器。
图5B示出根据本公开的一些比较实施例的包含有源组件和无源组件的区的半导体器件的横截面视图。
图5B示出半导体器件108'的横截面视图。半导体器件108'包含区100E和100R'。区100E可以包含晶体管。导电端子32b和32c可以是晶体管的源极/漏极，并且栅极堆叠gs1可以是晶体管的栅极。设置在区100E内的晶体管可以是增强模式(E模式)HEMT。
区100R'可以包含电阻器44r。电阻器44r可以设置在与RDL 44相同的层中。在一些实施例中，为了在导电端子32f与32g之间实现高电阻，电阻器44r的长度L1需要大于某个值。在一些实施例中，为了在导电端子32f与32g之间实现高电阻，电阻器44r的厚度D2需要小于某个值。
达到一定电阻电平所需的长度L1可能会扩大半导体器件108'的尺寸。达到一定电阻电平所需的长度L1可能对半导体器件108'的小型化产生不利影响。此外，由于厚度D2不同于厚度D1，因此需要单独的步骤来形成电阻器44r和RDL 44，并且结果，制造半导体器件108′的总成本可能增加。
图6A示出根据本公开的一些实施例的沿如图5A所示的虚线C-C'的半导体器件的俯视图。
区100E包含有源区14a和掺杂区14b。有源区14a可以是氮化物半导体层14内的2DEG区。导电端子32b和32c以及栅极堆叠gs1可以位于有源区14a内。导电端子32b和32c以及栅极堆叠gs1的正交投影可以位于有源区14a内。有源区14a可以围绕导电端子32b和32c的正交投影和栅极堆叠gs1。
掺杂区14b可以是隔离区。掺杂区14b可以是绝缘区。可以通过掺杂、离子注入或扩散工艺来形成掺杂区14b。
区100R包含连接在导电端子32f与32g之间的导电区14a1。
可通过掺杂、离子注入或扩散工艺来形成导电区14a1。可以通过改变掺杂、离子注入或扩散工艺期间使用的杂质的类型或量来控制导电区14a1的电阻。导电区14a1可用作半导体器件108中的电阻器。
导电区14a1的宽度W1可小于导电端子32f和32g的宽度W2。导电区14a1的边缘14s1和14s2可位于导电端子32f的边缘32s1与32s2之间。
导电区14a1可位于导电端子32f与32g之间。导电区14a1可与导电端子32f和32g接触。掺杂区14b1可位于导电端子32f与32g之间。掺杂区14b2可位于导电端子32f与32g之间。掺杂区14b1和14b2可与导电端子32f和32g接触。
可以通过离子注入形成掺杂区14b1和14b2。可以通过离子注入(例如，注入氮(N)、氩(Ar)、硼(B)或磷(P))破坏晶格结构而在氮化物半导体层14中形成掺杂区14b1和14b2。
图6B示出根据本公开的一些实施例的沿如图5A所示的虚线C-C'的半导体器件的俯视图。
区100E包含与根据图6A描述的结构和材料类似的结构和材料，因此这里不重复细节。区100R包含连接在导电端子32f与32g之间的导电区14a1。
可通过掺杂、离子注入或扩散工艺来形成导电区14a1。可以通过改变掺杂、离子注入或扩散工艺期间使用的杂质的类型或量来控制导电区14a1的电阻。导电区14a1可用作半导体器件108中的电阻器。
导电区14a1的宽度W1'可大于导电端子32f和32g的宽度W2。导电端子32f的边缘32s1和32s2可位于导电区14a1的边缘14s1'与14s2'之间。
导电区14a1可位于导电端子32f与32g之间。导电区14a1可与导电端子32f和32g接触。导电端子32f的一部分可以被导电区14a1包围。导电端子32g的一部分可以被导电区14a1包围。在图6B所示的实施例中，没有掺杂区位于导电端子32f与32g之间。
图6C示出根据本公开的一些实施例的沿如图5A所示的虚线C-C'的半导体器件的俯视图。
区100E包含与根据图6A描述的结构和材料类似的结构和材料，因此这里不重复细节。区100R包含连接在导电端子32f与32g之间的导电区14a1。区100R包含连接在导电端子32f与32g之间的导电区14a2。
可通过掺杂、离子注入或扩散工艺来形成导电区14a1和14a2。
可以通过改变掺杂、离子注入或扩散工艺期间使用的杂质的类型或量来控制导电区14a1和14a2的电阻。导电区14a1和14a2可用作半导体器件108中的电阻器。
导电区14a1和14a2可位于导电端子32f与32g之间。导电区14a1和14a2可与导电端子32f和32g接触。导电区14a1可布置成与导电区14a2基本上平行。
掺杂区14b1、14b2和14b3可以是隔离区。掺杂区14b1、14b2和14b3可以是绝缘区。可以通过掺杂、离子注入或扩散工艺形成掺杂区14b1、14b2和14b3。掺杂区14b1、14b2和14b3可与导电端子32f和32g接触。掺杂区14b2可设置在导电区14a1与14a2之间。导电区14a1和14a2可以设置在掺杂区14b2的相对侧上。
图6D示出根据本公开的一些实施例的沿如图5A所示的虚线C-C'的半导体器件的俯视图。
区100E包含与根据图6A描述的结构和材料类似的结构和材料，因此这里不重复细节。区100R包含连接在导电端子32f与32g之间的导电区14a1。区100R包含连接在导电端子32f与32g之间的导电区14a2。区100R包含连接在导电端子32f与32g之间的导电区14a3。导电区14a1、14a2和14a3可布置成彼此基本上平行。
区100R包含连接在导电区14a1与14a2之间的导电区14a4。区100R包含连接在导电区14a2与14a3之间的导电区14a5。
导电区14a4可布置成基本上垂直于导电区14a1、14a2和14a3。导电区14a5可布置成基本上垂直于导电区14a1、14a2和14a3。
可通过掺杂、离子注入或扩散工艺形成导电区14a1、14a2、14a3、14a4和14a5。可以通过改变掺杂、离子注入或扩散工艺期间使用的杂质的类型或量来控制导电区14a1、14a2、14a3、14a4和14a5的电阻。导电区14a1、14a2、14a3、14a4和14a5可用作半导体器件108中的电阻器。
图6E示出根据本公开的一些实施例的沿如图5A所示的虚线C-C'的半导体器件的俯视图。
区100E包含与根据图6A描述的结构和材料类似的结构和材料，因此这里不重复细节。
区100R包含连接在导电端子32f与32g之间的导电区14a1。区100R包含连接在导电端子32f与32g之间的导电区14a2。导电区14a1包含弯曲部分。导电区14a2包含弯曲部分。在一些实施例中，导电区14a1包含凹部cc1和cc2以及凸部cv1和cv2。在一些实施例中，导电区14a2包含凹部cc3和cc4以及凸部cv3和cv4。
在一些其它实施例中，导电区14a1可以包含更少的凹部或凸部。在一些其它实施例中，导电区14a1可以包含超过两个凹部或超过两个凸部。在一些其它实施例中，导电区14a2可以包含更少的凹部或凸部。在一些其它实施例中，导电区14a2可以包含超过两个凹部或超过两个凸部。
图7A示出根据本公开的一些实施例的示意性电路图。图7A示出电路200。电路200包含晶体管200T和应用电路220。晶体管200T的漏极端子电连接到高电压源VDD，晶体管200T的栅极端子电连接到地(GND)，并且晶体管200T的源极端子电连接到应用电路220。
电压源VDD可以处于约650伏的电平，而应用电路220可以在相对低的电压范围内工作，例如10伏到20伏。晶体管200T可以将从电压源VDD接收到的高电压转换到应用电路220的可行作业范围。
在一些实施例中，晶体管200T可以是耗尽模式(D模式)金属绝缘体半导体(MIS)。晶体管200T可以具有-8伏到-20伏范围的阈值电压Vt。当晶体管200T处于“正常接通”级时，晶体管200T可提供微安(μA)或毫安(mA)量级的电流IS。当晶体管200T处于“正常接通”级时，晶体管200T可提供10伏到20伏范围的电压VS。
应用电路220可以是移动电话、卫星、微波系统或雷达系统的启动电路。应用电路220可以包含E-HEMT。电路200可以集成D模式MIS(D-MIS)和E-HEMT。根据图2A描述的半导体器件102可以应用于电路200。D-MIS和E-HEMT的集成可以增强电路200的性能。D-MIS和E-HEMT的集成可有助于电路200的小型化。
图7B示出根据本公开的一些实施例的示意性电路图。图7B示出电路202。电路202包含晶体管202T和应用电路222。晶体管202T的漏极端子电连接到高电压源VDD，晶体管202T的栅极端子电连接到地(GND)，并且晶体管202T的源极端子电连接到应用电路222。
电压源VDD可以处于约650伏的电平，而应用电路222可以在相对较低的电压范围内工作，例如0伏到8伏。晶体管202T可以将从电压源VDD接收到的高电压转换到应用电路222的可行作业范围。
在一些实施例中，晶体管202T可以是耗尽模式(D模式)HEMT(D-HEMT)。晶体管202T可以具有0伏到-8伏范围的阈值电压Vt。当晶体管202T处于“正常接通”级时，晶体管202T可提供微安(μA)或毫安(mA)量级的电流IS。当晶体管202T处于“正常接通”级时，晶体管202T可提供0伏到8伏范围的电压VS。
应用电路222可以是移动电话、卫星、微波系统或雷达系统的启动电路。应用电路222可以包含E-HEMT。电路202可以集成D-HEMT和E-HEMT。根据图3描述的半导体器件104可以应用于电路202。D-HEMT和E-HEMT的集成可以增强电路202的性能。D-HEMT和E-HEMT的集成可有助于电路202的小型化。
图7C示出根据本公开的一些实施例的示意性电路图。图7C示出电路204。电路204包含晶体管204T、应用电路224以及电阻器R1和R2。
晶体管204T的漏极端子电连接到高压源VDD1。晶体管204T的栅极端子通过电阻器R1电连接到电压源VDD2。晶体管204T的栅极端子通过电阻器R2电连接到地(GND)。晶体管204T的源极端子电连接到应用电路224。
电压源VDD1可以处于约650伏的电平，而应用电路224可以在相对较低的电压范围内工作，例如0.1伏到40伏。晶体管204T可以将从电压源VDD1接收到的高电压转换到应用电路224的可行作业范围。
在一些实施例中，晶体管204T可以是E-HEMT。晶体管204T可以具有1伏到2.5伏范围的阈值电压Vt。电阻器R1和R2可以是向晶体管204T的栅极端子提供可行电压的分压器。当晶体管204T处于“正常接通”级时，晶体管204T可提供微安(μA)或毫安(mA)量级的电流IS。当晶体管204T处于“正常接通”级时，晶体管204T可提供0.1伏到40伏范围的电压VS。
应用电路224可以是移动电话、卫星、微波系统或雷达系统的启动电路。应用电路224可以包含E-HEMT。电路204可以集成E-HEMT和电阻器。根据图5A描述的半导体器件108可以应用于电路204。E-HEMT和电阻器的集成可以增强电路204的性能。E-HEMT和电阻器的集成可有助于电路204的小型化。
图8A示出根据本公开的一些实施例的示意性电路图。图8A示出脉冲产生电路800。脉冲产生电路800包含输入端子800_IN和输出端子800_OUT。脉冲产生电路800包含逻辑电路802和804。脉冲产生电路800包含连接在逻辑电路802与804之间的电阻器R。脉冲产生电路800包含连接在电阻器R与地(GND)之间的电容器C。
逻辑电路802和804可以用各种类型的晶体管实施。晶体管的类型可以包含例如E-HEMT、D-HEMT、D-MIS、E-MIS、P型金属氧化物半导体(PMOS)、n型金属氧化物半导体(NMOS)，或其它类型的任何合适晶体管。
根据图1、2A、3、4和5A描述的半导体器件100、102、104、106和108可应用于脉冲产生电路800。各种类型的晶体管和无源组件(例如电阻器和电容器)集成可以增强脉冲产生电路800的性能。各种类型的晶体管和无源组件(例如电阻器和电容器)的集成可有助于脉冲产生电路800的小型化。
图8B示出根据本公开的一些实施例的脉冲产生电路的波形。图8B示出脉冲产生电路800的输入端子800_IN和输出端子800_OUT的波形。脉冲产生电路800可以从输入端子800_IN接收周期性方波信号，然后在输出端子800_OUT处提供周期性脉冲信号。
图9A、9B、9C、9D、9E和9F示出根据本公开的一些实施例的用于制造半导体器件的操作。可以在图2A所示的半导体器件102的制造过程中执行图9A、9B、9C、9D、9E和9F所示的操作。
参考图9A，提供衬底10。在一些实施例中，衬底10可以包含硅材料或蓝宝石。接着，在衬底10上形成缓冲层12，在缓冲层12上形成氮化物半导体层14，并且在氮化物半导体层14上形成氮化物半导体层16。形成与氮化物半导体层16接触的半导体栅极18，并且形成与半导体栅极18接触的栅极导体20。半导体栅极18可以是在形成栅极导体20之前形成的掺杂氮化物半导体层。
形成钝化层22以覆盖半导体栅极18、栅极导体20和氮化物半导体层16。隔离器36b可位于氮化物半导体层14内，并将半导体结构分为两个区。在一些实施例中，可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、外延生长或其它合适的沉积工艺形成缓冲层12、氮化物半导体层14、氮化物半导体层16和钝化层22。
参考图9B，可在钝化层22上保形地形成电介质层24。可以在电介质层24上保形地形成栅极材料层26'。
栅极材料层26'可以包含氮化钛(TiN)。栅极材料层26'的厚度例如可以是约200nm。栅极材料层26'可以包含其它导电材料。在一些实施例中，栅极材料层26'可以包含掺杂有例如硼(B)或磷(P)的杂质的多晶硅。在一些实施例中，栅极材料层26'可以包含Ti、Al、Ni或Au。此外，栅极材料层26'可以包含金属化合物，所述金属化合物包括例如Ti、Al、Ni以及Au和Si(金属硅化物)。此外，栅极材料层26'可以包含金属氮化物，所述金属氮化物包括例如Ti、Al、Ni和Au。
参考图9C，可以通过去除栅极材料层26'的特定部分来形成栅极导体26。在一些实施例中，可以通过干蚀刻来图案化栅极材料层26'。在一些实施例中，可通过湿蚀刻来图案化栅极材料层26'。在栅极材料层26'上进行的蚀刻工艺可在电介质层24的顶表面上停止。在栅极材料层26'上进行的蚀刻工艺可继续，直到电介质层24的顶表面暴露为止。
参考图9D，可以形成导电端子32b、32c、32d和32e。可在电介质层24上形成导电层，然后可将导电层图案化以形成导电端子32b、32c、32d和32e。导电端子32b和32c可形成在隔离器36b的同一侧上。导电端子32d和32e可形成在隔离器36b的同一侧上。导电端子32b、32c、32d和32e可与氮化物半导体层16接触。
参考图9E，可以形成电介质层401以覆盖电介质层24、导电端子32b、32c、32d和32e以及栅极导体26。可以在电介质层24、导电端子32b、32c、32d和32e以及栅极导体26上保形地形成电介质层401。可以通过CVD、PVD、外延生长或其它合适的沉积工艺形成电介质层401。
参考图9F，栅极导体28可形成为与栅极导体20接触，并且栅极导体30可形成为与栅极导体26接触。栅极堆叠gs1可以包括栅极导体28、栅极导体20和半导体栅极18。栅极堆叠gs2可以包括栅极导体30和栅极导体26。
图10A、10B和10C示出根据本公开的一些实施例的用于制造半导体器件的操作。可以在图3所示的半导体器件104的制造过程中执行图10A、10B和10C所示的操作。
参考图10A，提供衬底10。在一些实施例中，衬底10可以包含硅材料或蓝宝石。接着，在衬底10上形成缓冲层12，在缓冲层12上形成氮化物半导体层14，并且在氮化物半导体层14上形成氮化物半导体层16。形成与氮化物半导体层16接触的半导体栅极18。可以在半导体栅极18和氮化物半导体层16上保形地形成栅极材料层20'。栅极材料层20'可以覆盖半导体栅极18和氮化物半导体层16。
参考图10B，可以图案化栅极材料层20'，然后可以形成栅极导体20和27。可以在半导体栅极18、栅极导体20和氮化物半导体层16上保形地形成钝化层22。可以在栅极导体20与27之间形成隔离器36b'。隔离器36b'可以断开氮化物半导体层14内的2DEG。
可以在半导体栅极18、栅极导体20和氮化物半导体层16上保形地形成电介质层24和401。可以在钝化层22上保形地形成电介质层24和401。
参考图10C，栅极导体28可形成为与栅极导体20接触，并且栅极导体31可形成为与栅极导体27接触。栅极堆叠gs1可以包括栅极导体28、栅极导体20和半导体栅极18。栅极堆叠gs2'可以包括栅极导体31和栅极导体27。
图11A、11B和11C示出根据本公开的一些实施例的用于制造半导体器件的操作。可以在图4所示的半导体器件106的制造过程中执行图11A、11B和11C所示的操作。
参考图11A，提供衬底10。在一些实施例中，衬底10可以包含硅材料或蓝宝石。接着，在衬底10上形成缓冲层12，在缓冲层12上形成氮化物半导体层14，并且在氮化物半导体层14上形成氮化物半导体层16。形成与氮化物半导体层16接触的半导体栅极18。形成与半导体栅极18接触的栅极导体20。
可以在半导体栅极18、栅极导体20和氮化物半导体层16上保形地形成钝化层22。可以在钝化层22上保形地形成电介质层24。可以在氮化物半导体16内形成隔离器36a。隔离器36a可以断开氮化物半导体层14内的2DEG。
可以同时形成导电层32a以及导电端子32b和32c。可以在电介质层24上形成导电层32a。可以在电介质层24的开口内形成导电端子32b和32c。导电端子32b和32c可与氮化物半导体层16接触。在形成导电层32a以及导电端子32b和32c之后，可以在导电端子32b、电介质层24、导电端子32c和导电层32a上保形地形成电介质层401。
参考图11B，可以在电介质层401上形成导电层34a1和34a2。可通过化学CVD、PVD、外延生长或其它合适的沉积工艺来形成导电层34a1和34a2。可以同时形成导电层34a1和34a2。导电层34a1和34a2可以包含相同的材料。
参考图11C，可以形成电介质层403以覆盖电介质层401以及导电层34a1和34a2。电介质层403可以具有基本上平坦的顶表面。可以在电介质层403上形成导电层34b1和34b2。可通过化学CVD、PVD、外延生长或其它合适的沉积工艺来形成导电层34b1和34b2。可以同时形成导电层34b1和34b2。导电层34b1和34b2可以包含相同的材料。可以形成与栅极导体20接触的栅极导体28。栅极堆叠gs1可以包括栅极导体28、栅极导体20和半导体栅极18。
图12A和12B示出根据本公开的一些比较实施例的用于制造半导体器件的操作。可以在图5A所示的半导体器件108的制造过程中执行图12A和12B所示的操作。
参考图12A，提供衬底10。在一些实施例中，衬底10可以包含硅材料或蓝宝石。接着，在衬底10上形成缓冲层12，在缓冲层12上形成氮化物半导体层14，并且在氮化物半导体层14上形成氮化物半导体层16。可以在氮化物半导体层16上保形地形成钝化层22。可以在钝化层22上保形地形成电介质层24。
可以同时形成导电端子32b、32c、32f和32g。导电端子32b、32c、32f和32g可与氮化物半导体层16接触。可以在电介质层24以及导电端子32b、32c、32f和32g上保形地形成电介质层401。
参考图12B，可以在虚线矩形B中形成电阻器。虚线矩形B中的电阻器可以在导电端子32f与32g之间电连接。
可以通过将杂质掺杂到氮化物半导体层14中来形成虚线矩形B内的电阻器。可以通过离子注入来形成虚线矩形B内的电阻器。可以通过离子注入(例如，注入氮(N)、氩(Ar)、硼(B)或磷(P))破坏晶格结构而在氮化物半导体层14中形成虚线矩形B内的电阻器。
还可以通过离子注入形成绝缘体36c。绝缘体36c可以形成在导电端子32c与32f之间。绝缘体36c可以断开氮化物半导体层14内的2DEG。
如本文中所使用，可在本文中为易于描述使用例如“下方”、“下面”、“下部”、“上方”、“上部”、“下部”、“左侧”、“右侧”等空间相对术语描述如图所示一个元件或特征与另一元件或特征的关系。除附图中所描绘的定向以外，空间相对术语意图涵盖器件在使用或操作中的不同定向。装置可以按其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词因此可以同样地进行解释。应理解，当元件被称为“连接到”或“耦合到”另一元件时，其可直接连接或耦合到另一元件，或可存在介入元件。
如本文中所使用，术语“大约”、“基本上”、“基本”和“约”用于描述和考虑较小变化。当与事件或情况结合使用时，所述术语可指事件或情况精确发生的例子以及事件或情况极近似地发生的例子。如在本文中相对于给定值或范围所使用，术语“约”通常意指在给定值或范围的±10％、±5％、±1％或±0.5％内。在本文中，范围可表达为从一个端点到另一端点或在两个端点之间。除非另外指定，否则本文中所公开的所有范围都包括端点。术语“基本上共面”可指在数微米(μm)内沿同一平面定位的两个表面，例如在10μm内、5μm内、1μm内或0.5μm内沿着同一平面定位。当参考“基本上”相同的数值或特征时，术语可指处于所述值的平均值的±10％、±5％、±1％或±0.5％内的值。
前文概述本公开的若干实施例及细节方面的特征。本公开中描述的实施例可容易地用作用于设计或修改其它过程的基础以及用于执行相同或相似目的和/或获得引入本文中的实施例的相同或相似优点的结构。此类等效构造不脱离本公开的精神和范围，并且可在不脱离本公开的精神和范围的情况下作出各种改变、替代和变化。

Claims (20)

1.一种半导体器件，其包括：
衬底；
第一氮化物半导体层，其设置在所述衬底上；
第二氮化物半导体层，其设置在所述第一氮化物半导体层上且具有比所述第一氮化物半导体层的带隙更大的带隙；
第一栅极导体，其设置在所述第二氮化物半导体层的第一区上；
钝化层，其覆盖所述第一栅极导体；以及
第二栅极导体，其设置在所述钝化层和所述第二氮化物半导体层的第二区上，
其中所述第一区与所述第二区横向间隔开。
2.根据权利要求1所述的半导体器件，其中所述第一栅极导体和第二栅极导体设置在所述钝化层的相对侧。
3.根据权利要求1所述的半导体器件，其中所述钝化层设置在所述第二栅极导体与所述第二氮化物半导体层之间。
4.根据权利要求1所述的半导体器件，进一步包括设置在所述第一栅极导体上的第三栅极导体和设置在所述第二栅极导体上的第四栅极导体，其中所述第三栅极导体和所述第四栅极导体具有相同的材料。
5.根据权利要求1所述的半导体器件，其进一步包括：
第一电极，其设置在所述第二氮化物半导体层的所述第二区上；以及
电容器，其设置在所述第二氮化物半导体层的第三区上，其中所述第三区与所述第一区或所述第二区横向间隔开。
6.根据权利要求5所述的半导体器件，其中所述电容器的第一导电层和所述第一电极具有相同的材料。
7.根据权利要求1所述的半导体器件，其进一步包括：
第二电极，其设置在所述第二氮化物半导体层的所述第一区上；以及
第二导电层，其设置在所述第二电极与所述第一栅极导体之间；以及
电容器，其设置在所述第二氮化物半导体层的第三区上，其中所述第三区与所述第一区或所述第二区横向间隔开。
8.根据权利要求7所述的半导体器件，其中所述电容器的第三导电层和所述第二导电层具有相同的材料。
9.一种半导体器件，其包括：
衬底；
第一氮化物半导体层，其设置在所述衬底上；
第二氮化物半导体层，其设置在所述第一氮化物半导体层上且具有比所述第一氮化物半导体层的带隙更大的带隙；以及
第一晶体管，其包括第一栅极导体、第一漏极电极和第一源极电极；
第二晶体管，其包括第二栅极导体、第二漏极电极和第二源极电极；以及
钝化层，其中所述第一栅极导体和所述第二栅极导体设置在所述钝化层的相对侧。
10.根据权利要求9所述的半导体器件，其中所述第一栅极导体设置在所述钝化层下方并且所述第二栅极导体设置在所述钝化层上。
11.根据权利要求9所述的半导体器件，其中所述钝化层设置在所述第二栅极导体与所述第二氮化物半导体层之间。
12.根据权利要求9所述的半导体器件，其中所述第一晶体管进一步包括设置在所述第一栅极导体上的第三栅极导体，并且所述第二晶体管进一步包括设置在所述第二栅极导体上的第四栅极导体，其中所述第三栅极导体和所述第四栅极导体具有相同的材料。
13.根据权利要求9所述的半导体器件，其进一步包括：
电容器，其包括第一导电层和第二导电层，
其中所述第二晶体管的所述第一导电层和所述第二漏极电极具有相同的材料。
14.根据权利要求13所述的半导体器件，其中所述第一导电层和所述第二漏极电极都直接设置在同一钝化层上。
15.根据权利要求13所述的半导体器件，其中所述第一晶体管进一步包括设置在所述第一栅极导体与所述第一漏极电极之间的第三导电层，并且所述第二导电层和所述第三导电层具有相同的材料。
16.根据权利要求15所述的半导体器件，其中所述第二导电层和所述第三导电层都直接设置在同一钝化层上。
17.一种用于制造半导体器件的方法，其包括：
形成具有衬底、沟道层和阻挡层的半导体结构；
在所述阻挡层的第一区上形成第一栅极导体；
形成覆盖所述第一栅极导体的第一电介质层；以及
在所述第一电介质层上并且在所述阻挡层的与所述第一区横向间隔开的第二区上形成第二栅极导体。
18.根据权利要求17所述的方法，其进一步包括：
在所述第一电介质层上形成导电层；以及
图案化所述导电层以便在所述第一栅极导体的第一侧上形成第一电极、在所述第一栅极导体的第二侧上形成第二电极、在所述第二栅极导体的第一侧上形成第三电极，以及在所述第二栅极导体的第二侧上形成第四电极。
19.根据权利要求18所述的方法，其进一步包括：
在形成所述第一栅极导体之前形成掺杂氮化物半导体层。
20.根据权利要求18所述的方法，其进一步包括：形成覆盖所述第二栅极导体、所述第一电极、所述第二电极、所述第三电极和所述第四电极的第二电介质层。
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