CN112771666A - 堆叠管芯结构中的功率门控 - Google Patents

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Abstract

本公开的示例提供了用于堆叠管芯结构的功率门控。在一些示例中，堆叠管芯结构包括第一管芯(10/110)和键合到第一管芯(10/110)的第二管芯(30/130)。在一些示例中，功率门控功率路径是从管芯(10，30)之间的键合界面穿过第二管芯(30)中的TSV(36)、第二管芯(30)中的功率门控器件(38S)和第二管芯(30)中的金属化层(34)的布线(46‑1)到第二管芯(30)中的电路区域(40‑1)。在一些示例中，功率门控功率路径包括功率门控器件(118S)，该功率门控器件(118S)在第一管芯(110)的功率门控区域(118)中并且被配置为中断通过功率门控功率路径到第二管芯(130)中的电路区域(142)的电流的流动。

Description

堆叠管芯结构中的功率门控
技术领域
本公开的示例总体上涉及堆叠管芯结构，并且具体地涉及堆叠管芯结构中的功率门控。
背景技术
在集成电路(IC)工业中，已经开发了其中不同管芯彼此堆叠的技术。该技术通常可以称为堆叠管芯技术或三维(3D)IC技术。堆叠管芯可以垂直地互连，诸如通过实现穿过衬底通孔(或者在某些情况下，是穿过硅通孔)。通过为IC的不同部分实现不同管芯，可以通过不同处理来制造单独管芯，这可以帮助将不同处理集成到形成IC中。另外，堆叠管芯结构可以具有较小覆盖区。但是，这项仍在发展中的技术仍然面临一些挑战。
发明内容
本公开的示例提供了用于堆叠管芯结构的功率门控。通常，本文所述的堆叠管芯结构可以具有用于来自电源的电流的减小的电阻路径(例如，由于减小的长度)。因此，除其他潜在益处，还可以减小沿着路径的电压降。
本公开的示例是一种装置。该装置包括堆叠管芯结构。堆叠管芯结构包括第一管芯和键合到第一管芯的第二管芯。第一管芯包括第一半导体衬底、在第一半导体衬底上的第一金属化层、穿过第一半导体衬底的第一穿过衬底通孔(TSV)和穿过第一金属化层的第一金属叠层。第一半导体衬底包括第一电路区域。第二管芯包括第二半导体衬底，该第二半导体衬底包括第二电路区域。堆叠管芯结构包括被配置为向第一电路区域提供功率的第一功率路径。第一功率路径包括被配置为中断通过第一功率路径的电流的流动的第一功率门控器件。第一功率路径没有经过位于第一金属化层中最远离第一半导体衬底的金属化层中的第一金属叠层的金属线或金属通孔。堆叠管芯结构还包括被配置为向第二电路区域提供功率的第二功率路径。第二功率路径经过第一TSV和第一金属叠层。
本公开的另一示例是一种装置。该装置包括堆叠管芯结构。堆叠管芯结构包括第一管芯和键合到第一管芯的第二管芯。第一管芯包括第一半导体衬底，并且第一半导体衬底包括第一功率门控区域。第二管芯包括第二半导体衬底，并且第二半导体衬底包括第一电路区域。堆叠管芯结构包括被配置为向第一电路区域提供功率的第一功率门控功率路径。第一功率门控功率路径包括第一功率门控器件，该第一功率门控器件在第一半导体衬底的第一功率门控区域中，并且被配置为中断通过第一功率门控功率路径的电流的流动。
本公开的另一示例是一种装置。该装置包括堆叠管芯结构。堆叠管芯结构包括第一管芯和键合到第一管芯的第二管芯。第一管芯被配置为在第一管芯与第二管芯之间的第一键合界面处向第二管芯提供功率。第二管芯包括：包括第一电路区域和第一功率门控区域的第一半导体衬底、在第一半导体衬底上的第一金属化层和穿过第一半导体衬底的第一穿过衬底通孔(TSV)。第一功率门控功率路径是从第一键合界面经过第一TSV、第一功率门控区域的第一功率门控器件和第一金属化层的第一布线到第一电路区域。
本公开的另一示例是一种操作集成电路的方法。向堆叠管芯结构中的第一功率路径提供电源电压。堆叠管芯结构包括键合到第二管芯的第一管芯。第一管芯包括第一功率门控器件。第二管芯包括电连接到第一功率路径的第一电路区域。控制第一功率门控器件以选择性地中断或不中断第一功率路径中流向第二管芯的第一电路区域的电流的流动。
本公开的另一示例是一种操作集成电路的方法。向堆叠管芯结构中的第一功率路径和第二功率路径提供电源电压。堆叠管芯结构包括键合到第二管芯的第一管芯。第一管芯包括：包括第一电路区域的第一半导体衬底、在第一半导体衬底上的第一金属化层、穿过第一半导体衬底的第一穿过衬底通孔(TSV)和经过第一金属化层的金属叠层。第二管芯包括第二半导体衬底，该第二半导体衬底包括第二电路区域。第一功率路径被配置为向第一电路区域提供功率并且包括第一功率门控器件。第一功率路径没有经过位于第一金属化层中最远离第一半导体衬底的金属化层中的金属叠层的金属线或金属通孔。第二功率路径被配置为向第二电路区域提供功率。第二功率路径经过第一TSV和金属叠层。控制第一功率门控器件以选择性地中断或不中断第一功率路径中的电流的流动。
这些和其他方面可以参考以下详细描述来理解。
附图说明
为了详细地理解本公开的上述特征，可以通过参考示例实现来更具体地描述以上简要概述的本公开，其中一些示例实现在附图中示出。然而，应当注意，附图仅示出了典型的示例实现，并且因此不应当被认为是对其范围的限制，因为本公开可以允许其他等效的示例。
图1是根据本公开的一些示例的三维(3D)管芯叠层。
图2是根据本公开的一些示例的用于图1的3D管芯叠层中的功率分配和功率门控的简化电路示意图。
图3是根据本公开的一些示例的另一3D管芯叠层。
图4是根据本公开的一些示例的用于图3的3D管芯叠层中的功率分配和功率门控的简化电路示意图。
图5是根据本公开的一些示例的用于操作3D管芯叠层的方法的流程图。
为了便于理解，在可能的情况下使用相同的附图标记来表示图中共有的相同元素。可以预期，一个示例的元素可以有益地并入其他示例中。
具体实施方式
本公开的示例提供了用于堆叠管芯结构的功率门控。通常，本文所述的堆叠管芯结构可以具有用于来自电源的电流的流动的减小的电阻路径(例如，由于减小的长度)。因此，可以减小沿着路径的电压降。在一些示例中，堆叠管芯结构中的上覆管芯以正面向上取向键合到为上覆管芯提供功率的下层管芯。功率通过上覆管芯中的一个或多个穿过衬底通孔(TSV)而被提供给功率门控器件，并且然后被路由到上覆管芯中的电路区域。功率可以通过上覆管芯中的金属线和通孔叠层被提供给另一上覆管芯，该金属线和通孔叠层可以电连接到另一上覆管芯中的TSV。在一些示例中，堆叠管芯结构中的上覆管芯以正面向下取向键合到下层管芯，该下层管芯向上覆管芯提供功率和功率门控。下层管芯可以具有金属线和通孔叠层、功率门控器件和布线。功率门控器件电连接到金属线和通孔叠层，并且还电连接到下层管芯中的布线。上覆管芯具有连接到下层管芯的布线的布线，并且上覆管芯的布线电连接到上覆管芯的电路区域。上覆管芯还可以包括连接在一起的金属线和通孔叠层以及TSV，并且可以包括电连接到上覆管芯的金属线和通孔叠层的功率门控器件。功率门控器件还可以电连接到TSV，TSV可以电连接到另一上覆管芯中的布线，该布线还可以电连接到另一上覆管芯的电路区域。在这些示例中，可以在不显著影响用于在管芯中实现TSV的面积的情况下减小管芯上的电压降，或者可以通过实现较少的TSV(因此，较小的TSV区域面积)来减小管芯上的电压降。此外，可以充分利用金属线和通孔叠层以及TSV。这些和其他可能的优点将从本文中的描述中变得很清楚。
在下文中参考附图描述各种特征。应当注意，附图可以按比例绘制，也可以不按比例绘制，并且在整个附图中，相似结构或功能的元素由相似的附图标记表示。应当注意，附图仅旨在促进对特征的描述。它们无意作为所要求保护的发明的详尽描述或对所要求保护的发明的范围的限制。另外，所示的示例不必具有所示的所有方面或优点。结合特定示例而描述的方面或优点不必限于该示例，并且可以在任何其他示例中实践，即使未如此示出或未明确描述。仅在本文中为了方便起见，管芯的“正面”通常对应于其上设置有有源器件及其之间的相应互连的管芯的一面。如本文中的示例中所示，可以在管芯的正面上形成金属化层。此外，在本文中仅为了方便起见，管芯的“背面”对应于管芯的与正面相对的一侧。
图1示出了根据本公开的一些示例的三维(3D)管芯叠层。3D管芯叠层包括第一管芯10、第二管芯30和第三管芯50。第二管芯30的背面附接(例如，键合)到第一管芯10的正面，并且第三管芯50的背面附接(例如，键合)到第二管芯30的正面。如下面进一步详细描述的，第一管芯10包括功率分配和控制电路系统，并且还可以包括输入/输出电路系统。在一些示例中，第二管芯30和第三管芯50可以包括用于现场可编程门阵列(FPGA)的一个或多个子系统，诸如处理器系统和一个或多个可编程逻辑区域，并且为方便起见，可以称为“结构”管芯。在一些示例中，第三管芯50是第二管芯30的副本或冗余管芯；尽管在其他示例中，第三管芯50可以是或包括与第二管芯30不同的配置。图1的图示和本文中的描述涉及与3D管芯叠层中的功率门控有关的特征。其他特征可以被包括在第一管芯10、第二管芯30和/或第三管芯50中。
第一管芯10包括其中和/或其上设置有各种有源器件(例如，晶体管)的半导体衬底12(例如，硅衬底)。第一管芯10还包括在半导体衬底12上的金属化层14。金属化层14包括其中设置有相应金属层的多个介电层。金属层可以包括金属线和/或通孔，该金属线和/或通孔可以将下面的金属层或其他特征连接到相应金属层的金属线。金属化层14可以包括任何数目的金属化层，诸如15、16和/或17个金属化层，其中每个金属化层14包括其中设置有金属线和/或通孔的电介质。半导体衬底12具有功率管理区域16，在该功率管理区域16中设置有用于在3D管芯叠层中控制和/或分配功率的器件。金属化层14中的金属线和通孔叠层18从功率管理区域16延伸到第一管芯10的正面。金属线和通孔叠层18包括在每个金属化层14中以垂直叠层连接在一起的一个或多个线和一个或多个通孔。在其他示例中，金属线和通孔叠层18未垂直对准。
第二管芯30包括其中和/或其上设置有各种有源器件的半导体衬底32(例如，硅衬底)。第二管芯30还包括在半导体衬底32上的金属化层34。类似于金属化层14，金属化层34包括其中设置有相应金属层的多个介电层。
穿过衬底通孔(TSV)区域36设置在半导体衬底32中，并且包括从第二管芯30的背面(例如，半导体衬底32的背面)延伸穿过半导体衬底32的多个TSV。第一功率门控区域38-1和第二功率门控区域38-2设置在半导体衬底32中，并且每个包括个体地和/或共同地控制向第二管芯30中的一个或多个其他电路区域的功率分配(例如，功率门控)的器件。例如，第一功率门控区域38-1和第二功率门控区域38-2中的器件可以被控制以选择性地中断通过器件的电流的流动。第一电路区域40-1和第二电路区域40-2设置在半导体衬底32中，并且每个包括个体地或共同地执行所设计的功能的器件。例如，第一电路区域40-1和第二电路区域40-2每个可以包括或可以是用于处理系统、可编程逻辑区域(例如，FPGA中的结构逻辑)、加速器、存储器或任何其他电路系统的器件。
金属化层34中的金属线和通孔叠层42从TSV区域36延伸到第二管芯30的正面。金属线和通孔叠层42包括在每个金属化层34中以垂直叠层连接在一起的一个或多个线和一个或多个通孔。在其他示例中，金属线和通孔叠层42未垂直对准。金属线44从金属线和通孔叠层42横向延伸，并且电连接到第一功率门控区域38-1(例如，第一功率门控区域38-1中的功率门控器件的源极)和第二功率门控区域38-2(例如，第二功率门控区域38-2中的功率门控器件的源极)。在所示的示例中，金属线44在最下部金属化层(例如，M0层)中。尽管没有具体示出，但是层间电介质可以设置在最下部金属化层与半导体衬底32之间。层间电介质中可以设置有例如触点，其中触点可以被形成到晶体管的源极/漏极和/或晶体管的栅极。如本领域普通技术人员将容易理解的，可以在通常所谓的线后端(BEOL)处理期间形成M0层，其中可以在通常所谓的线前端(FEOL)处理期间形成具有触点的层间电介质。在其他示例中，金属线44可以在金属化层34的另一下部金属化层(例如，M1层、M2层等)中，诸如距半导体衬底32不远于第六最下部金属化层(例如，M5层)。
金属化层34还包括第一布线46-1和第二布线46-2。第一布线46-1包括在金属化层34中的金属线和通孔，并且将第一功率门控区域38-1(例如，第一功率门控区域38-1中的功率门控器件的漏极)电连接到第一电路区域40-1。第一布线46-1可以包括在任何金属化层34中的金属线和/或通孔的任何组合。类似地，第二布线46-2包括在金属化层34中的金属线和通孔并且将第二功率门控区域38-2(例如，第二功率门控区域38-2中的功率门控器件的漏极)电连接到第二电路区域40-2。第二布线46-2可以包括在任何金属化层34中的金属线和/或通孔的任何组合。例如，第一布线46-1和第二布线46-2中的每个可以包括(i)一个或多个金属线和通孔叠层，以及(ii)在金属化层34的上部(例如，最上部)金属化层中的金属线，该金属线在例如横截面较大的金属线中横向地分配功率。更具体地，例如，第一布线46-1和第二布线46-2中的每个可以包括分别从第一功率门控区域38-1和第二功率门控区域38-2垂直延伸的第一金属线和通孔叠层、分别从第一电路区域40-1和第二电路区域40-2垂直延伸的第二金属线和通孔叠层、以及在第一和第二金属线和通孔叠层之间延伸的上部金属化层中的金属线。第一布线46-1和第二布线46-2中的任何金属线和通孔叠层(例如，第一金属线和通孔叠层)都可以靠近金属线和通孔叠层42并且与之电分离(例如，经由功率门控器件)。
第三管芯50包括其中和/或其上设置有各种有源器件的半导体衬底52(例如，硅衬底)。第三管芯50还包括在半导体衬底52上的金属化层54。类似于金属化层14和34，金属化层54包括其中设置有相应金属层的多个介电层。
TSV区域56设置在半导体衬底52中，并且包括从第三管芯50的背面(例如，半导体衬底52的背面)延伸穿过半导体衬底52的多个TSV。第一功率门控区域58-1和第二功率门控区域58-2设置在半导体衬底52中，并且每个包括个体地和/或共同地控制向第三管芯50中的一个或多个其他电路区域的功率分配(例如，功率门控)的器件。例如，第一功率门控区域58-1和第二功率门控区域58-2中的器件可以被控制选择性地中断通过器件的电流的流动。第一电路区域60-1和第二电路区域60-2设置在半导体衬底52中，并且每个包括个体地或共同地执行所设计的功能的器件。例如，第一电路区域60-1和第二电路区域60-2每个可以包括或可以是用于处理系统、可编程逻辑区域(例如，FPGA中的结构逻辑)、加速器、存储器或任何其他电路系统的器件。
金属化层54中的金属线和通孔叠层62从TSV区域56延伸到第三管芯50的正面。金属线和通孔叠层62包括在每个金属化层54中以垂直叠层连接在一起的一个或多个线和一个或多个通孔。在其他示例中，金属线和通孔叠层62未垂直对准。金属线64从金属线和通孔叠层62横向延伸，并且电连接到第一功率门控区域58-1(例如，第一功率门控区域58-1中的功率门控器件的源极)和第二功率门控区域58-2(例如，第二功率门控区域58-2中的功率门控器件的源极)。在所示的示例中，金属线64在最下部金属化层(例如，M0层)中。在其他示例中，金属线64可以在金属化层54的另一下部金属化层(例如，M1层、M2层等)中，诸如距半导体衬底52不远于第六最下部金属化层(例如，M5层)。
金属化层54还包括第一布线66-1和第二布线66-2。第一布线66-1包括在金属化层54中的金属线和通孔，并且将第一功率门控区域58-1(例如，第一功率门控区域58-1中的功率门控器件的漏极)电连接到第一电路区域60-1。第一布线66-1可以包括在任何金属化层54中的金属线和/或通孔的任何组合。类似地，第二布线66-2包括在金属化层54中的金属线和通孔，并且将第二功率门控区域58-2(例如，第二功率门控区域58-2中的功率门控器件的漏极)电连接到第二电路区域60-2。第二布线66-2可以包括在任何金属化层54中的金属线和/或通孔的任何组合。例如，第一布线66-1和第二布线66-2可以包括各种金属线和通孔叠层和金属线，诸如以上关于第二管芯30的第一布线46-1和第二布线46-2描述的。
尽管未示出，但是可以通过将下层管芯的正面附接(例如，键合)到上覆管芯的背面来将一个或多个附加管芯叠层在第三管芯50上。每个附加管芯还可以包括TSV以及金属线和通孔叠层，其中下部金属层中的金属线从金属线和通孔叠层延伸以连接到功率门控区域，类似于图1中的第二管芯30和第三管芯50中所示。
在图1的3D管芯叠层中，第一管芯10的金属线和通孔叠层18、第二管芯30的TSV区域36中的TSV以及金属线和通孔叠层42、以及第三管芯50的TSV区域56中的TSV以及金属线和通孔叠层62串联地电连接在一起。在一些示例中，第一管芯10的金属线和通孔叠层18的金属特征在第一管芯10与第二管芯30之间的键合界面处金属对金属地键合到第二管芯30的TSV区域36中的TSV，类似地，第二管芯30的金属线和通孔叠层42的金属特征在第二管芯30与第三管芯50之间的键合界面处金属对金属地键合到第三管芯50的TSV区域56中的TSV。
3D堆叠管芯包括被功率门控的功率路径。功率管理区域16提供电源电压，如下文进一步描述的。从功率管理区域16处的电源电压，形成通过第一管芯10的金属线和通孔叠层18以及通过第二管芯30的TSV区域36的TSV、金属线和通孔叠层42的下部部分、金属线44、第一功率门控区域38-1中的功率门控器件和第一布线46-1到第二管芯30的第一电路区域40-1的第一功率门控功率路径。类似地，从功率管理区域16处的电源电压，形成通过第一管芯10的金属线和通孔叠层18以及通过第二管芯30的TSV区域36的TSV、金属线和通孔叠层42的下部部分、金属线44、第二功率门控区域38-2中的功率门控器件和第二布线46-2到第二管芯30的第二电路区域40-2的第二功率门控功率路径。第一功率门控功率路径或第二功率门控功率路径均没有经过位于金属化层34中的最上部金属化层(例如，最远离半导体衬底32)中的金属线和通孔叠层42的金属线或通孔。第一功率门控功率路径和/或第二功率门控功率路径包括分别在功率门控区域38-1和38-2与电路区域40-1和40-2之间的布线46-1和46-2，该布线46-1和46-2可以包括在金属化层34中的最上部金属化层中的金属线和/或通孔。
此外，从功率管理区域16处的电源电压，形成通过第一管芯10的金属线和通孔叠层18、通过第二管芯30的TSV区域36的TSV以及金属线和通孔叠层42、以及通过第三管芯50的TSV区域56的TSV、金属线和通孔叠层62的下部部分、金属线64、第一功率门控区域58-1中的功率门控器件和第一布线66-1到第三管芯50的第一电路区域60-1的第三功率门控功率路径。类似地，从功率管理区域16处的电源电压，形成通过第一管芯10的金属线和通孔叠层18、通过第二管芯30的TSV区域36的TSV和金属线和通孔叠层42；以及通过第三管芯50的TSV区域56的TSV、金属线和通孔叠层62的下部部分、金属线64、第二功率门控区域58-2中的功率门控器件和第二布线66-2到第三管芯50的第二电路区域60-2的第四功率门控功率路径。第三功率门控功率路径和第四功率门控功率路径均没有经过位于金属化层54中的最上部金属化层(例如，最远离半导体衬底52)的金属线和通孔叠层42的金属线或通孔。第三功率门控功率路径和/或第四功率门控功率路径包括分别在功率门控区域58-1和58-2与电路区域60-1和60-2之间的布线66-1和66-2，该布线66-1和66-2可以包括在金属化层54中的最上部金属化层中的金属线和/或通孔。
从功率门控功率路径的描述中很清楚，不同功率门控功率路径可以共享各种物理组件(例如，TSV、金属线和通孔叠层等)。此外，尽管在图1中未示出，但是第二管芯30和第三管芯50可以包括没有功率门控的功率路径。这些非功率门控功率路径也可以共享上述功率门控功率路径的各种物理组件。例如，从功率管理区域16处的电源电压，可以形成通过第一管芯10的金属线和通孔叠层18、以及通过第二管芯30的TSV区域36的TSV、金属线和通孔叠层42、金属化层34的上部金属化层中的金属线和金属化层34中的各种布线到第二管芯30的另一电路区域的第一非功率门控功率路径。类似地，从功率管理区域16处的电源电压，可以形成通过第一管芯10的金属线和通孔叠层18、通过第二管芯30的TSV区域36的TSV和金属线和通孔叠层42、以及通过第三管芯50的TSV区域56的TSV、金属线和通孔叠层62、金属化层54的上部金属化层中的金属线和金属化层54中的各种布线到第三管芯50的另一电路区域的第二非功率门控功率路径。
上面的描述可能没有明确地描述形成相应路径的一部分的金属化层中的每个通孔和/或与形成相应路径的一部分的相应衬底中的器件的每个触点。这样的描述缺乏是为了简洁和易于理解。本领域普通技术人员将容易理解这种通孔和/或触点的存在。
图2示出了根据本公开的一些示例的用于图1的3D管芯叠层中的功率分配和功率门控的简化电路示意图。由第一管芯10的功率管理区域16提供电源电压Vccp。叠层电阻18R是第一管芯10的金属线和通孔叠层18的电阻，并且连接到电源电压Vccp。然后，叠层电阻18R连接到TSV电阻36R，该TSV电阻36R是第二管芯30的TSV区域36的TSV的电阻以及在半导体衬底32与金属线44之间的第二管芯30的金属线和通孔叠层42的任何部分的电阻。然后，TSV电阻36R连接到叠层电阻42R和功率门控开关38S。叠层电阻42R是从金属线44到与第三管芯50的键合界面的第二管芯30的金属线和通孔叠层42的电阻。功率门控开关38S示出了能够中断功率流的一个或多个开关或器件(例如，一个或多个功率场效应晶体管(FET))。然后，功率门控开关38S连接到布线电阻46R，该布线电阻46R在第二管芯30的电路区域处进一步提供第一器件电源电压Vcc1。
功率门控开关38S可以表示第一功率门控区域38-1和第二功率门控区域38-2中的功率门控器件，并且布线电阻46R可以表示第一布线46-1和第二布线46-2的电阻。第一功率门控区域38-1和第一布线46-1可以与第二功率门控区域38-2和第二布线46-2平行，使得第一功率门控区域38-1、第二功率门控区域38-2、第一布线46-1和第二布线46-2可以被减小到有效功率门控开关38S和布线电阻46R，以进行电流-电压分析。尽管可以通过图1的第二管芯30中的金属线44产生电阻，但是，假定这样的电阻是可忽略的(例如，由于互连组件的紧密接近)和/或并入到图2的图示中的其他电阻中。
然后，叠层电阻42R连接到TSV电阻56R，该TSV电阻56R是第三管芯50的TSV区域56的TSV的电阻和在半导体衬底52与金属线64之间的第三管芯50的金属线和通孔叠层62的任何部分的电阻。TSV电阻56R然后连接到叠层电阻62R和功率门控开关58S。叠层电阻62R是从金属线64到金属化层54中的最上部金属化层的第三管芯50的金属线和通孔叠层62的电阻。功率门控开关58S示出了能够中断功率流的一个或多个开关或器件(例如，一个或多个功率FET)。功率门控开关58S然后连接到布线电阻66R，该布线电阻66R还在第三管芯50的电路区域处提供第二器件电源电压Vcc2。
功率门控开关58S可以表示第一功率门控区域58-1和第二功率门控区域58-2中的功率门控器件，并且布线电阻66R可以表示第一布线66-1和第二布线66-2的电阻，类似于先前针对第二管芯30所述。类似地，尽管可以由图1的第三管芯50中的金属线64产生电阻，假定这样的电阻是可忽略的和/或并入到图2的图示中的其他电阻中。
如先前所述，附加管芯可以被包括在3D管芯叠层中。如果3D管芯叠层中包括一个或多个附加管芯，并且(多个)管芯具有与第二管芯30和/或第三管芯50相同的配置，则可以复制这些管芯的电路原理图并且将其附加到3D管芯叠层，类似于图2中的第二管芯30和第三管芯50所示的图案。
电源电压Vccp由第一管芯10的功率管理区域16提供。第一器件电源电压Vcc1是在第二管芯30的第一电路区域40-1和第二电路区域40-2处提供的用于操作其中的器件的电压。此外，第一器件电流Icc1被(累积地)提供给第二管芯30的第一电路区域40-1和第二电路区域40-2。第二器件电源电压Vcc2是在第三管芯50的第一电路区域60-1和第二电路区域60-2处提供的用于操作其中的器件的电压。另外，第二器件电流Icc2被(累积地)提供给第三管芯50的第一电路区域60-1和第二电路区域60-2。出于电压分析的目的，假定第一器件电流Icc1和第二器件电流Icc2基本相等，这导致功率电流Iccp基本是第一器件电流Icc1(或第二器件电流Icc2)的两倍。此外，假定第二管芯30中的电阻基本等于第三管芯50中的对应电阻(例如，TSV电阻36R和56R基本相等，叠层电阻42R和62R基本相等，并且布线电阻46R和66R基本相等)，并且跨功率门控开关38S和58S的电压降基本相等。
在上述情况下，从电源电压Vccp到第一器件电源电压Vcc1的电压降是跨功率门控开关38S的电压降加上第一器件电流Icc1乘以以下各项之和：(i)叠层电阻18R和TSV电阻36R之和的两倍，以及(ii)布线电阻46R。例如，Vccp-Vcc1＝V38S+Icc1＊[2＊(R18+R36)+R46]。在上述情况下，从电源电压Vccp到第二器件电源电压Vcc2的电压降是跨功率门控开关58S的电压降加上第二器件电流Icc2乘以以下各项之和：(i)TSV电阻36R的三倍，(ii)叠层电阻18R的两倍，(iii)叠层电阻42R，以及(iv)布线电阻66R。例如，Vccp-Vcc2＝V58S+Icc2＊[3＊R36+2＊R18+R42+R66]＝V38S+Icc1＊[3＊R36+2＊R18+R42+R46]。
在所示的示例中，流过功率门控区域并且流到相应管芯上的电路区域的电流通过管芯的TSV进入管芯，而不流过该管芯的金属和通孔叠层的上部部分。在一些示例中，管芯的TSV的电阻小于该管芯的金属和通孔叠层的电阻。因此，在这些示例中，与电流流过金属和通孔叠层并且不流过管芯的TSV的情形相比，通过流过管芯的TSV并且未完全流过管芯的金属和通孔叠层的电流来降低管芯的电路区域的电压降。
图3示出了根据本公开的一些示例的3D管芯叠层。3D管芯叠层包括第一管芯110、第二管芯130和第三管芯160。第二管芯130的正面附接(例如，键合)到第一管芯110的正面，并且第三管芯160的正面附接(例如，键合)到第二管芯130的背面。如下面进一步详细描述的，第一管芯110包括功率分配和控制电路系统，并且还可以包括输入/输出电路系统。在一些示例中，第二管芯130和第三管芯160可以包括用于FPGA的一个或多个子系统，诸如处理器系统和一个或多个可编程逻辑区域，并且为了方便起见，可以称为“结构”管芯。在一些示例中，第三管芯160是第二管芯130的副本或冗余管芯；尽管在其他示例中，第三管芯160可以是或包括与第二管芯130不同的配置。图3的图示和本文中的描述涉及与3D管芯叠层中的功率门控有关的特征。其他特征可以被包括在第一管芯110、第二管芯130和/或第三管芯160中。
第一管芯110包括其中和/或其上布置有各种有源器件的半导体衬底112(例如，硅衬底)。第一管芯110还包括在半导体衬底112上的金属化层114。金属化层114包括其中设置有相应金属层的多个介电层，如先前示例中所述。半导体衬底112具有功率管理区域116，在该功率管理区域116中设置有用于在3D管芯叠层中控制和/或分配功率的器件。半导体衬底112还包括功率门控区域118，该功率门控区域118包括个体地和/或共同地控制向上覆管芯(例如，第二管芯130)中的一个或多个电路区域的功率分配(例如，功率门控)的器件。例如，功率门控区域118中的器件可以被控制以选择性地中断通过器件的电流的流动。
金属化层114中的金属线和通孔叠层120从功率管理区域116延伸到第一管芯110的正面。金属线和通孔叠层120包括在每个金属化层114中以垂直叠层连接在一起的一个或多个线和一个或多个通孔。在其他示例中，金属线和通孔叠层120未垂直对准。金属线122从金属线和通孔叠层120横向延伸，并且电连接到功率门控区域118(例如，功率门控区域118中的功率门控器件的源极)。在所示的示例中，金属线122在最下部金属化层(例如，M0层)中。在其他示例中，金属线122可以在金属化层114的另一下部金属化层(例如，M1层、M2层等)中。金属化层114还包括布线124。布线124包括在金属化层114中并且电连接到功率门控区域118(例如，功率门控区域118中的功率门控器件的漏极)的金属线和通孔。布线124延伸到第一管芯110的正面。布线124可以包括在任何金属化层114中的金属线和/或通孔的任何组合。例如，布线124可以包括与金属线和通孔叠层120分开的金属线和/或通孔叠层。
第二管芯130包括其中和/或其上设置有各种有源器件的半导体衬底132(例如，硅衬底)。第二管芯130还包括在半导体衬底132上的金属化层134。类似于金属化层114，金属化层134包括其中设置有相应金属层的多个介电层。
TSV区域136设置在半导体衬底132中，并且包括从第二管芯130的背面(例如，半导体衬底132的背面)延伸穿过半导体衬底132的多个TSV。功率门控区域138设置在半导体衬底132中，并且包括个体地和/或共同地控制向上覆管芯(例如，第三管芯160)中的一个或多个电路区域的功率分配(例如，功率门控)的器件。例如，功率门控区域138中的器件可以被控制以选择性地中断通过器件的电流的流动。TSV区域140设置在半导体衬底132中，并且还包括从第二管芯130的背面(例如，半导体衬底132的背面)延伸穿过半导体衬底132的多个TSV。电路区域142设置在半导体衬底132中，并且包括个体地或共同地执行所设计的功能的器件。例如，电路区域142可以包括或可以是用于处理系统、可编程逻辑区域(例如，FPGA中的结构逻辑)、加速器、存储器或任何其他电路系统的器件。
金属化层134中的金属线和通孔叠层144从TSV区域136延伸到第二管芯130的正面。金属线和通孔叠层144包括在每个金属化层134中以垂直叠层连接在一起的一个或多个线和一个或多个通孔。在其他示例中，金属线和通孔叠层144未垂直对准。金属线146从金属线和通孔叠层144横向延伸，并且电连接到功率门控区域138(例如，功率门控区域138中的功率门控器件的源极)。在所示的示例中，金属线146在最下部金属化层(例如，M0层)中。在其他示例中，金属线146可以在金属化层134的另一下部金属化层(例如，M1层、M2层等)中。金属线148横向延伸并且连接在功率门控区域138(例如，功率门控区域138中的功率门控器件的漏极)与TSV区域140之间。金属线148可以在最下部金属化层或另一下部金属化层中，并且也可以与金属线146在同一金属化层中。金属化层134还包括布线150。布线150包括在金属化层134中的金属线和通孔，并且从第二管芯130的正面延伸并且电连接到电路区域142。布线150可以包括在任何金属化层134中的金属线和/或通孔的任何组合。例如，布线150可以包括与金属线和通孔叠层144分开的金属线和通孔叠层。
第三管芯160包括其中和/或其上设置有各种有源器件的半导体衬底162(例如，硅衬底)。第三管芯160还包括在半导体衬底162上的金属化层164。类似于金属化层114和134，金属化层164包括其中设置有相应金属层的多个介电层。
TSV区域166设置在半导体衬底162中，并且包括从第三管芯160的背面(例如，半导体衬底162的背面)延伸穿过半导体衬底162的多个TSV。功率门控区域168设置在半导体衬底162中，并且包括个体地和/或共同地控制向任何上覆管芯中的一个或多个电路区域的功率分配(例如，功率门控)的器件。例如，功率门控区域168中的器件可以被控制以选择性地中断通过器件的电流的流动。TSV区域170设置在半导体衬底162中，并且还包括从第三管芯160的背面(例如，半导体衬底162的背面)延伸穿过半导体衬底162的多个TSV。电路区域172设置在半导体衬底162中，并且包括个体地或共同地执行所设计的功能的器件。例如，电路区域172可以包括或可以是用于处理系统、可编程逻辑区域(例如，FPGA中的结构逻辑)、加速器、存储器或任何其他电路系统的器件。
金属化层164中的金属线和通孔叠层174从TSV区域166延伸到第三管芯160的正面。金属线和通孔叠层174包括在每个金属化层164中以垂直叠层连接在一起的一个或多个线和一个或多个通孔。在其他示例中，金属线和通孔叠层174未垂直对准。金属线176从金属线和通孔叠层174横向延伸，并且电连接到功率门控区域168(例如，功率门控区域168中的功率门控器件的源极)。在所示的示例中，金属线176位于最下部金属化层(例如，M0层)中。在其他示例中，金属线176可以在金属化层164的另一下部金属化层(例如，M1层、M2层等)中。金属线178横向延伸，并且连接在功率门控区域168(例如，功率门控区域168中的功率门控器件的漏极)与TSV区域170之间。金属线178可以在最下部金属化层或另一下部金属化层中，并且还可以与金属线176在同一金属化层。金属化层164还包括布线180。布线180包括在金属化层164中的金属线和通孔，并且从第三管芯160的正面延伸并且电连接到电路区域172。布线180可以包括在任何金属化层164中的金属线和/或通孔的任何组合。例如，布线180可以包括与金属线和通孔叠层174分开的金属线和通孔叠层。
尽管未示出，但是可以通过将下层管芯的背面附接(例如，键合)到上覆管芯的正面来将一个或多个附加管芯叠层在第三管芯160上。每个附加管芯还可以包括TSV、金属线和通孔叠层、以及互连金属线，其中下部金属层中的金属线从金属线和通孔叠层延伸以连接到功率门控区域，该功率门控区域进一步通过另一金属线连接到TSV，类似于图3中的第二管芯130和第三管芯160中所示。
在图3的3D管芯叠层中，第一管芯110的金属线和通孔叠层120、第二管芯130的金属线和通孔叠层144以及TSV区域136中的TSV、以及第三管芯160的金属线和通孔叠层174以及TSV区域166中的TSV串联地电连接在一起。在一些示例中，第一管芯110的金属线和通孔叠层120的金属特征在第一管芯110与第二管芯130之间的键合界面处金属对金属地键合到第二管芯130的金属线和通孔叠层144的金属特征，并且第二管芯130的TSV区域136中的TSV在第二管芯130与第三管芯160之间的键合界面处金属对金属地键合到第三管芯160的金属线和通孔叠层174的金属特征。
另外，第一管芯110的布线124的金属特征在第一管芯110与第二管芯130之间的键合界面处金属对金属地键合到第二管芯130的布线150的金属特征，并且第二管芯130的TSV区域140中的TSV在第二管芯130与第三管芯160之间的键合界面处金属对金属地键合到第三管芯160的布线180的金属特征。因此，第一管芯110的门控区域118连接到第二管芯130的电路区域142并且被配置为控制向第二管芯130的电路区域142的功率分配，并且第二管芯130的功率门控区域138连接到第三管芯160的电路区域172并且被配置为控制向第三管芯160的电路区域172的功率分配。
更具体地，3D堆叠管芯包括被功率门控的功率路径。功率管理区域116提供电源电压，如下文进一步描述的。从功率管理区域116处的电源电压，形成通过第一管芯110的金属线和通孔叠层120的下部部分、金属线122、功率门控区域118中的功率门控器件和布线124、以及通过第二管芯130的布线150到第二管芯130的电路区域142的第一功率门控功率路径。第一功率门控功率路径没有经过金属线和通孔叠层144(例如，没有经过位于金属化层134中的最上部金属化层(例如，最远离半导体衬底132)中的金属线和通孔叠层144的金属线或通孔)。此外，从功率管理区域116处的电源电压，形成通过第一管芯110的金属线和通孔叠层120、通过第二金属管芯130的金属线和通孔叠层144、金属线146、功率门控区域138中的功率门控器件、金属线148和TSV区域140的TSV、以及通过第三管芯160的布线180到第三管芯160的电路区域172的第二功率门控功率路径。第二功率门控功率路径没有经过金属线和通孔叠层174(例如，没有经过位于金属化层164中的最上部金属化层(例如，最远离半导体衬底162)中的金属线和通孔叠层174的金属线或通孔)。甚至更进一步地，从功率管理区域116处的电源电压，可以形成通过第一管芯110的金属线和通孔叠层120、通过第二管芯130的金属线和通孔叠层144和TSV区域136的TSV、以及通过第三管芯160的金属线和通孔叠层174、金属线176、功率门控区域168中的功率门控器件、金属线178和TSV区域170的TSV、以及通过上覆管芯的布线到上覆管芯的电路区域的第三功率门控功率路径。
从功率门控功率路径的描述中很清楚，不同功率门控功率路径可以共享各种物理组件(例如，TSV、金属线和通孔叠层等)。此外，尽管在图3中未示出，但是第二管芯130和第三管芯160可以包括没有功率门控的功率路径。这些非功率门控功率路径也可以共享上述功率门控功率路径的各种物理组件。例如，从功率管理区域116处的电源电压，可以形成通过第一管芯110的金属线和通孔叠层120、以及通过第二管芯130的金属线和通孔叠层144的上部部分、金属化层134的上部金属化层中的金属线和金属化层134中的各种布线到第二管芯130的另一电路区域的第一非功率门控功率路径。类似地，从功率管理区域116处的电源电压，可以形成通过第一管芯110的金属线和通孔叠层120、通过第二管芯130的金属线和通孔叠层144和TSV区域136的TSV、以及通过第三管芯160的金属线和通孔叠层174的上部部分、金属化层164的上部金属化层中的金属线和金属化层164中的各种布线到第三管芯160的另一电路区域的第二非功率门控功率路径。
上面的描述可能没有明确地描述形成相应路径的一部分的金属化层中的每个通孔和/或与形成相应路径的一部分的相应衬底中的器件的每个触点。这样的描述缺乏是为了简洁和易于理解。本领域普通技术人员将容易理解这种通孔和/或触点的存在。
图4示出了根据本公开的一些示例的用于图3的3D管芯叠层中的功率分配和功率门控的简化电路示意图。由第一管芯110的功率管理区域116提供电源电压Vccp。叠层电阻120R和功率门控开关118S连接到电源电压Vccp。叠层电阻120R是从金属线122到与第二管芯130的键合界面的第一管芯110的金属线和通孔叠层120的电阻。功率门控开关118S示出了功率门控区域118中能够中断功率流的一个或多个开关或器件(例如，一个或多个功率FET)。功率门控开关118S然后连接到布线电阻124R，该布线电阻124R表示第一管芯110中的布线124的电阻。布线电阻124R然后连接到布线电阻150R，该布线电阻150R进一步提供第二管芯130中的第一器件电源电压Vcc1。布线电阻150R表示第二管芯130中的布线150的电阻。尽管可以由图3的第一管芯110中的金属线122产生电阻，但是，假定这样的电阻是可忽略的(例如，由于互连组件的紧密接近)和/或并入到图4的图示中的其他电阻中。
然后，叠层电阻120R连接到叠层电阻144R，该叠层电阻144R是从与第一管芯110的键合界面到金属线146的第二管芯130的金属线和通孔叠层144的电阻。TSV电阻136R和功率门控开关138S连接到叠层电阻144R。TSV电阻136R是第二管芯130的TSV区域136中的TSV的电阻以及在半导体衬底132与金属线146之间的第二管芯130的金属线和通孔叠层144的任何部分的电阻。功率门控开关138S示出了功率门控区域138中能够中断功率流的一个或多个开关或器件(例如，一个或多个功率FET)。功率门控开关138S然后连接到TSV电阻140R，该TSV电阻140R表示第二管芯130中的TSV区域140中的TSV的电阻。TSV电阻140R然后连接到布线电阻180R，该布线电阻180R进一步提供第三管芯160中的第二器件电源电压Vcc2。布线电阻180R表示第三管芯160中的布线180的电阻。尽管可以由图3的第二管芯130中的金属线146和148产生电阻，但是，假定这样的电阻是可忽略的和/或并入到图4的图示中的其他电阻中。
然后，TSV电阻136R连接到叠层电阻174R，该叠层电阻174R是从与第二管芯130的键合界面到金属线176的第三管芯160的金属线和通孔叠层174的电阻。TSV电阻166R和功率门控开关168S连接到叠层电阻174R。TSV电阻166R是第三管芯160的TSV区域166中的TSV的电阻以及在半导体衬底162与金属线176之间的第三管芯160的金属线和通孔叠层174的任何部分的电阻。功率门控开关168S示出了功率门控区域168中能够中断功率流的一个或多个开关(例如，一个或多个功率FET)。然后，功率门控开关168S连接到TSV电阻170R，该TSV电阻170R表示第三管芯160中的TSV区域170中的TSV的电阻。尽管可以由图3的第三管芯160中的金属线176和178产生电阻，假定这样的电阻是可忽略的和/或并入到图4的图示中的其他电阻中。
如先前所述，附加管芯可以被包括在3D管芯叠层中。如果3D管芯叠层中包括一个或多个其他管芯，并且(多个)管芯具有与第二管芯130和/或第三管芯160相同的配置，则可以复制这些管芯的电路原理图并且将其附加到3D管芯叠层，类似于图4中的第二管芯130和第三管芯160所示的图案。
电源电压Vccp由第一管芯110的功率管理区域116提供。第一器件电源电压Vcc1是在第二管芯130的电路区域142处提供的用于操作其中的器件的电压。此外，第一器件电流Icc1被提供给第二管芯130的电路区域142。第二器件电源电压Vcc2是在第三管芯160的电路区域172处提供的用于操作其中的器件的电压。而且，第二器件电流Icc2被提供给第三管芯160的电路区域172。出于电压分析的目的，假定第一器件电流Icc1和第二器件电流Icc2基本相等，这导致功率电流Iccp基本是第一器件电流Icc1(或第二器件电流Icc2)的两倍。此外，假定第二管芯130中的电阻基本等于第三管芯160中的对应电阻(例如，TSV电阻136R和166R基本相等，叠层电阻144R和174R基本相等，布线电阻150R和180R基本相等)，并且跨功率门控开关118S和138S的电压降基本相等。
在上述情况下，从电源电压Vccp到第一器件电源电压Vcc1的电压降是跨功率门控开关118S的电压降加上第一器件电流Icc1乘以布线电阻124R和150R之和。例如，Vccp-Vcc1＝V118S+Icc1＊(R124+R150)。在上述情况下，从电源电压Vccp到第二器件电源电压Vcc2的电压降是跨功率门控开关138S的电压降加上第二器件电流Icc2乘以叠层电阻120R和144R、TSV电阻140R和布线电阻180R之和。例如，Vccp-Vcc2＝V138S+Icc2＊(R120+R144+R140+R180]＝V118S+Icc1＊(R120+R144+R140+R150]。
在所示的示例中，流到管芯上的电路区域的电流从另一不同管芯上的功率门控区域流动。电流通过布线进入到管芯中，该布线通常在包括电流流向的电路区域的管芯中垂直延伸一次(例如，不从下部金属化层延伸到上部金属化层再延伸回到下部金属化层)。这可以为管芯(诸如与管芯中的相应功率门控区域直接对准的金属化层)中的其他信号的布线提供更多空间。功率门控区域可以通过包括功率门控区域的管芯的布线和/或TSV连接到电路区域的管芯上的布线。在这样的示例中，流过功率门控区域并且流到电路区域的电流可以更直接，并且因此可以流过更少金属组件。通常，这可以减小电流路径的电阻，从而可以减小电压降。另外，由于可以实现较少TSV来容纳期望电压降，因此可以减小TSV区域的尺寸。甚至更进一步地，功率门控区域至少部分与形成功率门控区域向其提供功率分配和控制的电路区域的过程解耦。解耦是由于功率门控区域形成在与电路区域不同的管芯上。这种解耦可以帮助确保在电路区域出现故障或在不良管芯上时，通过功率门控区域中断功率。
在图1至图4所示的示例中，第一管芯10和110被示出并且描述为正面向上取向。在其他示例中，第一管芯可以正面向下取向，并且第一管芯的组件可以通过第一管芯上的TSV电连接到第二管芯上的组件。本领域普通技术人员将容易理解，可以实现对这些结构的各种修改。
另外，尽管在附图中未示出，但是3D管芯叠层可以具有用于将3D管芯叠层连接到另一衬底(例如，中介层、封装衬底等)的外部电连接器(例如，微凸块、受控崩溃芯片连接(C4)凸起，等)。外部电连接器可以附接到与管芯和上覆管芯(例如，第二管芯30或130)之间的键合界面相对的管芯(例如，第一管芯10或110)。因此，在图1和3的配置中，第一管芯10和110还可以包括延伸穿过半导体衬底12和112的TSV，并且外部电连接器可以电连接到TSV，以通过TSV向金属化层14和114并且然后向半导体衬底12和112上的各个电路区域提供输入/输出信号和功率。在第一管芯正面向下取向的其他示例中，外部电连接器可以电连接到金属化层14和114中的布线，以通过金属化层14和114向半导体衬底12和112上的各个电路区域提供输入/输出信号和功率。在具有正面向下的第一管芯的这样的示例中，第一管芯可以包括电连接到第二管芯以向上覆管芯提供功率分配和/或控制的TSV。
图5是根据本公开的一些示例的用于操作3D管芯叠层的方法500的流程图。在操作502中，向3D管芯叠层中的功率门控功率路径提供电源电压。例如，功率管理区域16和116可以如上所述向功率门控功率路径提供电源电压Vccp。在操作504中，控制一个或多个功率门控路径中的一个或多个功率门控器件以选择性地中断或不中断相应功率门控路径中的电流的流动。例如，具有功率门控器件(和/或包括功率门控的电路)的每个管芯还包括能够检测由连接到功率门控路径(功率门控器件连接在该功率门控路径中)的电路区域实现的电路的状况的硬件逻辑、执行程序代码指令的处理器等。例如，硬件逻辑、处理器等可以检测电路何时发生故障，何时进入关闭或睡眠模式，等等。例如，硬件逻辑、处理器等可以控制功率门控器件在适当条件下打开(例如，以防止通过电路泄漏)或在正常操作下关闭。
本公开的示例提供了用于堆叠管芯结构的功率门控。通常，本文所述的堆叠管芯结构可以具有用于来自电源的电流的减小的电阻路径(例如，由于减小的长度)。因此，除其他潜在益处，还可以减小沿着路径的电压降。
在一个示例中，一种装置可以包括堆叠管芯结构，所述堆叠管芯结构包括：包括第一半导体衬底的第一管芯，所述第一半导体衬底包括第一功率门控区域；以及键合到所述第一管芯的第二管芯，所述第二管芯包括第二半导体衬底，所述第二半导体衬底包括第一电路区域；以及其中所述堆叠管芯结构包括被配置为向所述第一电路区域提供功率的第一功率门控功率路径；以及所述第一功率门控功率路径包括第一功率门控器件，所述第一功率门控器件在所述第一半导体衬底的所述第一功率门控区域中，并且被配置为中断通过所述第一功率门控功率路径的电流的流动。
在一些这样的装置中，所述堆叠管芯结构还可以包括键合到所述第二管芯的第三管芯，所述第三管芯包括第三半导体衬底，所述第三半导体衬底包括第二电路区域；所述第二半导体衬底还可以包括第二功率门控区域；所述堆叠管芯结构可以包括被配置为向所述第二电路区域提供功率的第二功率门控功率路径；以及所述第二功率门控功率路径可以包括第二功率门控器件，所述第二功率门控器件在所述第二半导体衬底的第二功率门控区域中，并且被配置为中断通过所述第二功率门控功率路径的电流的流动。
在一些这样的装置中，所述第二管芯还可以包括在所述第二半导体衬底上的第一金属化层；所述第一功率门控功率路径可以包括在所述第一金属化层中的到所述第一电路区域的第一布线；以及所述第二功率门控功率路径可以包括在所述第一金属化层中的第一金属叠层和穿过所述第二半导体衬底的第一穿过衬底通孔(TSV)，所述第一金属叠层与所述第一布线分离。
在一些这样的装置中，所述第三管芯还可以包括在所述第三半导体衬底上的第二金属化层；以及所述第二功率门控功率路径还可以包括在所述第二金属化层中的到所述第二电路区域的第二布线。
在一些这样的装置中，所述第三管芯还可以包括在所述第三半导体衬底上的第二金属化层；所述堆叠管芯结构可以包括被配置为向所述第二半导体衬底上的第三电路区域提供功率的第一非功率门控功率路径；所述第一非功率门控功率路径可以包括所述第一金属叠层的至少一部分；所述堆叠管芯结构可以包括被配置为向所述第三半导体衬底上的第四电路区域提供功率的第二非功率门控功率路径；以及所述第二非功率门控功率路径可以包括所述第一金属叠层、穿过所述第二半导体衬底的第二TSV和在所述第二金属化层中的第二金属叠层的至少一部分。
在一些这样的装置中，所述第二管芯还可以包括在所述第二半导体衬底上的第一金属化层；以及所述第一功率门控功率路径可以包括在所述第一金属化层中的第一布线，所述第一布线是从所述第一管芯与所述第二管芯之间的第一键合界面到所述第一电路区域。
在一些这样的装置中，所述堆叠管芯结构还可以包括键合到所述第二管芯的第三管芯；所述第三管芯可以包括第三半导体衬底和在所述第三半导体衬底上的第二金属化层，所述第三半导体衬底包括第二电路区域；所述第二半导体衬底还可以包括第二功率门控区域；所述堆叠管芯结构可以包括被配置为向所述第二电路区域提供功率的第二功率门控功率路径；所述第二功率门控功率路径可以包括第二功率门控器件，所述第二功率门控器件在所述第二半导体衬底的所述第二功率门控区域中，并且被配置为中断通过所述第二功率门控功率路径的电流的流动；以及所述第二功率门控功率路径还可以包括在所述第二金属化层中的第二布线，所述第二布线是从所述第二管芯与所述第三管芯之间的第二键合界面到所述第二电路区域。
在一些这样的装置中，所述堆叠管芯结构还可以包括键合到所述第二管芯的第三管芯；所述第二管芯还可以包括：第一金属化层，在所述第二半导体衬底上；第一穿过衬底通孔(TSV)，穿过所述第二半导体衬底；第二TSV，穿过所述第二半导体衬底；第一金属叠层，在所述第一金属化层中，并且从所述第一管芯与所述第二管芯之间的第一键合界面延伸到所述第一TSV；以及第一布线，在所述第一金属化层中，并且从所述第一键合界面延伸到所述第一电路区域，所述第一布线与所述第一金属叠层分离，所述第一功率门控功率路径包括所述第一布线；所述第二半导体衬底还可以包括第二功率门控区域；所述第二功率门控区域可以包括电连接在所述第一金属叠层与所述第二TSV之间的第二功率门控器件；以及所述第三管芯还可以包括：第三半导体衬底，包括第二电路区域；第二金属化层，在所述第三半导体衬底上；第三TSV，穿过所述第三半导体衬底；第二金属叠层，在所述第二金属化层中并且从所述第二管芯与所述第三管芯之间的第二键合界面延伸到所述第三TSV，所述第二金属叠层连接到所述第一TSV；以及第二布线，在所述第二金属化层中，并且从所述第二键合界面延伸到所述第二电路区域，所述第二布线与所述第二金属叠层分离。
在另一示例中，一种装置可以包括堆叠管芯结构，所述堆叠管芯结构包括：第一管芯；以及键合到所述第一管芯的第二管芯，所述第一管芯被配置为在所述第一管芯与所述第二管芯之间的第一键合界面处向所述第二管芯提供功率，所述第二管芯包括：第一半导体衬底，包括第一电路区域和第一功率门控区域；第一金属化层，在所述第一半导体衬底上；以及第一穿过衬底通孔(TSV)，穿过所述第一半导体衬底，其中第一功率门控功率路径是从所述第一键合界面经过所述第一TSV、所述第一功率门控区域的第一功率门控器件和所述第一金属化层的第一布线到所述第一电路区域。
在一些这样的装置中，所述第一金属化层可以包括连接到所述第一TSV的金属叠层；所述堆叠管芯结构还可以包括键合到所述第二管芯的第三管芯，所述第三管芯包括：第二半导体衬底，包括第二电路区域和第二功率门控区域；第二金属化层，在所述第二半导体衬底上；以及第二TSV，穿过所述第二半导体衬底；以及第二功率门控功率路径是从所述第一键合界面经过所述第一TSV、所述金属叠层、所述第二TSVS、所述第二功率门控区域的第二功率门控器件和所述第二金属化层的第二布线到所述第二电路区域。
在一些这样的装置中，所述第二管芯的第一键合侧可以对应于具有所述第一金属化层的侧；所述第三管芯的第二键合侧可以对应于具有所述第二半导体衬底的侧；以及所述第一键合侧可以在所述第二管芯与所述第三管芯之间的第二键合界面处键合到所述第二键合侧。
在一些这样的装置中，所述第一管芯可以包括第二半导体衬底和在所述第二半导体衬底上的第二金属化层；所述第一管芯的第一键合侧可以对应于具有所述第二金属化层的侧；所述第二管芯的第二键合侧可以对应于具有所述第一半导体衬底的侧；以及所述第一键合侧可以在所述第一键合界面处键合到所述第二键合侧。
在一些这样的装置中，所述第一金属化层可以包括连接到所述第一TSV的金属叠层；所述第一功率门控功率路径可以包括连接在所述金属叠层与所述第一功率门控区域的所述第一功率门控器件之间的金属线；以及所述金属线可以在所述第一金属化层中位于所述第一半导体衬底的六个金属化层内的金属化层中。
在一些这样的装置中，所述第一金属化层可以包括连接到所述第一TSV的金属叠层；以及所述第一功率门控功率路径可以没有经过位于所述第一金属化层中最远离所述第一半导体衬底的金属化层中的所述金属叠层的金属线或通孔。
在一些这样的装置中，所述第一金属化层可以包括连接到所述第一TSV的金属叠层；以及非功率门控功率路径可以是从所述第一键合界面经过所述第一TSV、所述金属叠层和所述第一金属化层的第二布线到所述第一半导体衬底中的第二电路区域。
本公开的另一示例是一种操作装置的方法。这样的方法可以包括：向堆叠管芯结构中的第一功率路径提供电源电压，其中：所述堆叠管芯结构包括键合到第二管芯的第一管芯；所述第一管芯包括第一功率门控器件；所述第二管芯包括电连接到所述第一功率路径的第一电路区域；以及控制所述第一功率门控器件以选择性地中断或不中断所述第一功率路径中流向所述第二管芯的所述第一电路区域的电流。
在一些这样的方法中，所述第一管芯可以包括第一半导体衬底和在所述第一半导体衬底上的第一金属化层；所述第二管芯可以包括第二半导体衬底和在所述第二半导体衬底上的第二金属化层；以及在所述第一管芯与所述第二管芯之间的键合界面可以对应于所述第一管芯的具有所述第一金属化层的侧并且可以对应于所述第二管芯的具有所述第二金属化层的侧。
在一些这样的方法中，所述第一管芯可以包括第一半导体衬底和在所述第一半导体衬底上的第一金属化层；所述第二管芯可以包括第二半导体衬底和在所述第二半导体衬底上的第二金属化层；以及在所述第一管芯与所述第二管芯之间的键合界面可以对应于所述第一管芯的具有所述第一半导体衬底的侧并且可以对应于所述第二管芯的具有所述第二金属化层的侧。
在一些这样的方法中，所述方法还可以包括向所述堆叠管芯结构中的第二功率路径提供所述电源电压，其中：所述堆叠管芯结构还包括键合到所述第二管芯的第三管芯；所述第二管芯包括第二功率门控器件；所述第三管芯包括电连接到所述第二功率路径的第二电路区域；以及控制所述第二功率门控器件以选择性地中断或不中断所述第二功率路径中流向所述第三管芯的所述第二电路区域的电流。
在一些这样的方法中，所述方法还可以包括向所述堆叠管芯结构中的非功率门控功率路径提供所述电源电压，其中：所述堆叠管芯结构还具有经过所述第一管芯的非功率门控功率路径；以及所述第二管芯包括电连接到所述非功率门控功率路径的第二电路区域。
如本文中使用的(包括所附权利要求)，引用项目列表中的“至少一个”的短语是指这些项目的任何组合，包括单个成员。例如，“x、y和z中的至少一个”旨在涵盖：x、y、z、x-y、x-z、y-z、x-y-z及其任何组合(例如，x-y-y和x-x-y-z)。
尽管前述内容针对本公开的示例，但是在不脱离本公开的基本范围的情况下，可以设计本公开的其他和另外的示例，并且本公开的范围由所附权利要求书确定。

Claims (15)

1.一种装置，包括：
堆叠管芯结构，包括：
第一管芯，包括第一半导体衬底，所述第一半导体衬底包括第一功率门控区域；以及
第二管芯，键合到所述第一管芯，所述第二管芯包括第二半导体衬底，所述第二半导体衬底包括第一电路区域；以及其中：
所述堆叠管芯结构包括被配置为向所述第一电路区域提供功率的第一功率门控功率路径；以及
所述第一功率门控功率路径包括第一功率门控器件，所述第一功率门控器件在所述第一半导体衬底的所述第一功率门控区域中，并且被配置为中断通过所述第一功率门控功率路径的电流的流动。
2.根据权利要求1所述的装置，其中：
所述堆叠管芯结构还包括键合到所述第二管芯的第三管芯，所述第三管芯包括第三半导体衬底，所述第三半导体衬底包括第二电路区域；
所述第二半导体衬底还包括第二功率门控区域；
所述堆叠管芯结构包括被配置为向所述第二电路区域提供功率的第二功率门控功率路径；以及
所述第二功率门控功率路径包括第二功率门控器件，所述第二功率门控器件在所述第二半导体衬底的所述第二功率门控区域中，并且被配置为中断通过所述第二功率门控功率路径的电流的流动。
3.根据权利要求2所述的装置，其中：
所述第二管芯还包括在所述第二半导体衬底上的第一金属化层；
所述第一功率门控功率路径包括在所述第一金属化层中的到所述第一电路区域的第一布线；以及
所述第二功率门控功率路径包括在所述第一金属化层中的第一金属叠层和穿过所述第二半导体衬底的第一穿过衬底通孔(TSV)，所述第一金属叠层与所述第一布线分离。
4.根据权利要求3所述的装置，其中：
所述第三管芯还包括在所述第三半导体衬底上的第二金属化层；以及
所述第二功率门控功率路径还包括在所述第二金属化层中的到所述第二电路区域的第二布线。
5.根据权利要求3或4所述的装置，其中：
所述第三管芯还包括在所述第三半导体衬底上的第二金属化层；
所述堆叠管芯结构包括被配置为向所述第二半导体衬底上的第三电路区域提供功率的第一非功率门控功率路径；
所述第一非功率门控功率路径包括所述第一金属叠层的至少一部分；
所述堆叠管芯结构包括被配置为向所述第三半导体衬底上的第四电路区域提供功率的第二非功率门控功率路径；以及
所述第二非功率门控功率路径包括所述第一金属叠层、穿过所述第二半导体衬底的第二TSV和在所述第二金属化层中的第二金属叠层的至少一部分。
6.根据权利要求1至5中任一项所述的装置，其中：
所述第二管芯还包括在所述第二半导体衬底上的第一金属化层；以及
所述第一功率门控功率路径包括在所述第一金属化层中的第一布线，所述第一布线是从所述第一管芯与所述第二管芯之间的第一键合界面到所述第一电路区域。
7.根据权利要求6所述的装置，其中：
所述堆叠管芯结构还包括键合到所述第二管芯的第三管芯；
所述第三管芯包括第三半导体衬底和在所述第三半导体衬底上的第二金属化层，所述第三半导体衬底包括第二电路区域；
所述第二半导体衬底还包括第二功率门控区域；
所述堆叠管芯结构包括被配置为向所述第二电路区域提供功率的第二功率门控功率路径；
所述第二功率门控功率路径包括第二功率门控器件，所述第二功率门控器件在所述第二半导体衬底的所述第二功率门控区域中，并且被配置为中断通过所述第二功率门控功率路径的电流的流动；以及
所述第二功率门控功率路径还包括在所述第二金属化层中的第二布线，所述第二布线是从所述第二管芯与所述第三管芯之间的第二键合界面到所述第二电路区域。
8.根据权利要求1至7中任一项所述的装置，其中：
所述堆叠管芯结构还包括键合到所述第二管芯的第三管芯；
所述第二管芯还包括：
第一金属化层，在所述第二半导体衬底上；
第一穿过衬底通孔(TSV)，穿过所述第二半导体衬底；
第二TSV，穿过所述第二半导体衬底；
第一金属叠层，在所述第一金属化层中，并且从所述第一管芯与所述第二管芯之间的第一键合界面延伸到所述第一TSV；以及
第一布线，在所述第一金属化层中，并且从所述第一键合界面延伸到所述第一电路区域，所述第一布线与所述第一金属叠层分离，所述第一功率门控功率路径包括所述第一布线；
所述第二半导体衬底还包括第二功率门控区域；
所述第二功率门控区域包括电连接在所述第一金属叠层与所述第二TSV之间的第二功率门控器件；以及
所述第三管芯还包括：
第三半导体衬底，包括第二电路区域；
第二金属化层，在所述第三半导体衬底上；
第三TSV，穿过所述第三半导体衬底；
第二金属叠层，在所述第二金属化层中，并且从所述第二管芯与所述第三管芯之间的第二键合界面延伸到所述第三TSV，所述第二金属叠层连接到所述第一TSV；以及
第二布线，在所述第二金属化层中并且从所述第二键合界面延伸到所述第二电路区域，所述第二布线与所述第二金属叠层分离。
9.一种装置，包括：
堆叠管芯结构，包括：
第一管芯；以及
第二管芯，键合到所述第一管芯，所述第一管芯被配置为在所述第一管芯与所述第二管芯之间的第一键合界面处向所述第二管芯提供功率，所述第二管芯包括：
第一半导体衬底，包括第一电路区域和第一功率门控区域；
第一金属化层，在所述第一半导体衬底上；以及
第一穿过衬底通孔(TSV)，穿过所述第一半导体衬底，其中第一功率门控功率路径是从所述第一键合界面经过所述第一TSV、所述第一功率门控区域的第一功率门控器件和所述第一金属化层的第一布线到所述第一电路区域。
10.根据权利要求9所述的装置，其中：
所述第一金属化层包括连接到所述第一TSV的金属叠层；
所述堆叠管芯结构还包括键合到所述第二管芯的第三管芯，所述第三管芯包括：
第二半导体衬底，包括第二电路区域和第二功率门控区域；
第二金属化层，在所述第二半导体衬底上；以及
第二TSV，穿过所述第二半导体衬底；以及
第二功率门控功率路径是从所述第一键合界面经过所述第一TSV、所述金属叠层、所述第二TSVS、所述第二功率门控区域的第二功率门控器件和所述第二金属化层的第二布线到所述第二电路区域。
11.根据权利要求10所述的装置，其中：
所述第二管芯的第一键合侧对应于具有所述第一金属化层的侧；
所述第三管芯的第二键合侧对应于具有所述第二半导体衬底的侧；以及
所述第一键合侧在所述第二管芯与所述第三管芯之间的第二键合界面处键合到所述第二键合侧。
12.根据权利要求9至11中任一项所述的装置，其中：
所述第一管芯包括第二半导体衬底和在所述第二半导体衬底上的第二金属化层；
所述第一管芯的第一键合侧对应于具有所述第二金属化层的侧；
所述第二管芯的第二键合侧对应于具有所述第一半导体衬底的侧；以及
所述第一键合侧在所述第一键合界面处键合到所述第二键合侧。
13.根据权利要求9至12中任一项所述的装置，其中：
所述第一金属化层包括连接到所述第一TSV的金属叠层；
所述第一功率门控功率路径包括连接在所述金属叠层与所述第一功率门控区域的所述第一功率门控器件之间的金属线；以及
所述金属线在所述第一金属化层中位于所述第一半导体衬底的六个金属化层内的金属化层中。
14.根据权利要求9至13中任一项所述的装置，其中：
所述第一金属化层包括连接到所述第一TSV的金属叠层；以及
所述第一功率门控功率路径没有经过位于所述第一金属化层中最远离所述第一半导体衬底的金属化层中的所述金属叠层的金属线或通孔。
15.根据权利要求9至14中任一项所述的装置，其中：
所述第一金属化层包括连接到所述第一TSV的金属叠层；以及
非功率门控功率路径是从所述第一键合界面经过所述第一TSV、所述金属叠层和所述第一金属化层的第二布线到所述第一半导体衬底中的第二电路区域。
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