CN112765057B - 数据传输方法、pcie系统、设备及存储介质 - Google Patents

数据传输方法、pcie系统、设备及存储介质 Download PDF

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Abstract

本申请公开了一种数据传输方法、PCIE系统、设备及存储介质，属于计算机设备技术领域。所述方法包括：下位机周期性地向上位机发送同步信息，各同步信息指示不同的第一上行缓存空间和不同的第二上行缓存空间；响应于第i个同步信息，下位机将上行数据存储至第i个同步信息所指示的第二上行缓存空间中，并将第i‑1个同步信息所指示的第二上行缓存空间中存储的上行数据发送至第i个同步信息所指示的第一上行缓存空间中；响应于第i个同步信息，上位机从第i‑1个同步信息所指示的第一上行缓存空间中读取上行数据。本申请实施例提供的技术方案能够避免在上位机和下位机的数据传输中引入上位机的时间抖动。

Description

数据传输方法、PCIE系统、设备及存储介质
技术领域
本申请涉及计算机设备技术领域，特别是涉及一种数据传输方法、PCIE系统、设备及存储介质。
背景技术
PCIe(英文：peripheral component interconnect express)是一种高速串行计算机扩展总线标准。典型的PCIe架构包括上位机、下位机(英文：endpoint)以及主内存(英文：main memory)等，其中，上位机可以为CPU(英文：central processing unit；中文：中央处理器)，下位机可以为FPGA(英文：Field Programmable Gate Array)芯片，主内存可以用来存储上位机的数据。通常情况下，PCIe架构中的上位机和下位机之间可以进行数据传输，例如，下位机可以将数据传输至上位机中，上位机可以将数据传输至下位机中。
相关技术中，在数据传输的过程中，上位机通常需要向下位机发送控制信号，以使下位机根据上位机发送的控制信号具体执行数据传输的过程。
然而，PCIe架构中的上位机通常存在微秒级别的时间抖动，相关技术中，PCIe架构的数据传输依赖于上位机发送的控制信号，因此，数据传输过程会引入上位机的时间抖动，这对于某些数据业务，特别是5G通信中的数据业务而言，影响较大。
发明内容
基于此，本申请实施例提供了一种数据传输方法、PCIE系统、设备及存储介质，能够避免在上位机和下位机的数据传输中引入上位机的时间抖动。
第一方面，提供了一种数据传输方法，用于PCIe系统中，该PCIe系统包括上位机、下位机以及主内存，该主内存包括主内存上行缓存，该主内存上行缓存包括多个第一上行缓存空间，该下位机中设置有下位机上行缓存，该下位机上行缓存包括多个第二上行缓存空间，该方法包括：
该下位机周期性地向该上位机发送同步信息，各同步信息指示不同的第一上行缓存空间和不同的第二上行缓存空间；
响应于第i个该同步信息，该下位机将上行数据存储至第i个该同步信息所指示的第二上行缓存空间中，并将第i-1个该同步信息所指示的第二上行缓存空间中存储的上行数据发送至第i个该同步信息所指示的第一上行缓存空间中；
响应于第i个该同步信息，该上位机从第i-1个该同步信息所指示的第一上行缓存空间中读取上行数据。
在其中一个实施例中，各第一上行缓存空间和各第二上行缓存空间均对应不同的空间编号，各同步信息携带不同的空间编号；
各同步信息指示的第一上行缓存空间和第二上行缓存空间对应的空间编号与各同步信息携带的空间编号一致。
在其中一个实施例中，该下位机周期性地向该上位机发送同步信息之前，该方法还包括：
该下位机周期性地生成该同步信息，其中，该下位机生成的第i个该同步信息所携带的空间编号与该下位机生成的第i-1个该同步信息所携带的空间编号的差值为预设值。
在其中一个实施例中，该主内存包括同步信息缓存，该下位机周期性地向该上位机发送同步信息，包括：
该下位机通过DMA操作周期性地将该同步信息写入至该同步信息缓存。
在其中一个实施例中，该下位机通过DMA操作周期性地将该同步信息写入至该同步信息缓存之前，该方法还包括：
该上位机在该主内存中划分该同步信息缓存；
该上位机通过BAR写操作将该同步信息缓存的第一地址写入至该下位机，该第一地址用于供该下位机根据该第一地址将该同步信息写入至该同步信息缓存。
在其中一个实施例中，该将第i-1个该同步信息所指示的第二上行缓存空间中存储的上行数据发送至第i个该同步信息所指示的第一上行缓存空间中，包括：
该下位机从第i-1个该同步信息所指示的第二上行缓存空间中读取上行数据；
该下位机通过DMA操作将读取到的上行数据写入至第i个该同步信息所指示的第一上行缓存空间中。
在其中一个实施例中，该下位机通过DMA操作将读取到的上行数据写入至第i个该同步信息所指示的第一上行缓存空间中之前，该方法还包括：
该上位机在该主内存中划分该主内存上行缓存；
该上位机通过BAR写操作将该主内存上行缓存中各第一上行缓存空间的第二地址发送至该下位机，各第二地址用于供该下位机根据各第二地址将上行数据写入至各第一上行缓存空间。
在其中一个实施例中，该主内存和该下位机上行缓存均为环形缓存。
第二方面，提供了一种数据传输方法，用于PCIe系统中，该PCIe系统包括上位机、下位机以及主内存，该主内存包括主内存下行缓存，该主内存下行缓存包括多个第一下行缓存空间，该下位机中设置有下位机下行缓存，该下位机下行缓存包括多个第二下行缓存空间，该方法包括：
该下位机周期性地向该上位机发送同步信息，各同步信息指示不同的第一下行缓存空间和不同的第二下行缓存空间；
响应于第i个该同步信息，该上位机将下行数据存储至第i个该同步信息所指示的第一下行缓存空间中；
响应于第i个该同步信息，该下位机将第i-1个该同步信息所指示的第一下行缓存空间中存储的下行数据读取至第i个该同步信息所指示的第二下行缓存空间，并从第i-1个该同步信息所指示的第二下行缓存空间中读取下行数据。
在其中一个实施例中，各第一下行缓存空间和各第二下行缓存空间均对应不同的空间编号，各同步信息携带不同的空间编号；
各同步信息指示的第一下行缓存空间和第二下行缓存空间对应的空间编号与各同步信息携带的空间编号一致。
在其中一个实施例中，该下位机周期性地向该上位机发送同步信息之前，该方法还包括：
该下位机周期性地生成该同步信息，其中，该下位机生成的第i个该同步信息所携带的空间编号与该下位机生成的第i-1个该同步信息所携带的空间编号的差值为预设值。
在其中一个实施例中，该主内存包括同步信息缓存，该下位机周期性地向该上位机发送同步信息，包括：
该下位机通过DMA操作周期性地将该同步信息写入至该同步信息缓存。
在其中一个实施例中，该下位机通过DMA操作周期性地将该同步信息写入至该同步信息缓存之前，该方法还包括：
该上位机在该主内存中划分该同步信息缓存；
该上位机通过BAR写操作将该同步信息缓存的第一地址写入至该下位机，该第一地址用于供该下位机根据该第一地址将该同步信息写入至该同步信息缓存。
在其中一个实施例中，该下位机将第i-1个该同步信息所指示的第一下行缓存空间中存储的下行数据读取至第i个该同步信息所指示的第二下行缓存空间，包括：
该下位机通过DMA操作将第i-1个该同步信息所指示的第一下行缓存空间中存储的下行数据读取至第i个该同步信息所指示的第二下行缓存空间。
在其中一个实施例中，该下位机通过DMA操作将第i-1个该同步信息所指示的第一下行缓存空间中存储的下行数据读取至第i个该同步信息所指示的第二下行缓存空间之前，该方法还包括：
该上位机在该主内存中划分该主内存下行缓存；
该上位机通过BAR写操作将该主内存下行缓存中各第一下行缓存空间的第三地址发送至该下位机，各第三地址用于供该下位机根据各第三地址将各第一下行缓存空间中存储的下行数据写入至第二下行缓存空间。
在其中一个实施例中，该主内存和该下位机下行缓存均为环形缓存。
第三方面，提供了一种PCIe系统，该PCIe系统包括上位机、下位机以及主内存，该主内存包括主内存上行缓存，该主内存上行缓存包括多个第一上行缓存空间，该下位机中设置有下位机上行缓存，该下位机上行缓存包括多个第二上行缓存空间；
该上位机，用于执行上述第一方面和上述第二方面中该上位机执行的任一方法；
该下位机，用于执行上述第一方面和上述第二方面中该下位机执行的任一方法。
第四方面，提供了一种计算机设备，包括存储器和处理器，该存储器存储有计算机程序，该计算机程序被该处理器执行时实现如上述第一方面和第二方面任一所述的数据传输方法。
第五方面，提供了一种计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现如上述第一方面和上述第二方面任一所述的数据传输方法。
本申请实施例提供的技术方案带来的有益效果至少包括：
PCIE系统中的下位机周期性地向上位机发送同步信息，其中，各同步信息指示不同的第一上行缓存空间和不同的第二上行缓存空间，响应于第i个同步信息，下位机将上行数据缓存至该第i个同步信息所指示的第二上行缓存空间，并将第i-1个同步信息所指示的第二上行缓存空间中存储的上行数据发送至第i个同步信息所指示的第一上行缓存空间，响应于该第i个同步信息，上位机从第i-1个同步信息所指示的第一上行缓存空间中读取上行数据，这样，上位机和下位机就可以基于下位机发送的同步信息实现数据传输，由于不需要依赖于上位机发送的控制信号实现上位机和下位机之间的数据传输，因此，能够避免在上位机和下位机的数据传输中引入上位机的时间抖动。
附图说明
图1为一种典型的PCIe总线架构的示意图。
图2为本申请实施例提供的一种下位机的结构示意图；
图3为本申请实施例提供的一种数据传输方法的流程图；
图4为本申请实施例提供的一种上行数据传输的示意图；
图5为本申请实施例提供的一种数据传输方法的流程图；
图6为本申请实施例提供的一种数据传输方法的流程图；
图7为本申请实施例提供的一种下行数据传输的示意图；
图8为本申请实施例提供的一种PCIe系统的框图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
PCIe(英文：peripheral component interconnect express)是一种高速串行计算机扩展总线标准。
请参考图1，其示出了一种典型的PCIe架构的示意图，如图1所示，PCIe架构可以包括上位机00、下位机01、主内存03、根组件04以及交换器05。其中，上位机00、主内存03以及交换器05均与根组件04连接，下位机01与交换器05连接。该主内存03用于存放上位机00的数据，上位机00可以通过根组件04访问主内存03，同时，下位机01可以通过交换器05以及根组件04访问主内存03。
实际应用中，PCIe架构中的上位机00可以为CPU(英文：central processingunit；中文：中央处理器)，下位机01也可以被称为终端(英文：PCIe endpoint)，其可以为FPGA(英文：Field Programmable Gate Array)芯片。
通常情况下，PCIe架构中的上位机00和下位机01之间可以进行数据传输，其中，PCIe架构中上位机00和下位机01之间的数据传输可以包括上行数据传输和下行数据传输。上行数据传输指的是下位机01将上行数据传输至上位机00中，在上行数据传输中，上行数据由下位机01的存储空间转移至主内存03中，下行数据传输指的是上位机00将下行数据传输至下位机01中，在下行数据传输中，下行数据由主内存03转移至下位机01的存储空间中。
相关技术中，在上位机00和下位机01进行数据传输的过程中，上位机00可以通过BAR写操作将控制信号发送至下位机01中，下位机01可以根据该控制信号执行数据传输的技术过程，在执行完成之后，下位机01可以向上位机00上报完成信息。
然而，PCIe架构中的上位机00通常存在微秒级别的时间抖动，相关技术中，PCIe架构的数据传输依赖于上位机00发送的控制信号，因此，数据传输过程会引入上位机00的时间抖动，这对于某些数据业务，特别是5G通信中的数据业务而言，影响较大。
有鉴于此，本申请实施例提供了一种数据传输方法，可以避免在上位机和下位机的数据传输中引入上位机的时间抖动。
下面，本申请将以下位机为FPGA为例，对下位机的结构进行简要说明，请参考图2，该下位机可以包括控制器011、PCIe HIP元件012、下位机上行缓存013以及下位机下行缓存014。需要指出的是，该下位机上行缓存013和该下位机下行缓存014可以基于同一存储器实现，也可以基于不同的存储器实现，上文所述的存储器可以为RAM存储器，该RAM存储器可以采用256bit位宽以支持5G通信带宽需求，本申请实施例对此不作具体限定。
其中，控制器011用于提供处理及控制功能。下位机上行缓存013用于存储下位机待发送至上位机的上行数据。下位机下行缓存014用于存储上位机向下位机发送的下行数据。PCIe HIP元件012可以采用由FPGA平台(例如，Intel的S10、Stratix 10平台、Xilinx的Kintex7等)提供的标准硬核模块，PCIe HIP元件012可以在控制器011的控制下执行下位机与上位机之间的数据交互，例如，PCIe HIP元件012可以在控制器011的控制下将下位机上行缓存013中存储的上行数据传输至主内存中，PCIe HIP元件012也可以在控制器011的控制下将主内存中存储的下行数据读取至下位机下行缓存014中。
需要指出的是，在本申请实施例中，该下位机上行缓存013可以包括多个第二上行缓存空间，该下位机下行缓存014可以包括多个第二下行缓存空间，其中，各第二上行缓存空间的大小可以相同也可以不相同，各第二下行缓存空间的大小可以相同也可以不相同。
如上文所述，PCIe架构中上位机和下位机之间的数据传输可以包括上行数据传输和下行数据传输。下面，将分别介绍本申请实施例提供的数据传输方法中上行数据传输和下行数据传输的技术过程。
请参考图3，其示出了本申请实施例提供的数据传输方法中上行数据传输过程的流程图，该上行数据传输过程可以应用于PCIe架构中，如图3所示，该上行数据传输过程可以包括如下步骤：
步骤301、下位机周期性地向上位机发送同步信息。
在本申请实施例中，下位机可以周期性地生成同步信息，并将生成的同步信息发送至上位机。其中，该同步信息用于供下位机和上位机根据该同步信息进行上行数据传输。
可选的，下位机可以根据数据传输的带宽需求确定同步信息的生成和发送周期。
可选的，考虑到在5G通信系统中，一般会利用周期为500微秒的时间同步信号来实现空口数据同步，因此，在本申请实施例提供的数据传输方法应用于5G通信系统的情况下，下位机可以将该周期为500微秒的时间同步信号作为参考基准生成同步信息，也即是，在本申请实施例提供的数据传输方法应用于5G通信系统的情况下，下位机可以每隔500微秒生成同步信息，并将生成的同步信息发送至上位机。
下面，本申请实施例将对下位机将同步信息发送至上位机的一种可选的技术过程进行说明。
在PCIe架构初始化的过程中，上位机可以加载驱动程序，并基于该驱动程序在主内存中划分同步信息缓存，其中，该同步信息缓存用于存储同步信息。在主内存中划分同步信息缓存之后，上位机可以通过BAR写操作将该同步信息缓存的第一地址写入至下位机。可选的，下位机可以包括地址寄存器，上位机可以通过BAR写操作将该第一地址写入该地址寄存器中。
可选的，该第一地址可以包括同步信息缓存的起始地址以及长度信息等，本申请实施例不对该第一地址的具体内容进行限定。
在PCIe架构初始化完成之后，上位机可以通过BAR写操作将完成信息发送至下位机，下位机在接收到该完成信息之后，可以开始生成并向上位机发送同步信息。其中，下位机可以根据该第一地址，通过DMA操作周期性地将同步信息写入至同步信息缓存，上位机可以从该同步信息缓存中读取下位机发送的同步信息。
需要指出的是，在一种可能的实现方式中，下位机可以将发送同步信息的DMA操作的执行情况信息写入至主内存中的指定地址，以供上位机在数据传输异常时在主内存中查看，从而确定异常的原因。在另一种可能的实现方式中，下位机可以将发送同步信息的DMA操作的执行情况信息写入至下位机的指定寄存器中，以供上位机在数据传输异常时基于BAR读操作查看，从而确定异常的原因。
在本申请实施例中，同步信息可以指示第一上行缓存空间以及第二上行缓存空间，其中，不同的同步信息可以指示不同的第一上行缓存空间和不同的第二上行缓存空间，例如，下位机向上位机发送的第i个同步信息所指示的第一上行缓存空间与下位机向上位机发送的第i-1个同步信息所指示的第一上行缓存空间不同，下位机向上位机发送的第i个同步信息所指示的第二上行缓存空间与下位机向上位机发送的第i-1个同步信息所指示的第二上行缓存空间不同。
上文中已经对第二上行缓存空间进行了说明，如上文所述，第二上行缓存空间属于下位机中的下位机上行缓存，该下位机上行缓存包括多个第二上行缓存空间。
在本申请实施例中，该第一上行缓存空间属于主内存中的主内存上行缓存，其中，主内存包括主内存上行缓存，该主内存上行缓存用于存储下位机发送至上位机的上行数据，其中，该主内存上行缓存包括多个第一上行缓存空间。
在本申请的可选实施例中，各第一上行缓存空间和各第二上行缓存空间均可以对应不同的空间编号。在这种情况下，同步信息可以携带空间编号，且，各同步信息可以携带不同的空间编号，各同步信息指示的第一上行缓存空间和第二上行缓存空间对应的空间编号与各同步信息携带的空间编号一致。
例如，某一同步信息携带空间编号1，则该同步信息指示空间编号为1的第一上行缓存空间以及空间编号为1的第二上行缓存空间，另一同步信息携带空间编号2，则该同步信息指示空间编号为2的第一上行缓存空间以及空间编号为2的第二上行缓存空间。
由于不同的第一上行缓存空间对应不同的空间编号，不同的第二上行缓存空间也对应不同的编号，同时，不同的同步信息携带不同的空间编号，而且，同步信息指示的第一上行缓存空间和第二上行缓存空间对应的空间编号与同步信息携带的空间编号一致，因此，可以实现不同的同步信息指示不同的第一上行缓存空间以及不同的第二上行缓存空间的效果。
在本申请的一个可选实施例中，相邻发送的两个同步信息所携带的空间编号的差值为预设值，也即是，第i个同步信息所携带的空间编号与第i-1个同步信息所携带的空间编号的差值为预设值。
例如，第i个同步信息携带的空间编号为1，第i-1个同步信息携带的空间编号为0，该两个空间编号之间的差值可以为预设值1。
需要指出的是，该预设值与缓存空间的编号方式有关，可选的，该预设值可以为相邻的两个缓存空间的空间编号的差值。
需要指出的是，在本申请实施例中，主内存和下位机上行缓存可以均为环形缓存。
步骤302、响应于第i个同步信息，下位机将上行数据存储至第i个同步信息所指示的第二上行缓存空间中，并将第i-1个同步信息所指示的第二上行缓存空间中存储的上行数据发送至第i个同步信息所指示的第一上行缓存空间中。
本申请的可选实施例中，在PCIe架构初始化的过程中，上位机可以加载驱动程序，并基于该驱动程序在主内存中划分主内存上行缓存，上位机可以通过BAR写操作将主内存上行缓存中各第一上行缓存空间的第二地址发送至下位机。可选的，下位机可以包括地址寄存器，上位机可以通过BAR写操作将该第二地址写入该地址寄存器中。
可选的，该第二地址可以包括第一上行缓存空间的起始地址以及长度信息等，本申请实施例不对该第二地址的具体内容进行限定。
下位机在生成第i个同步信息之后，可以对该第i个同步信息进行响应，在响应的过程中，下位机可以将上行数据存储至第i个同步信息所指示的第二上行缓存空间中，并将第i-1个同步信息所指示的第二上行缓存空间中存储的上行数据发送至第i个同步信息所指示的第一上行缓存空间中。
也即是，下位机可以将上行数据存入当前生成的同步信息所指示的第二上行缓存空间中，并从上一次生成的同步信息所指示的第二上行缓存空间中读取上行数据，将读取的上行数据发送至当前生成的同步信息所指示的第一上行缓存空间中。
如上文所述，在PCIe架构初始化的过程中，上位机可以通过BAR写操作将主内存上行缓存中各第一上行缓存空间的第二地址发送至下位机，因此，在步骤302中，下位机可以获取第i个同步信息所指示的第一上行缓存空间的第二地址，并基于获取到的第二地址将第i-1个同步信息所指示的第二上行缓存空间中存储的上行数据发送至第i个同步信息所指示的第一上行缓存空间中。
步骤303、响应于第i个同步信息，上位机从第i-1个同步信息所指示的第一上行缓存空间中读取上行数据。
上位机在接收到第i个同步信息之后，可以对该第i个同步信息进行响应，在响应的过程中，上位机可以从第i-1个同步信息所指示的第一上行缓存空间中读取上行数据，换句话说，上位机可以在接收到下位机当前发送的同步信息之后，从下位机上一次发送的同步信息所指示的第一上行缓存空间中读取上行数据。
为了方便读者理解本申请中步骤302和步骤303的技术过程，下面，本申请实施例将结合图4所示对其进行示例性地说明。
如图4所示，假设第i个同步信息携带的空间编号为i，第i-1个同步信息携带的空间编号为i-1，则在对第i个同步信息进行响应的过程中，下位机可以将待发送至上位机的上行数据存储至空间编号为i的第二上行缓存空间中，并将空间编号为i-1的第二上行缓存空间中存储的上行数据发送至空间编号为i的第一上行缓存空间中，上位机可以从空间编号为i-1的第一上行缓存空间中读取上行数据。
通过这样的方式，就可以实现以异步的方式在上位机和下位机之间形成稳定的上行数据流。
请参考图5，其示出了本申请实施例中步骤302的一种可选的技术过程的流程图，如图5所示，该技术过程可以包括以下步骤：
步骤3021、下位机从第i-1个同步信息所指示的第二上行缓存空间中读取上行数据。
步骤3022、下位机通过DMA操作将读取到的上行数据写入至第i个同步信息所指示的第一上行缓存空间中。
需要指出的是，在一种可能的实现方式中，下位机可以将发送上行数据的DMA操作的执行情况信息写入至主内存中的指定地址，以供上位机在数据传输异常时在主内存中查看，从而确定异常的原因。在另一种可能的实现方式中，下位机可以将发送上行数据的DMA操作的执行情况信息写入至下位机的指定寄存器中，以供上位机在数据传输异常时基于BAR读操作查看，从而确定异常的原因。
请参考图6，其示出了本申请实施例提供的数据传输方法中下行数据传输过程的流程图，该下行数据传输过程可以应用于PCIe架构中，如图6所示，该下行数据传输过程可以包括如下步骤：
步骤601、下位机周期性地向上位机发送同步信息。
步骤601中下位机周期性地向上位机发送同步信息技术过程与步骤301的技术过程同理。其中，下位机向上位机发送的同步信息在上行数据传输过程中可以供下位机和上位机根据该同步信息进行上行数据传输，在下行数据传输过程中可以供下位机和上位机根据该同步信息进行下行数据传输。
需要指出的是，在本申请实施例中，下位机和上位机之间的上行数据传输和下行数据传输可以同时进行，也可以不同时进行，本申请实施例对此不作具体限定。
与上行数据传输同理地，在下行数据传输过程中，下位机向上位机发送的同步信息可以指示第一下行缓存空间和第二下行缓存空间，且，不同的同步信息指示不同的第一下行缓存空间和不同的第二下行缓存空间。
上文中已经对第二下行缓存空间进行了说明，如上文所述，第二下行缓存空间属于下位机中的下位机下行缓存，该下位机下行缓存包括多个第二下行缓存空间。
在本申请实施例中，该第一下行缓存空间属于主内存中的主内存下行缓存，其中，主内存包括主内存下行缓存，该主内存下行缓存用于存储上位机待发送至下位机的下行数据，其中，该主内存下行缓存包括多个第一下行缓存空间。
在本申请的可选实施例中，与上文所述的第一上行缓存空间和第二上行缓存空间类似地，各第一下行缓存空间和各第二下行缓存空间均可以对应不同的空间编号。
如上文所述，同步信息可以携带空间编号，不同的同步信息可以携带不同的空间编号，在下行数据传输的过程中，同步信息携带的空间编号与其所指示的第一下行缓存空间和第二下行缓存空间对应的空间编号一致。
例如，某一同步信息携带空间编号1，则在下行数据传输过程中，该同步信息指示空间编号为1的第一下行缓存空间以及空间编号为1的第二下行缓存空间，另一同步信息携带空间编号2，则在下行数据传输过程中，该同步信息指示空间编号为2的第一下行缓存空间、空间编号为2的第二下行缓存空间。
与上文所述同理的，由于不同的第一下行缓存空间对应不同的空间编号，不同的第二下行缓存空间也对应不同的编号，同时，不同的同步信息携带不同的空间编号，而且，同步信息指示的第一下行缓存空间和第二下行缓存空间对应的空间编号与同步信息携带的空间编号一致，因此，可以实现不同的同步信息指示不同的第一下行缓存空间以及不同的第二下行缓存空间的效果。
如上文所述，相邻发送的两个同步信息所携带的空间编号的差值为预设值，也即是，第i个同步信息所携带的空间编号与第i-1个同步信息所携带的空间编号的差值为预设值。
需要指出的是，在本申请实施例中，下位机下行缓存可以为环形缓存。
步骤602、响应于第i个同步信息，上位机将下行数据存储至第i个同步信息所指示的第一下行缓存空间中。
在下行数据传输的过程中，上位机对第i个同步信息的响应可以包括：上位机将下行数据存储至第i个同步信息所指示的第一下行缓存空间中。也即是，上位机可以在接收到下位机当前发送的同步信息之后，将待发送至下位机的下行数据存储至当前发送的同步信息所指示的第一下行缓存空间中。
步骤603、响应于第i个同步信息，下位机将第i-1个同步信息所指示的第一下行缓存空间中存储的下行数据读取至第i个同步信息所指示的第二下行缓存空间，并从第i-1个同步信息所指示的第二下行缓存空间中读取下行数据。
本申请的可选实施例中，在PCIe架构初始化的过程中，上位机可以加载驱动程序，并基于该驱动程序在主内存中划分主内存下行缓存，上位机可以通过BAR写操作将主内存下行缓存中各第一下行缓存空间的第三地址发送至下位机。可选的，下位机可以包括地址寄存器，上位机可以通过BAR写操作将该第三地址写入该地址寄存器中。
可选的，该第三地址可以包括第一下行缓存空间的起始地址以及长度信息等，本申请实施例不对该第三地址的具体内容进行限定。
在下行数据传输的过程中，下位机在生成第i个同步信息之后，可以对该第i个同步信息进行响应，在响应的过程中，下位机可以将第i-1个同步信息所指示的第一下行缓存空间中存储的下行数据读取至第i个同步信息所指示的第二下行缓存空间，并从第i-1个同步信息所指示的第二下行缓存空间中读取下行数据。
也即是，下位机可以从上一次生成的同步信息所指示的第一下行缓存中读取数据，并将读取的数据存储至当前生成的同步信息所指示的第二下行缓存中，同时，下位机还可以从上一次生成的同步信息所指示的第二下行缓存中读取数据。
如上文所述，在PCIe架构初始化的过程中，上位机可以通过BAR写操作将主内存下行缓存中各第一下行缓存空间的第三地址发送至下位机，因此，在步骤603中，下位机可以获取第i-1个同步信息所指示的第一下行缓存空间的第三地址，并基于获取到的第三地址将第i-1个同步信息所指示的第一下行缓存空间中存储的下行数据读取至第i个同步信息所指示的第二下行缓存空间。
在本申请的可选实施例中，下位机可以通过DMA操作将第i-1个同步信息所指示的第一下行缓存空间中存储的下行数据读取至第i个同步信息所指示的第二下行缓存空间。
为了方便读者理解本申请中步骤602和步骤603的技术过程，下面，本申请实施例将结合图7所示对其进行示例性地说明。
如图7所示，假设第i个同步信息携带的空间编号为i，第i-1个同步信息携带的空间编号为i-1，则在下行数据传输过程中对第i个同步信息进行响应时，上位机可以将待发送至下位机的下行数据存储至第i个第一下行缓存空间中，下位机可以将第i-1个第一下行缓存空间中的数据读取至第i个第二下行缓存空间中，此外，下位机可以从第i-1个第二下行缓存空间中读取存储的下行数据。
通过这样的方式，就可以实现以异步的方式在上位机和下位机之间形成稳定的下行数据流。
请参考图8，其示出了一种PCIe系统800，该PCIe系统800至少包括上位机801和下位机802，该PCIe系统800可以部署于5G基站中，用于实现5G基站的前传网络。
其中，该上位机801，用于实现上述方法实施例中上位机执行的各技术过程。
该下位机802，用于实现上述方法实施例中下位机执行的各技术过程。
本申请实施例还提供了一种计算机设备，该计算机设备中可以部署有如图8所示的PCIe系统，该计算机设备可以包括存储器和处理器，该存储器存储有计算机程序，该计算机程序被该处理器执行时实现上述方法实施例中任一所述的数据传输方法。
本申请实施例还提供了一种计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现上述方法实施例中任一所述的数据传输方法。
其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。易失性存储器可包括随机存取存储器(RAM)或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDRSDRAM)、增强型SDRAM(ESDRAM)、同步链路(Synchlink)DRAM(SLDRAM)、存储器总线(Rambus)直接RAM(RDRAM)、直接存储器总线动态RAM(DRDRAM)、以及存储器总线动态RAM(RDRAM)等。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (19)

1.一种数据传输方法，其特征在于，用于PCIe系统中，所述PCIe系统包括上位机、下位机以及主内存，所述主内存包括主内存上行缓存，所述主内存上行缓存包括多个第一上行缓存空间，所述下位机中设置有下位机上行缓存，所述下位机上行缓存包括多个第二上行缓存空间，所述方法包括：
所述下位机周期性地向所述上位机发送同步信息，各所述同步信息指示不同的第一上行缓存空间和不同的第二上行缓存空间；
响应于第i个所述同步信息，所述下位机将上行数据存储至第i个所述同步信息所指示的第二上行缓存空间中，并将第i-1个所述同步信息所指示的第二上行缓存空间中存储的上行数据发送至第i个所述同步信息所指示的第一上行缓存空间中；
响应于第i个所述同步信息，所述上位机从第i-1个所述同步信息所指示的第一上行缓存空间中读取上行数据。
2.根据权利要求1所述的数据传输方法，其特征在于，各所述第一上行缓存空间和各所述第二上行缓存空间均对应不同的空间编号，各所述同步信息携带不同的空间编号；
各所述同步信息指示的第一上行缓存空间和第二上行缓存空间对应的空间编号与各所述同步信息携带的空间编号一致。
3.根据权利要求2所述的数据传输方法，其特征在于，所述下位机周期性地向所述上位机发送同步信息之前，所述方法还包括：
所述下位机周期性地生成所述同步信息，其中，所述下位机生成的第i个所述同步信息所携带的空间编号与所述下位机生成的第i-1个所述同步信息所携带的空间编号的差值为预设值。
4.根据权利要求1所述的数据传输方法，其特征在于，所述主内存包括同步信息缓存，所述下位机周期性地向所述上位机发送同步信息，包括：
所述下位机通过DMA操作周期性地将所述同步信息写入至所述同步信息缓存。
5.根据权利要求4所述的数据传输方法，其特征在于，所述下位机通过DMA操作周期性地将所述同步信息写入至所述同步信息缓存之前，所述方法还包括：
所述上位机在所述主内存中划分所述同步信息缓存；
所述上位机通过BAR写操作将所述同步信息缓存的第一地址写入至所述下位机，所述第一地址用于供所述下位机根据所述第一地址将所述同步信息写入至所述同步信息缓存。
6.根据权利要求1所述的数据传输方法，其特征在于，所述将第i-1个所述同步信息所指示的第二上行缓存空间中存储的上行数据发送至第i个所述同步信息所指示的第一上行缓存空间中，包括：
所述下位机从第i-1个所述同步信息所指示的第二上行缓存空间中读取上行数据；
所述下位机通过DMA操作将读取到的上行数据写入至第i个所述同步信息所指示的第一上行缓存空间中。
7.根据权利要求6所述的数据传输方法，其特征在于，所述下位机通过DMA操作将读取到的上行数据写入至第i个所述同步信息所指示的第一上行缓存空间中之前，所述方法还包括：
所述上位机在所述主内存中划分所述主内存上行缓存；
所述上位机通过BAR写操作将所述主内存上行缓存中各所述第一上行缓存空间的第二地址发送至所述下位机，各所述第二地址用于供所述下位机根据各所述第二地址将上行数据写入至各所述第一上行缓存空间。
8.根据权利要求1至7任一所述的数据传输方法，其特征在于，所述主内存和所述下位机上行缓存均为环形缓存。
9.一种数据传输方法，其特征在于，用于PCIe系统中，所述PCIe系统包括上位机、下位机以及主内存，所述主内存包括主内存下行缓存，所述主内存下行缓存包括多个第一下行缓存空间，所述下位机中设置有下位机下行缓存，所述下位机下行缓存包括多个第二下行缓存空间，所述方法包括：
所述下位机周期性地向所述上位机发送同步信息，各所述同步信息指示不同的第一下行缓存空间和不同的第二下行缓存空间；
响应于第i个所述同步信息，所述上位机将下行数据存储至第i个所述同步信息所指示的第一下行缓存空间中；
响应于第i个所述同步信息，所述下位机将第i-1个所述同步信息所指示的第一下行缓存空间中存储的下行数据读取至第i个所述同步信息所指示的第二下行缓存空间，并从第i-1个所述同步信息所指示的第二下行缓存空间中读取下行数据。
10.根据权利要求9所述的数据传输方法，其特征在于，各所述第一下行缓存空间和各所述第二下行缓存空间均对应不同的空间编号，各所述同步信息携带不同的空间编号；
各所述同步信息指示的第一下行缓存空间和第二下行缓存空间对应的空间编号与各所述同步信息携带的空间编号一致。
11.根据权利要求10所述的数据传输方法，其特征在于，所述下位机周期性地向所述上位机发送同步信息之前，所述方法还包括：
所述下位机周期性地生成所述同步信息，其中，所述下位机生成的第i个所述同步信息所携带的空间编号与所述下位机生成的第i-1个所述同步信息所携带的空间编号的差值为预设值。
12.根据权利要求9所述的数据传输方法，其特征在于，所述主内存包括同步信息缓存，所述下位机周期性地向所述上位机发送同步信息，包括：
所述下位机通过DMA操作周期性地将所述同步信息写入至所述同步信息缓存。
13.根据权利要求12所述的数据传输方法，其特征在于，所述下位机通过DMA操作周期性地将所述同步信息写入至所述同步信息缓存之前，所述方法还包括：
所述上位机在所述主内存中划分所述同步信息缓存；
所述上位机通过BAR写操作将所述同步信息缓存的第一地址写入至所述下位机，所述第一地址用于供所述下位机根据所述第一地址将所述同步信息写入至所述同步信息缓存。
14.根据权利要求9所述的数据传输方法，其特征在于，所述下位机将第i-1个所述同步信息所指示的第一下行缓存空间中存储的下行数据读取至第i个所述同步信息所指示的第二下行缓存空间，包括：
所述下位机通过DMA操作将第i-1个所述同步信息所指示的第一下行缓存空间中存储的下行数据读取至第i个所述同步信息所指示的第二下行缓存空间。
15.根据权利要求14所述的数据传输方法，其特征在于，所述下位机通过DMA操作将第i-1个所述同步信息所指示的第一下行缓存空间中存储的下行数据读取至第i个所述同步信息所指示的第二下行缓存空间之前，所述方法还包括：
所述上位机在所述主内存中划分所述主内存下行缓存；
所述上位机通过BAR写操作将所述主内存下行缓存中各所述第一下行缓存空间的第三地址发送至所述下位机，各所述第三地址用于供所述下位机根据各所述第三地址将各所述第一下行缓存空间中存储的下行数据写入至第二下行缓存空间。
16.根据权利要求9至15任一所述的数据传输方法，其特征在于，所述主内存和所述下位机下行缓存均为环形缓存。
17.一种PCIe系统，其特征在于，所述PCIe系统包括上位机、下位机以及主内存，所述主内存包括主内存上行缓存和主内存下行缓存，所述主内存上行缓存包括多个第一上行缓存空间，所述主内存下行缓存包括多个第一下行缓存空间，所述下位机中设置有下位机上行缓存和下位机下行缓存，所述下位机上行缓存包括多个第二上行缓存空间，所述下位机下行缓存包括多个第二下行缓存空间；
所述上位机，用于执行权利要求1至16中所述上位机执行的任一方法；
所述下位机，用于执行权利要求1至16中所述下位机执行的任一方法。
18.一种计算机设备，其特征在于，包括存储器和处理器，所述存储器存储有计算机程序，所述计算机程序被所述处理器执行时实现如权利要求1至16任一所述的数据传输方法。
19.一种计算机可读存储介质，其特征在于，其上存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求1至16任一所述的数据传输方法。
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