CN115202253A - 基于fpga的芯片核心验证装置和方法 - Google Patents

基于fpga的芯片核心验证装置和方法 Download PDF

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Abstract

本发明提供一种基于FPGA的芯片核心验证装置和方法，通过在IP单元的外侧连接一个由寄存器和选择器组成的芯片核心验证装置，当进行FPGA验证时，将需要读取的待验证中间数据缓存到芯片核心验证装置的寄存单元中，并将寄存单元300连接至系统总线中，使得处理模块通过系统总线读取寄存单元的待验证中间数据，使得IP设计在FPGA验证阶段出现问题之后更加快速、清晰的定位错误，通过对IP中可能会对功能产生影响的待验证中间数据的读取，使验证更加可靠。另外，在电路实现中通过增加选择单元和使能信号来选择需要读取的线网或者寄存器，避免地址空间的浪费。

Description

基于FPGA的芯片核心验证装置和方法
技术领域
本发明涉及可编程阵列逻辑技术领域，特别涉及一种基于FPGA的芯片核心验证装置和方法。
背景技术
在芯片的IP(Intelligent Property)核设计之后需要对IP进行FPGA(FieldProgrammable Gate Array，可编程阵列逻辑)验证，在FPGA的验证过程中无法采用仿真一样的方法看到所有信号的值，只能通过读挂在总线上的寄存器上的值判断IP在验证的过程中是否出现错误。而通过Keil工程对FPGA芯片进行编程时候也只能通过打印寄存器来判断是否出错。
因此，现有技术中缺少对IP有效的验证方法。
发明内容
基于此，有必要针对上述技术问题，提供一种基于FPGA的芯片核心验证装置和方法。
一种基于FPGA的芯片核心验证装置，包括：与逻辑单元、选择单元和至少一个寄存单元；
所述与逻辑单元的第一输入端用于与时钟脉冲信号端连接，所述与逻辑单元的第二输入端用于与使能端连接，所述与逻辑单元的输出端与各所述寄存单元；所述选择单元的输入端用于连接IP单元，所述选择单元的输出端于各所述寄存单元的输入端连接；所述寄存单元的输出端用于通过总线接口与处理模块连接；
所述选择单元用于接收所述IP单元的待验证中间数据，将所述待验证中间数据发送至所述寄存单元，所述与逻辑单元用于接收时钟脉冲信号端的信号以及所述时钟脉冲信号端的信号，控制所述寄存单元工作，所述寄存单元用于存储所述待验证中间数据，所述处理模块用于读取所述寄存单元存储的所述待验证中间数据，对所述待验证中间数据进行验证，基于对所述待验证中间数据的验证结果确定错误数据，基于所述错误数据，对IP单元的待验证中间数据进行修改。
在其中一个实施例中，所述选择单元包括至少一个第一选择器和至少两个第二选择器，所述第一选择器的第一输入端用于连接所述IP单元的第一通道，所述第一选择器的第二输入端用于连接所述IP单元的第二通道，所述第一选择器的第一输出端与各所述第二选择器的第一输入端以及第二输入端连接，所述第一选择器的第二输出端以及所述第二选择器的输出端与所述寄存单元的输入端连接。
在其中一个实施例中，所述寄存单元包括至少两个第一寄存器和至少一个第二寄存器，所述与逻辑单元的输出端与各所述第一寄存器的第一输入端以及所述第二寄存器的第一输入端连接，各所述第二选择器的输出端与各所述第一寄存器的第二输入端连接，各所述第一寄存器的输出端用于通过总线接口与处理模块连接；所述第一选择器的第二输出端与所述第二寄存器的第二输入端连接，所述第二寄存器的输出端用于通过总线接口与处理模块连接。
在一个实施例中，所述第一寄存器为可读写寄存器。
在一个实施例中，述第二寄存器为可读写寄存器。
在其中一个实施例中，所述与逻辑单元包括与逻辑门。
在其中一个实施例中，所述验证中间数据包括线网值和FPGA的中间寄存器的值。
一种基于FPGA的芯片核心验证方法，包括：
通过选择单元接收IP单元的待验证中间数据；
由寄存单元存储所述待验证中间数据；
通过处理模块对所述待验证中间数据进行验证，基于对所述待验证中间数据的验证结果确定错误数据，基于所述错误数据，对IP单元的待验证中间数据进行修改。
在一个实施例中，所述选择单元包括至少一个第一选择器和至少两个第二选择器，所述第一选择器的第一输入端用于连接所述IP单元的第一通道，所述第一选择器的第二输入端用于连接所述IP单元的第二通道，所述第一选择器的第一输出端与各所述第二选择器的第一输入端以及第二输入端连接，所述第一选择器的第二输出端以及所述第二选择器的输出端与所述寄存单元的输入端连接。
在一个实施例中，所述寄存单元包括至少两个第一寄存器和至少一个第二寄存器，各所述第二选择器的输出端与各所述第一寄存器的第二输入端连接，各所述第一寄存器的输出端用于通过总线接口与处理模块连接；所述第一选择器的第二输出端与所述第二寄存器的第二输入端连接，所述第二寄存器的输出端用于通过总线接口与处理模块连接。
上述基于FPGA的芯片核心验证装置和方法，在IP单元的外侧连接一个由寄存器和选择器组成的芯片核心验证装置，当进行FPGA验证时，将需要读取的待验证中间数据缓存到芯片核心验证装置的寄存单元中，并将寄存单元连接至系统总线中，使得处理模块通过系统总线读取寄存单元的待验证中间数据，使得IP设计在FPGA验证阶段出现问题之后更加快速、清晰的定位错误，通过对IP中可能会对功能产生影响的待验证中间数据的读取，使验证更加可靠。另外，在电路实现中通过增加选择单元和使能信号来选择需要读取的线网或者寄存器，避免地址空间的浪费。
附图说明
图1为一个实施例中基于FPGA的芯片核心验证装置的逻辑连接示意图；
图2为一个实施例中基于FPGA的芯片核心验证方法的流程示意图；
图3为另一个实施例中基于FPGA的芯片核心验证方法的流程示意图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
实施例一
本实施例中，如图1所示，提供了一种基于FPGA的芯片核心验证装置，包括：与逻辑单元100、选择单元200和至少一个寄存单元300；所述与逻辑单元100的第一输入端用于与时钟脉冲信号端连接，所述与逻辑单元100的第二输入端用于与使能端连接，所述与逻辑单元100的输出端与各所述寄存单元300；所述选择单元200的输入端用于连接IP单元，所述选择单元200的输出端于各所述寄存单元300的输入端连接；所述寄存单元300的输出端用于通过总线接口410与处理模块连接；
所述选择单元200用于接收所述IP单元的待验证中间数据，将所述待验证中间数据发送至所述寄存单元300，所述与逻辑单元100用于接收时钟脉冲信号端的信号以及所述时钟脉冲信号端的信号，控制所述寄存单元300工作，所述寄存单元300用于存储所述待验证中间数据，所述处理模块用于读取所述寄存单元300存储的所述待验证中间数据，对所述待验证中间数据进行验证，基于对所述待验证中间数据的验证结果确定错误数据，基于所述错误数据，对IP单元的待验证中间数据进行修改。
本实施例中，如图1所示，AMBA Interface为总线接口，该总线接口支持AMBA总线协议，AMBA为由ARM(Advanced RISC Machines)公司研发推出的片上总线，支持的协议包括AHB协议和APB协议。该总线接口为系统总线，用于连接处理模块。
本实施例中，处理模块为CPU(central processing unit，中央处理器)，用于对待验证中间数据进行验证，本实施例中，通过设置选择单元200，能够对IP单元以及IP单元的数据进行选择，选择单元200用于选择需要获取需要进行验证的IP单元以及IP单元的数据，被选择的数据即为待验证中间数据。
本实施例中，所述选择单元200与IP单元连接，该IP单元为IP核，选择单元200用于获取IP单元的待验证中间数据，所述验证中间数据包括线网值和FPGA的中间寄存器的值。
与逻辑单元100的第一输入端与时钟脉冲新号端连接，用于接收时钟脉冲信号CLK，与逻辑单元100的第二输入端与使能端连接，用于接收使能信号Enable，当时钟脉冲信号CLK与使能信号Enable均为高电平时，与逻辑单元100的输出端输出信号，使得寄存单元300工作，对待验证中间数据进行缓存。
本实施例中，通过与逻辑单元100接收使能信号和选择单元200对IP单元的数据进行选择，能够对IP单元中的数据进行选择，使得所需的待验证中间数据，即线网值和FPGA的中间寄存器的值能够被寄存单元300所缓存，进而被处理模块验证。
上述实施例中，在IP单元的外侧连接一个由寄存器和选择器组成的芯片核心验证装置，当进行FPGA验证时，将需要读取的待验证中间数据缓存到芯片核心验证装置的寄存单元300中，并将寄存单元300连接至系统总线中，使得处理模块通过系统总线读取寄存单元300的待验证中间数据，使得IP设计在FPGA验证阶段出现问题之后更加快速、清晰的定位错误，通过对IP中可能会对功能产生影响的待验证中间数据的读取，使验证更加可靠。另外，在电路实现中通过增加选择单元200和使能信号来选择需要读取的线网或者寄存器，避免地址空间的浪费。
在一个实施例中，所述选择单元200包括至少一个第一选择器210和至少两个第二选择器220，所述第一选择器210的第一输入端用于连接所述IP单元的第一通道，所述第一选择器210的第二输入端用于连接所述IP单元的第二通道，所述第一选择器210的第一输出端与各所述第二选择器220的第一输入端以及第二输入端连接，所述第一选择器210的第二输出端以及所述第二选择器220的输出端与所述寄存单元300的输入端连接。
在一个实施例中，所述寄存单元300包括至少两个第一寄存器310和至少一个第二寄存器320，所述与逻辑单元100的输出端与各所述第一寄存器310的第一输入端以及所述第二寄存器320的第一输入端连接，各所述第二选择器220的输出端与各所述第一寄存器310的第二输入端连接，各所述第一寄存器310的输出端用于通过总线接口410与处理模块连接；所述第一选择器210的第二输出端与所述第二寄存器320的第二输入端连接，所述第二寄存器320的输出端用于通过总线接口410与处理模块连接。
在一个实施例中，所述第一寄存器310为可读写寄存器。在一个实施例中，述第二寄存器320为可读写寄存器。本实施例中，第一寄存器310和第二寄存器320均为可读写寄存器，对于处理模块而言，即可被读取，也可以被写入，使得该验证装置能够实现对IP在工作模式中中间变量的值的监控，而并不能对实际产生造成影响。
在一个实施例中，所述与逻辑单元100包括与逻辑门110。该与逻辑门110的第一输入端用于与时钟脉冲信号端连接，所述与逻辑门110的第二输入端用于与使能端连接，所述与逻辑门110的输出端与各所述第一寄存器310的第一输入的那以及所述第二寄存器320的第一输入端连接。
本实施例中，当与逻辑门110接收到使能信号Enable后，使得各第一寄存器310和第二寄存器320工作，选择器接收IP单元的待验证中间数据后传送至各第一寄存器310和第二寄存器320，使得各第一寄存器310和第二寄存器320对该待验证中间数据进行存储。
实施例二
本实施例中，如图2所示，提供一种基于FPGA的芯片核心验证方法，包括：
步骤510，通过选择单元接收IP单元的待验证中间数据。
步骤520，由寄存单元存储所述待验证中间数据。
步骤530，通过处理模块对所述待验证中间数据进行验证，基于对所述待验证中间数据的验证结果确定错误数据，基于所述错误数据，对IP单元的待验证中间数据进行修改。
本实施例中，通过选择单元选取需要从IP单元中读取的数据作为待验证中间数据，将待验证中间数据发送至寄存单元进行存储，使得处理模块通过系统总线读取寄存单元的待验证中间数据，使得IP设计在FPGA验证阶段出现问题之后更加快速、清晰的定位错误，通过对IP中可能会对功能产生影响的待验证中间数据的读取，使验证更加可靠。
在一个实施例中，所述选择单元包括至少一个第一选择器和至少两个第二选择器，所述第一选择器的第一输入端用于连接所述IP单元的第一通道，所述第一选择器的第二输入端用于连接所述IP单元的第二通道，所述第一选择器的第一输出端与各所述第二选择器的第一输入端以及第二输入端连接，所述第一选择器的第二输出端以及所述第二选择器的输出端与所述寄存单元的输入端连接。
在一个实施例中，所述寄存单元包括至少两个第一寄存器和至少一个第二寄存器，各所述第二选择器的输出端与各所述第一寄存器的第二输入端连接，各所述第一寄存器的输出端用于通过总线接口与处理模块连接；所述第一选择器的第二输出端与所述第二寄存器的第二输入端连接，所述第二寄存器的输出端用于通过总线接口与处理模块连接。
实施例三
如图3所示，其为一个实施例中基于FPGA的芯片核心验证方法，请一并结合图1，该基于FPGA的芯片核心验证装置用于缓存IP中无法直接通过总线读取的寄存器和线网的值。
首先，宏定义一个数字电路装置，在该装置中连接各个需要验证的IP单元，将IP单元中会对功能产生影响或者需要读取的中间寄存器和线网连接的到验证装置的寄存器当中，并分配地址后挂在系统总线中，即将选择器连接至需要验证的IP单元，使得选择器能够将数据发送至寄存器，寄存器连接至系统总线AMBA Interface。在各个IP设计的过程中通过宏定义来决定是否将中间寄存器和线网的值作为输出，当打开宏定义时这些IP中的线网和中间寄存器将作为输出信号输出到验证装置中。通过配置验证装置的寄存器控制选择器，使得在验证的过程中可以通过控制寄存器来选择需要的IP和信号，并将这些信号的值存在寄存器中。该装置的配置寄存器对于CPU来说是可读可写的，而缓存需要验证的IP的线网和中间寄存器的值的寄存器对于CPU来说是只读的，因为该验证装置只是帮助我们监控IP在工作模式中中间变量的值，并不能对实际产生影响。
在进行FPGA验证前打开宏定义，使验证装置电路有效烧写在FPGA中，对芯片的IP进行验证。如果在验证的过程中出现错误，则配置验证装置的控制寄存器，使得需要验证的IP中的线网和中间寄存器的值能缓存到验证装置的寄存器中，软件通过读取的寄存器的中的值并打印出来。可以通过这些打印出来的值来判断IP实现功能的过程中出现了什么样的错误，并修改这些错误，修改完成后重复FPGA验证。在完成FPGA验证之后，需要对该验证装置的宏定义进行关闭，该装置是没有实际意义的，在综合的过程中会对芯片的面积、功耗等产生不良影响。
此外，还可以利用各个IP所分配的地址空间未使用，或者保留的地址来实现中间值的缓存，将IP中线网和中间寄存器的值传递到IP地址空间中未使用的寄存器中，并增加总线读取寄存器的使能信号来保证CPU可以读取这些寄存器。
上述实施例中，令IP设计在FPGA验证阶段出现问题之后更加快速、清晰的定位错误，通过对IP中可能会对功能产生影响的线网和未分配地址的寄存器的值的读取，使验证更加可靠。另外，在电路实现中通过增加选择器和使能信号来选择需要读取的线网或者寄存器，避免地址空间的浪费。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。易失性存储器可包括随机存取存储器(RAM)或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDRSDRAM)、增强型SDRAM(ESDRAM)、同步链路(Synchlink)DRAM(SLDRAM)、存储器总线(Rambus)直接RAM(RDRAM)、直接存储器总线动态RAM(DRDRAM)、以及存储器总线动态RAM(RDRAM)等。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种基于FPGA的芯片核心验证装置，其特征在于，包括：与逻辑单元、选择单元和至少一个寄存单元；
所述与逻辑单元的第一输入端用于与时钟脉冲信号端连接，所述与逻辑单元的第二输入端用于与使能端连接，所述与逻辑单元的输出端与各所述寄存单元；所述选择单元的输入端用于连接IP单元，所述选择单元的输出端于各所述寄存单元的输入端连接；所述寄存单元的输出端用于通过总线接口与处理模块连接；
所述选择单元用于接收所述IP单元的待验证中间数据，将所述待验证中间数据发送至所述寄存单元，所述与逻辑单元用于接收时钟脉冲信号端的信号以及所述时钟脉冲信号端的信号，控制所述寄存单元工作，所述寄存单元用于存储所述待验证中间数据，所述处理模块用于读取所述寄存单元存储的所述待验证中间数据，对所述待验证中间数据进行验证，基于对所述待验证中间数据的验证结果确定错误数据，基于所述错误数据，对IP单元的待验证中间数据进行修改。
2.根据权利要求1所述的装置，其特征在于，所述选择单元包括至少一个第一选择器和至少两个第二选择器，所述第一选择器的第一输入端用于连接所述IP单元的第一通道，所述第一选择器的第二输入端用于连接所述IP单元的第二通道，所述第一选择器的第一输出端与各所述第二选择器的第一输入端以及第二输入端连接，所述第一选择器的第二输出端以及所述第二选择器的输出端与所述寄存单元的输入端连接。
3.根据权利要求2所述的装置，其特征在于，所述寄存单元包括至少两个第一寄存器和至少一个第二寄存器，所述与逻辑单元的输出端与各所述第一寄存器的第一输入端以及所述第二寄存器的第一输入端连接，各所述第二选择器的输出端与各所述第一寄存器的第二输入端连接，各所述第一寄存器的输出端用于通过总线接口与处理模块连接；所述第一选择器的第二输出端与所述第二寄存器的第二输入端连接，所述第二寄存器的输出端用于通过总线接口与处理模块连接。
4.根据权利要求3所述的装置，其特征在于，所述第一寄存器为可读写寄存器。
5.根据权利要求3所述的装置，其特征在于，所述第二寄存器为可读写寄存器。
6.根据权利要求1所述的装置，其特征在于，所述与逻辑单元包括与逻辑门。
7.根据权利要求1所述的装置，其特征在于，所述验证中间数据包括线网值和FPGA的中间寄存器的值。
8.一种基于FPGA的芯片核心验证方法，其特征在于，包括：
通过选择单元接收IP单元的待验证中间数据；
由寄存单元存储所述待验证中间数据；
通过处理模块对所述待验证中间数据进行验证，基于对所述待验证中间数据的验证结果确定错误数据，基于所述错误数据，对IP单元的待验证中间数据进行修改，
其中，所述选择单元的输入端用于连接IP单元，所述选择单元的输出端于各所述寄存单元的输入端连接；所述寄存单元的输出端用于通过总线接口与处理模块连接。
9.根据权利要求8所述的方法，其特征在于，所述选择单元包括至少一个第一选择器和至少两个第二选择器，所述第一选择器的第一输入端用于连接所述IP单元的第一通道，所述第一选择器的第二输入端用于连接所述IP单元的第二通道，所述第一选择器的第一输出端与各所述第二选择器的第一输入端以及第二输入端连接，所述第一选择器的第二输出端以及所述第二选择器的输出端与所述寄存单元的输入端连接。
10.根据权利要求9所述的方法，其特征在于，所述寄存单元包括至少两个第一寄存器和至少一个第二寄存器，各所述第二选择器的输出端与各所述第一寄存器的第二输入端连接，各所述第一寄存器的输出端用于通过总线接口与处理模块连接；所述第一选择器的第二输出端与所述第二寄存器的第二输入端连接，所述第二寄存器的输出端用于通过总线接口与处理模块连接。
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