CN112750781A - 半导体装置及其制造方法 - Google Patents

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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开涉及一种半导体装置的制造方法以及一种半导体装置。本文描述全绕式栅极装置及其制造方法，此方法包含在基底上方形成多层结构，并在多层结构中形成复数个源极/漏极区。接着，通过相邻源极/漏极区将多层结构图案化为鳍。进行线释放工艺，以移除多层结构中的一层或多层材料。多层结构的剩下层形成与鳍的相邻源极/漏极区连接的纳米结构的堆叠物。

Description

半导体装置及其制造方法
技术领域
本公开实施例涉及半导体技术，且特别涉及半导体装置及其制造方法。
背景技术
半导体装置用于各种电子应用中，例如个人电脑、手机、数码相机和其他电子设备。半导体装置的制造一般通过按序在半导体基底上方沉积绝缘层或介电层、导电层和半导体材料层，并通过使用微影工艺将各种材料层图案化，以形成半导体基底上的电路组件和元件。
半导体工业通过持续降低最小部件(feature)的尺寸，持续改善各种电子组件(例如晶体管、二极管、电阻、电容等等)的集成密度，使得更多的组件集成于既定面积中。然而，当降低最小部件的尺寸，出现了应解决的附加问题。
发明内容
在一些实施例中，提供半导体装置的制造方法，此方法包含在基底上方形成多层堆叠物，多层堆叠物包含第一层、在第一层上方的第二层、在第二层上方的第三层和在第三层上方的第四层，第一层和第三层包含第一半导体材料，且第二层和第四层包含第二半导体材料；在多层堆叠物中蚀刻第一开口，第一开口暴露出基底；在第一开口中形成第一源极/漏极区；在形成第一源极/漏极区之后，从多层堆叠物蚀刻出鳍；从鳍移除第一层和第三层；以及形成栅极结构以围绕第二层和第四层。
在一些其他实施例中，提供半导体装置的制造方法，此方法包含在多层结构中形成第一开口；在第一开口中形成第一源极/漏极区；在形成第一源极/漏极区之后，蚀刻多层结构以形成鳍；对鳍进行线释放工艺，以形成复数个纳米结构；以及在进行线释放工艺之后，在复数个纳米结构的每一者周围沉积栅极结构。
在另外一些实施例中，提供半导体装置，半导体装置包含第一源极/漏极区；第二源极/漏极区；纳米结构的堆叠物，在纳米结构的堆叠物中的每个纳米结构延伸于第一源极/漏极区与第二源极/漏极区之间；栅极介电层，围绕纳米结构的堆叠物中的每个纳米结构，其中栅极介电层直接物理接触第一源极/漏极区和第二源极/漏极区；以及栅极接点，围绕栅极介电层。
附图说明
根据以下的详细说明并配合附图可以更加理解本公开实施例。应注意的是，根据本产业的标准惯例，图示中的各种部件(feature)并未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。
图1显示依据一些实施例的形成半导体装置的中间步骤中的多层结构的形成。
图2A-2D显示依据一些实施例的多层结构中的源极/漏极区的形成。
图3A-3B显示依据一些实施例的多层结构中的鳍和隔离区的形成。
图4A-4C显示依据一些实施例的多层结构的通道区上方的虚设栅极堆叠物的形成。
图5A和5B显示依据一些实施例的与多层结构的虚设栅极堆叠物和源极/漏极区相邻的间隙壁的形成。
图6A-6C显示依据一些实施例的多层结构上方的接触蚀刻停止层和第一层间介电质的形成。
图7A和7B显示依据一些实施例的多层结构上方的虚设栅极堆叠物的移除。
图8A和8B显示依据一些实施例的对多层结构进行线释放工艺(wire-releaseprocess)。
图9A和9B显示依据一些实施例的在多层结构的通道区上方的栅极介电质和栅极接点的形成。
图10A-12B显示依据一些实施例的半导体装置1200的源极/漏极接点和导电插塞的形成步骤。
附图标记说明：
100：多层结构
101：基底
103：多层堆叠物
105：第一层
106：第一装置区
107：第二层
108：第二装置区
201：源极/漏极区
301：鳍
303：隔离区
305：通道区
401：虚设栅极堆叠物
403：虚设栅极介电质
405：虚设栅极电极
407：第一硬遮罩
409：第二硬遮罩
501：第一间隔层
601：接触蚀刻停止层
603：第一层间介电质
801：纳米结构
901：栅极介电质
903：栅极接点
1001：介电盖层
1003：第二层间介电质
1101：源极/漏极接点
1103：保护层
1105：硅化物接点
1200：半导体装置
1201：导电插塞
1203：第三层间介电质
D1：第一深度
Dist1：第一距离
Dist2：第二距离
Dist3：第三距离
Dist4：第四距离
H1：第一高度
H2：第二高度
H4：第四高度
H5：第五高度
L1：第一长度
L2：第二长度
P1：第一间距
P2：第二间距
W1：第一宽度
W3：第三宽度
TH1：第一厚度
具体实施方式
要了解的是以下的公开内容提供许多不同的实施例或范例，以实施提供的主体的不同部件。以下叙述各个构件及其排列方式的特定范例，以求简化公开内容的说明。当然，这些仅为范例并非用以限定本公开。例如，以下的公开内容叙述了将一第一部件形成于一第二部件之上或上方，即表示其包含了所形成的上述第一部件与上述第二部件是直接接触的实施例，亦包含了尚可将附加的部件形成于上述第一部件与上述第二部件之间，而使上述第一部件与上述第二部件可能未直接接触的实施例。此外，公开内容中不同范例可能使用重复的参考符号及/或用字。这些重复符号或用字为了简化与清晰的目的，并非用以限定各个实施例及/或所述外观结构之间的关系。
再者，为了方便描述附图中一元件或部件与另一(复数)元件或(复数)部件的关系，可使用空间相关用语，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及类似的用语。除了附图所示出的方位之外，空间相关用语也涵盖装置在使用或操作中的不同方位。所述装置也可被另外定位(例如，旋转90度或者位于其他方位)，并对应地解读所使用的空间相关用语的描述。
请参照图1，其显示依据一些实施例的形成半导体装置的中间步骤中多层结构100的形成。特别来说，图1显示基底101，其中掺杂物已植入基底101以形成井区。在一实施例中，基底101为半导体基底，其可例如为硅基底、硅锗基底、锗基底、第III-V族材料基底(例如GaAs、GaP、GaAsP、AlInAs、AlGaAs、GaInAs、InAs、GaInP、InP、InSb及/或GaInAsP或前述的组合)，或由有着例如高能带间穿隧(band-to-band tunneling，BTBT)的其他半导体材料形成的基底。基底101可为掺杂或未掺杂。在一些实施例中，基底101可为块状(bulk)半导体基底，例如为晶圆的块状硅基底、绝缘层上覆半导体(semiconductor-on-insulator，SOI)基底、多层或渐变(gradient)基底或类似物。
图1更显示基底101包括用于形成n型装置(例如n型金属氧化物半导体(n-typemetal oxide semiconductor，NMOS)晶体管(例如n型全绕式栅极晶体管))的第一装置区106以及用于形成p型装置(例如p型金属氧化物半导体(p-type metal oxidesemiconductor，PMOS)晶体管(例如p型全绕式栅极晶体管))的第二装置区108。为了将第一装置区106和第二装置区108隔开，可以n型掺杂物和p型掺杂物将井区(未个别显示于图1)形成于基底101中。为了形成所期望的井区，依据所期望形成的装置，将n型掺杂物和p型掺杂物植入基底101中。举例来说，可植入n型掺杂物(例如磷或砷)以形成n型井区，而可植入p型掺杂物(例如硼)以形成p型井区。n型井区和p型井区可通过使用一个或多个布植技术形成，例如扩散布植、离子布植(例如等离子体掺杂、束线式布植掺杂)、选择性布植、深井式布植、类似方法或前述的组合。在第一井区布植(例如n型井区)工艺期间，也可使用遮罩技术来遮蔽基底101的一些区域(例如第二装置区108)，同时暴露出基底101的其他区域(例如第一装置区106)。
当已完成第一井区布植工艺之后，移除遮罩以暴露出先前被遮蔽的区域(例如第二装置区108)，且在第二井区布植(例如p型井区)工艺期间，另一遮罩可设置于先前暴露的区域(例如第一装置区106)上方。在一些实施例中，可进行进一步的掺杂布植，以在基底101中形成深井布植区。
图1更显示依据一些实施例的沉积工艺，以形成在制造全绕式栅极(Gate All-Around，GAA)装置的中间阶段中的多层结构100。特别来说，图1更显示进行一系列的沉积，以在基底101上方形成第一层105和第二层107的交替材料的多层堆叠物103。
依据一些实施例，第一层105可通过使用有着第一晶格常数的第一半导体材料形成，例如SiGe、Ge、Si、GaAs、InSb、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、前述的组合或类似物。在一些实施例中，第一层105通过使用沉积技术外延成长于基底101上，沉积技术例如外延成长、气相外延(vapor-phase epitaxy，VPE)、分子束外延(molecular beam epitaxy，MBE)，但是也可使用其他沉积工艺，例如化学气相沉积(chemical vapor deposition，CVD)、低压化学气相沉积(low pressure CVD，LPCVD)、原子层化学气相沉积(atomic layerCVD，ALCVD)、超高真空化学气相沉积(ultrahigh vacuum CVD，UHVCVD)、减压化学气相沉积(reduced pressure CVD，RPCVD)、前述的组合或类似方法。在一些实施例中，形成第一层105至厚度在约4nm与约20nm之间，例如约15nm。然而，可使用任何合适的厚度，同时保持在实施例的范围中。
当已形成第一层105于基底101上方之后，第二层107可形成于第一层105上方。依据一些实施例，第二层107可通过使用有着不同于第一层105的第一晶格常数的第二晶格常数的第二半导体材料形成，例如Si、SiGe、Ge、GaAs、InSb、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、前述的组合或类似物。在第一层105为硅锗的一特定实施例中，第二层107的材料例如为硅。然而，可将任何合适的材料组合用于第一层105和第二层107。
在一些实施例中，第二层107通过使用相似于用于形成第一层105的沉积技术外延成长于第一层105上。然而，第二层107可通过使用上述用于形成第一层105的任何合适的沉积技术或其他的合适技术形成。依据一些实施例，第二层107形成与第一层105相似的厚度。然而，第二层107也可形成不同于第一层105的厚度。依据一些实施例，第二层可形成至厚度在约4nm与约20nm之间，例如约10nm。然而，可使用任何合适的厚度。
当第二层107已形成于第一层105上方之后，重复沉积工艺以形成在一系列交替的第一层105和第二层107的剩下材料层，直到形成多层堆叠物103的所期望最顶层。依据一些实施例，第一层105可形成相同或相似的第一厚度，且第二层107可形成至相同或相似的第一厚度。然而，第一层105可具有彼此不同的厚度，及/或第二层107可具有彼此不同的厚度，且任何厚度的组合可用于第一层105和第二层107。依据目前实施例，多层堆叠物103的最顶层形成为第二层107，然而，在其他实施例中，多层堆叠物103的最顶层形成为第一层105。此外，虽然本文公开的实施例包括三个第一层105和三个第二层107，但是多层堆叠物103可具有任何合适数量层(例如纳米片)。举例来说，多层堆叠物103可包括在2至10个纳米片的多个纳米片。在一些实施例中，多层堆叠物103可包括相同数量的第一层105和第二层107。然而，在其他实施例中，第一层105的数量可不同于第二层107的数量。依据一些实施例，多层堆叠物103可形成至第一高度H1在约24nm与约120nm之间，例如约60nm。然而，可使用任何合适的高度。
请参照图2A，其显示依据一些实施例的制造全绕式栅极(GAA)装置的中间步骤中多层结构100的图案化工艺的俯视图。在一些实施例中，多层堆叠物103由可与基底101共同作用的半导体材料形成，以形成用于全绕式栅极(GAA)装置的纳米结构(例如纳米片、纳米线或类似物)。依据一些实施例，图案化工艺包括在多层堆叠物103上方应用一个或多个遮罩，接着显影并蚀刻光阻，以在多层堆叠物103上方形成遮罩。当形成遮罩之后，接着在蚀刻工艺(例如非等向性蚀刻工艺)期间使用遮罩，以将遮罩的图案转移至下方层，并在多层结构100中形成开口。
当开口已形成于多层结构100中之后，源极/漏极区201可形成于开口中。依据一些实施例，源极/漏极区201可通过使用以适用于形成所期望装置的半导体材料的成长工艺(例如选择性外延工艺)形成。举例来说，在使用源极/漏极区201形成n型金属氧化物半导体装置的一实施例中，源极/漏极区201可为半导体材料，例如硅、硅磷、硅碳磷、前述的组合或类似物。依据一特定实施例，源极/漏极区201为硅。外延成长工艺可使用前驱物，例如硅烷、二氯硅烷、锗烷和类似物，且可持续约5分钟至约120分钟，例如约30分钟。外延成长工艺可持续至源极/漏极区201的半导体材料填充及/或过填充开口。依据一些实施例，当已完成外延成长工艺之后，使用例如化学机械平坦化(chemical mechanical planarization，CMP)的工艺移除开口之外的源极/漏极区201的半导体材料。然而，可使用任何其他合适的工艺。
当已形成源极/漏极区201的材料之后，可通过植入合适的掺杂物，以在第一装置区106的剩下部分中补充掺杂物，以将掺杂物植入源极/漏极区201中。举例来说，可植入n型掺杂物以形成n型金属氧化物场效晶体管(n-type metal oxide semiconductor fieldeffect transistor，NMOSFET)装置，n型掺杂物例如磷(P)、碳(C)、砷(As)、硅(Si)、锑(Sb)或类似物和前述的组合(SiP、SiC、SiPC、SiAs、Si、Sb等)。
在另一实施例中，可在源极/漏极区201的外延成长期间设置源极/漏极区201的掺杂物。举例来说，在形成源极/漏极区201时，可原位设置磷。可使用任何合适工艺在源极/漏极区201中设置掺杂物，且所有这些工艺完全旨在被包含在实施例的范围中。再者，可进行退火工艺以活化源极/漏极区201中的掺杂物。在退火工艺期间，源极/漏极区201的掺杂物可横向地扩散至第二层107中。如此一来，轻掺杂漏极(lightly doped drain，LDD)区可形成于第一装置区106的第二层107中。
依据一些实施例，源极/漏极区201形成有从源极/漏极区201的顶表面至源极/漏极区201的底表面的笔直侧壁。如此一来，当源极/漏极区201从源极/漏极区201的底表面延伸至源极/漏极区201的顶表面时，源极/漏极区201将维持形状(例如矩形、正方形、圆形等)。如此一来，源极/漏极区201可形成具有一致的第一长度L1在约10nm与约200nm之间，例如约40nm。然而，可使用任何合适的长度。再者，源极/漏极区201可以在相邻的源极/漏极区201的长度之间的第一间距P1间隔开。依据一些实施例，第一间距P1可在约20nm与约150nm之间，例如约40nm，但是可使用任何合适的间距。依据一些实施例，源极/漏极区201可形成至第一宽度W1在约5nm与约100nm之间，例如约20nm。然而，可使用任何合适的宽度。再者，源极/漏极区201可以在相邻的源极/漏极区201的宽度之间的第二间距P2间隔开。依据一些实施例，第二间距P2可在约40nm与约180nm之间，例如约50nm，但是可使用任何合适的间距。
依据一些实施例，图2A更显示切割通过多层结构100的第一切线A-A、第二切线B-B和第三切线C-C，且将在之后附图中的讨论中引用这些切线。特别来说，第一切线A-A在源极/漏极区201的长度方向中延伸通过三个源极/漏极区201。第二切线B-B在源极/漏极区201的宽度方向中延伸通过两个源极/漏极区201。第三切线C-C在源极/漏极区201的宽度方向中延伸于两组相邻的源极/漏极区201之间。
图2B显示沿第一切线A-A截取的多层结构100的剖面示意图。图2B显示三个源极/漏极区201延伸至基底101中。依据一些实施例，源极/漏极区201形成至第二高度H2在约40nm与约300nm之间，例如约100nm，但是可使用任何合适的高度。图2B更显示源极/漏极区201延伸至基底101中以第一距离Dist1在多层堆叠物103下方。依据一些实施例，第一距离Dist1在约1nm与约100nm之间，例如约10nm。然而，可使用任何合适的距离。虽然源极/漏极区201在此实施例中皆形成至第二高度H2，但是源极/漏极区201也可形成为具有不同高度。举例来说，第二装置区108的源极/漏极区201可形成有着与第一装置区106的源极/漏极区201不同的高度。
图2C显示沿第二切线B-B截取的多层结构100的剖面示意图。两个源极/漏极区201皆位于第一装置区106中。依据一些实施例，源极/漏极区201形成至第二高度H2，并延伸至基底101中以第一距离Dist1在多层堆叠物103下方。然而，可使用任何合适的高度和距离。
图2D显示沿第三切线C-C的多层结构100的剖面示意图。图2D显示多层堆叠物103有着图2C的两个源极/漏极区201，此两个源极/漏极区201以虚线标示在示图中隐藏。
图3A显示依据一些实施例的制造全绕式栅极(GAA)装置的中间阶段时多层结构100的图案化工艺以及隔离区303的形成的俯视图。图案化工艺用于形成多层结构100中的鳍301。依据一些实施例，使用两列相邻的源极/漏极区201将多层结构100中的两个鳍301图案化，以形成鳍301。依据一些实施例，第一厚度Th1在约5nm与约150nm之间，例如约20nm。
虽然图3A显示将每列相邻的源极/漏极区201图案化为单一鳍，但在其他实施例中，可将每列相邻的源极/漏极区201图案化为两个或多个鳍301。再者，任何合适数量列的相邻源极/漏极区201可形成于多层结构100中，且每列可图案化为任何合适数量的鳍301。下文中将参考后续附图更详细地讨论鳍301的形成。
当已形成鳍301之后，多层堆叠物103的剩下部分定义了鳍301中的通道区305，通道区305通过源极/漏极区201隔开。通道区305被定义具有第二长度L2和第一厚度Th1。依据一些实施例，第二长度L2可在约5nm与约100nm之间，例如约10nm。然而，可使用任何合适的长度和任何合适的厚度。
当已形成鳍301之后，隔离区303形成于基底101上方并将鳍301彼此隔开。隔离区303可形成至第三宽度W3在约15nm与约150nm之间，例如约30nm，但是可使用任何合适的宽度。下文中将参考后续附图更详细地讨论隔离区303的形成。
请参照图3B，此附图显示关于关于第二切线B-B上鳍301和隔离区303的形成的更多细节。在一实施例中，多层堆叠物103由可与基底101共同作用的半导体材料形成，以帮助形成用于全绕式栅极(GAA)装置的纳米结构(例如纳米片、纳米线或类似物)。依据一些实施例，形成鳍301的图案化工艺包括在多层堆叠物103上方应用光阻，接着将光阻图案化并显影，以在多层堆叠物103上方形成遮罩。当形成遮罩之后，接着在蚀刻工艺(例如非等向性蚀刻工艺)期间使用遮罩，以将遮罩的图案转移至下方层，以在多层结构100中形成沟槽并定义鳍301，其中鳍301通过沟槽隔开。使用蚀刻工艺以形成在多层结构100中有着第一深度D1的沟槽。依据一些实施例，第一深度D1在约20nm与约600nm之间，例如约100nm，但是可使用任何合适的深度。虽然并未于图3A和3B的俯视图和剖面示意图中具体显示，但是第一层105、第二层107和基底101的一部分沿鳍301的侧壁暴露，因为薄的条带沿沟槽的第一深度D1交替地堆叠于多层结构100中。
此外，虽然已描述单一遮罩工艺，但是此仅为显示性并未旨在限制，因为全绕式栅极(GAA)装置结构可通过任何合适的方法来图案化。举例来说，此结构可通过使用一个或多个光微影工艺(包含双重图案化或多重图案化工艺)来图案化。一般来说，双重图案化或多重图案化工艺结合了光微影和自对准工艺，以创造具有较小间距的图案，举例来说，此图案具有比使用单一直接光微影工艺可获得的间距更小的图案。举例来说，在一实施例中，牺牲层形成于基底上方并通过使用光微影工艺图案化。间隔物通过使用自对准工艺形成于图案化牺牲层旁边。接着，移除牺牲层，且可接着使用剩下的间隔物将全绕式栅极装置结构图案化。
在一实施例中，通过在沟槽中沉积介电材料，形成隔离区303作为浅沟槽隔离区。依据一些实施例，用于形成隔离区303的介电材料可为例如氧化物材料(例如可流动氧化物)、高密度等离子体(high-density plasma，HDP)氧化物或类似物。在选择性清洁及将沟槽衬垫之后，介电材料可通过使用化学气相沉积(CVD)方法(例如高深宽比工艺(highaspect ratio process，HARP))、高密度等离子体化学气相沉积方法或其他合适的形成方法以填充或过填充鳍301周围的区域来形成。
当致密化之后，多余的介电材料可通过合适的工艺移除，例如化学机械研磨(chemical mechanical polishing，CMP)、蚀刻、前述的组合或类似方法。在一实施例中，移除工艺也移除在鳍301上方的任何介电材料，使得介电材料的移除将鳍301的表面暴露于进一步的加工步骤。
当介电材料已沉积填充或过填充鳍301周围的区域之后，可接着将介电材料从鳍301的表面凹陷，以形成隔离区303。可进行凹陷以暴露出与鳍301的顶表面相邻的鳍301的侧壁的至少一部分。介电材料可通过使用干蚀刻来凹陷，此干蚀刻可通过将鳍301的顶表面浸于对介电材料的材料有选择性的蚀刻剂，但是可使用其他方法，例如反应性离子蚀刻、干蚀刻、化学氧化物移除或干化学清洁。依据一些实施例，隔离区303可形成至第四高度H4在约10nm与约300nm之间，例如约50nm。然而，任何合适的高度可用于第四高度H4。
图3B更显示鳍301在隔离区303之上的暴露区域可为在隔离区303之上的第五高度H5。依据一些实施例，第五高度H5可为高度在约10nm与约300nm之间，例如约50nm。然而，任何合适的高度可用于第五高度H5。
然而，本领域技术人员将理解上述步骤可仅为用于填充及凹陷介电材料的整体工艺流程的一部分。举例来说，也可使用衬垫步骤、清洁步骤、退火步骤、间隙填充步骤、前述的组合或类似方法以形成介电材料。所有的潜在工艺步骤完全旨在被包含在实施例的范围中。
图4A显示依据一些实施例的制造全绕式栅极(GAA)装置的中间阶段时鳍301中的通道区305上方的虚设栅极堆叠物401的形成的俯视图。特别来说，图4A更显示在鳍301的其中一者的长度方向中延伸通过三个源极/漏极区201和两个虚设栅极堆叠物401的第一切线A-A。第二切线B-B延伸通过两个源极/漏极区201，这两个源极/漏极区201的每一者位于两个鳍301的不同者中，且第二切线B-B位于虚设栅极堆叠物401之间。第三切线C-C延伸通过一个虚设栅极堆叠物401和两个鳍301。图4A更显示虚设栅极堆叠物401的第二硬遮罩409，下文中将参考后续附图更详细地讨论第二硬遮罩409。
请参照图4B，此附图更详细地显示参考第一切线A-A的虚设栅极堆叠物401的形成。特别来说，图4B显示两个虚设栅极堆叠物401形成于鳍301上方。每个虚设栅极堆叠物401位于第一装置区106和第二装置区108的其中一者中的通道区305的顶部上。
依据一些实施例，虚设栅极堆叠物401通过在鳍301上方初始形成虚设栅极介电质403来形成。在一实施例中，虚设栅极介电质403可通过热氧化、化学气相沉积、溅镀或本领域技术人员已知并使用于形成栅极介电质的任何其他方法形成。取决于栅极介电质的技术，虚设栅极介电质403在顶部的厚度可不同于虚设栅极介电质403在侧壁上的厚度。在一些实施例中，可通过沉积材料(例如硅)，接着将硅层氧化或氮化以形成介电质(例如二氧化硅或氮氧化硅)来形成虚设栅极介电质403。在这些实施例中，虚设栅极介电质403可形成至厚度在约
Figure BDA0002750977880000121
与约
Figure BDA0002750977880000122
之间的范围中，例如约
Figure BDA0002750977880000123
在其他实施例中，虚设栅极介电质403也可由高介电常数(high-k)材料形成，例如氧化镧(La2O3)、氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)或氧化锆(ZrO2)或前述的组合，且有着等效氧化物厚度在约
Figure BDA0002750977880000124
与约
Figure BDA0002750977880000125
之间，例如约
Figure BDA0002750977880000126
或更薄。此外，也可将二氧化硅、氮氧化硅及/或高介电常数材料用于虚设栅极介电质403。
当已形成虚设栅极介电质403之后，虚设栅极电极405可包括导电材料，且可选自包括多晶硅、W、Al、、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、前述的组合或类似物的群组。虚设栅极电极405可通过化学气相沉积(CVD)、溅镀或本领域技术人员已知并使用于沉积导电材料的其他技术来沉积。虚设栅极电极405的厚度可在约
Figure BDA0002750977880000127
与约
Figure BDA0002750977880000128
之间的范围中。虚设栅极电极405的顶表面可具有非平坦顶表面，且可在将虚设栅极电极405图案化或栅极蚀刻之前平坦化。在此阶段，可将离子或不将离子引入虚设栅极电极405。离子可例如通过离子布植技术引入。
当已形成虚设栅极电极405之后，可将虚设栅极介电质403和虚设栅极电极405图案化。在一实施例中，可通过先在虚设栅极电极405上方形成第一硬遮罩407，并且在第一硬遮罩407上方形成第二硬遮罩409来进行图案化。
依据一些实施例，第一硬遮罩407包括介电材料，例如氧化硅、氮化硅、氮化钛、氮氧化硅、前述的组合或类似物。第一硬遮罩407可通过使用例如化学气相沉积、等离子体辅助化学气相沉积、原子层沉积或类似方法的工艺形成。然而，可使用任何其他合适的材料和形成方法。第一硬遮罩407可形成至厚度在约
Figure BDA0002750977880000131
与约
Figure BDA0002750977880000132
之间，例如约
Figure BDA0002750977880000133
依据一些实施例，第二硬遮罩409包括个别的介电材料，例如氮化硅、氧化硅、氮化钛、氮氧化硅、前述的组合或类似物。第二硬遮罩409可通过使用例如化学气相沉积、等离子体辅助化学气相沉积、原子层沉积或类似方法的工艺形成。然而，可使用任何其他合适的材料和形成方法。第二硬遮罩409可形成至厚度在约
Figure BDA0002750977880000134
与约
Figure BDA0002750977880000135
之间，例如约
Figure BDA0002750977880000136
图4C更详细地显示参考第三切线C-C的虚设栅极堆叠物401的形成。特别来说，图4C显示一个虚设栅极堆叠物401形成于两个鳍301上方。虚设栅极介电质403沿鳍301的侧壁和鳍301的顶部上方形成。虚设栅极电极405形成于鳍301上方并围绕虚设栅极介电质403。第一硬遮罩407和第二硬遮罩409设置于虚设栅极电极405上方。
请参照图5A和5B，这些附图分别显示参考第一切线A-A和第二切线B-B的(顶部栅极间隙壁的)第一间隔层501的形成。依据一实施例，第一间隔层501通过在多层结构100上毯覆式沉积形成。如此一来，第一间隔层501沉积于虚设栅极堆叠物401的顶表面和侧壁、源极/漏极区201的顶表面和侧壁以及隔离区303的顶表面上方。依据一些实施例，第一间隔层501可包括介电材料，例如氧化硅(SiO2)、氮氧化硅(SiON)、氮化硅(Si3N4)、碳氧化硅(SiOC)、氮碳氧化硅(SiOCN)，但是可使用任何合适的材料，例如有着介电常数值小于约4.0的低介电常数材料、前述的组合或类似物。第一间隔层501可通过使用例如化学气相沉积(CVD)、等离子体辅助化学气相沉积、溅镀、热氧化或任何其他合适的方法形成。
当已形成第一间隔层501之后，可通过在第一间隔层501上方毯覆式沉积来形成选择性的第二间隔层(未个别显示)。选择性的第二间隔层可通过任何适用于形成第一间隔层501的材料和方法来形成。
当形成第一间隔层501之后，可蚀刻第一间隔层501和(如果有形成的)选择性第二间隔层，以将在虚设栅极堆叠物401和源极/漏极区201上的这些间隔层塑形。在一实施例中，第一间隔层501和选择性的第二间隔层可通过使用非等向性蚀刻工艺(例如干蚀刻工艺)(例如反应性离子蚀刻(reactive ion etching，RIE)工艺)、等向性蚀刻工艺(例如湿蚀刻工艺)、前述的组合或类似方法来凹陷。在蚀刻工艺期间，可进行初始蚀刻步骤以移除多层结构100的所有水平表面的第一间隔层501和(如果有形成)的选择性第二间隔层的材料。如此一来，暴露出虚设栅极堆叠物401的顶部、源极/漏极区201的顶部以及隔离区303的顶部。
如果需要的话，在一些实施例中，可进行进一步的蚀刻步骤以将第一间隔层501和选择性的第二间隔层的剩下部分凹陷。依据一些实施例，选择性的第二间隔层的剩下部分可沿虚设栅极堆叠物401的垂直侧壁凹陷，使得仅第一间隔层501沿虚设栅极堆叠物401的侧壁保留。依据一些实施例，第一间隔层501的剩下部分和选择性的第二间隔层的剩下部分可沿源极/漏极区201的垂直侧壁凹陷，使得暴露出源极/漏极区201的垂直侧壁的顶部，且源极/漏极区201的垂直侧壁的底部仍被第一间隔层501和选择性的第二间隔层覆盖。
然而，虽然所描述的实施例使用一个或两个介电间隔层，但是此仅为显示性，并非限制于此。反之，可使用任何数量的间隔层以及沉积和移除工艺的任何组合，且这些工艺完全旨在被包含在实施例的范围中。
请参照图6A，此附图显示参考第一切线A-A的接触蚀刻停止层(contact etchstop layer，CESL)601和第一层间介电质(interlayer dielectric，ILD)603的形成。在一些实施例中，接触蚀刻停止层601通过在第二硬遮罩409、第一间隔层501和源极/漏极区201的暴露表面上毯覆式沉积来形成。接触蚀刻停止层601包括介电材料，例如氮化硅、氧化硅、氮氧化硅或类似物，此介电材料具有与第一层间介电质603不同的蚀刻速率。
当已形成接触蚀刻停止层601之后，第一层间介电质603可形成作为在接触蚀刻停止层601上方的块状材料层。依据一些实施例，第一层间介电质603包括介电材料，且通过使用合适的方法沉积，例如化学气相沉积、等离子体辅助化学气相沉积(plasma-enhancedCVD，PECVD)或可流动化学气相沉积(flowable chemical vapor deposition，FCVD)，但是也可使用其他工艺，例如低压化学气相沉积(LPCVD)。第一层间介电质603可通过使用例如二氧化硅、低介电常数材料(例如具有低于二氧化硅的介电常数的材料，例如氮氧化硅、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼硅酸盐玻璃(borosilicate glass，BSG)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、未掺杂硅酸盐玻璃(undopedsilicate glass，USG)、氟化硅酸盐玻璃(fluorinated silicate glass，FSG)、有机硅酸盐玻璃(organosilicate glasses，OSG)、SiOxCy)、旋涂玻璃、旋涂聚合物、硅碳材料、前述的化合物、前述的复合物、类似物或前述的组合的材料沉积，但是可使用任何合适的介电质。
图6B显示参考第二切线B-B的在第一装置区106中接触蚀刻停止层601和第一层间介电质603的沉积。特别来说，图6B显示接触蚀刻停止层601沉积于源极/漏极区201、第一间隔层501和隔离区303的暴露表面上方。第一层间介电质603沉积于接触蚀刻停止层601的轮廓表面上方。
图6C显示参考第三切线C-C的接触蚀刻停止层601和第一层间介电质603的沉积。依据一些实施例，接触蚀刻停止层601和上方层的第一层间介电质603设置于第二硬遮罩409的顶部上方。
请参照图7A，此附图显示当已沉积第一层间介电质603之后的平坦化工艺。依据一些实施例，第一层间介电质603可与第一间隔层501通过使用平坦化工艺(例如化学机械研磨工艺)来平坦化，但是可使用任何合适的工艺。此外，平坦化工艺也可移除第二硬遮罩409，而停止于第一硬遮罩407上。当已完成平坦化工艺之后，可移除第一硬遮罩407和虚设栅极电极405以暴露出虚设栅极介电质403。在一实施例中，第一硬遮罩407可通过使用蚀刻工艺或平坦化工艺(例如继续之前的化学机械研磨工艺)移除，以移除第一硬遮罩407的材料。然而，可使用任何适用于移除第一硬遮罩407的方法，以暴露出虚设栅极电极405的材料。
当已暴露出虚设栅极电极405之后，可移除虚设栅极电极405以暴露出第一装置区106及/或第二装置区108中的虚设栅极介电质403。在一实施例中，虚设栅极电极405可通过使用例如一个或多湿蚀刻工艺或干蚀刻工艺来移除，这些蚀刻工艺使用对虚设栅极电极405的材料有选择性的蚀刻剂。然而，可使用任何合适的移除工艺。
图7B显示参考第三切线C-C的在通道区305上方的第一硬遮罩407和虚设栅极电极405的平坦化工艺以及移除。特别来说，在上述的平坦化工艺或蚀刻工艺期间移除第一层间介电质603、接触蚀刻停止层601、第二硬遮罩409、第一硬遮罩407和虚设栅极电极405。如此一来，虚设栅极介电质403暴露于第一装置区106的通道区305中。
图8A和8B显示依据一些实施例的虚设栅极介电质403的移除以及通道区305中的线释放工艺。特别来说，图8A显示参考第一切线A-A的第一装置区106和第二装置区108中的线释放工艺，图8B显示参考第三切线C-C的第一装置区106中的线释放工艺。线释放工艺步骤也可被称为片释放工艺步骤、片形成工艺步骤、纳米片形成工艺步骤或线形成工艺步骤。
当已暴露出虚设栅极介电质403之后，可移除在第一装置区106和第二装置区108中的虚设栅极介电质403。在一实施例中，虚设栅极介电质403可通过使用例如湿蚀刻工艺移除，但是可使用任何合适的蚀刻工艺。
图8A和8B更显示当已移除虚设栅极介电质403(此步骤也暴露出第一层105的侧面)之后，可移除第一装置区106及/或第二装置区108中基底101与第二层107之间以及第二层107之间的第一层105。在一实施例中，第一层105可通过使用湿蚀刻工艺移除，此湿蚀刻工艺选择性地移除第一层105的材料(例如硅锗(SiGe))而不显著地移除基底101的材料和第二层107的材料(例如硅(Si))。然而，可使用任何合适的移除工艺。在一实施例中，可使用例如高温HCl的蚀刻剂。此外，湿蚀刻工艺可在温度在约400℃与约600℃之间进行，例如约560℃，且持续时间在约100秒与约600秒之间，例如约300秒。然而，可使用任何合适的蚀刻剂、工艺参数和时间。
通过移除第一层105的材料，第二层107的材料(在图8A中以纳米结构801重新标注)在第一装置区106及/或第二装置区108中形成为纳米结构801的堆叠物，纳米结构801彼此隔开。纳米结构801的堆叠物包括在第一装置区106及/或第二装置区108中的两侧源极/漏极区201之间延伸的通道区305。在一实施例中，纳米结构801形成为具有与第二层107的原始厚度相同或较薄的厚度。
图8A更显示纳米结构801沿第一切线A-A在鳍310内的相邻源极/漏极区201之间横跨第二距离Dist2。纳米结构801的第二距离Dist2可代表通道区305中的通道长度。依据一些实施例，第二距离Dist2在约5nm与约100nm之间，例如约10nm。然而，可使用任何合适的距离。此外，第一装置区106和第二装置区108的纳米结构801可沿鳍301的第一切线A-A在源极/漏极区201的最外部的界面之间横跨第三距离Dist3。依据一些实施例，第三距离Dist3在约10nm与约300nm之间，例如约30nm。然而，可使用任何合适的距离。源极/漏极区201也支撑纳米结构801并有助于防止纳米片在线释放工艺步骤期间崩塌。
此外，虽然图8A显示堆叠物中形成三个纳米结构801，但是任何数量的纳米结构801可由在多层堆叠物103中提供的第二层107形成。举例来说，多层堆叠物103可形成包含任何数量的第一层105和任何数量的第二层107。如此一来，包括较少第一层105和较少第二层107的多层堆叠物103，在移除第一层105之后，在堆叠物中形成一个或两个纳米结构801。相对地，包括许多第一层105和许多第二层107的多层堆叠物103，在移除第一层105之后，在堆叠物中形成四个或更多的纳米结构801。
图8B显示沿第三切线C-C的第一装置区106的剖面示意图。如图所示，随着虚设栅极介电质403的移除，暴露出第二层107(在图8B中以纳米结构801重新标注)的侧面。如此一来，第一层105(如图7A所示)可暴露于蚀刻剂，并从基底101与第二层107之间以及第二层107之间移除，以在第一装置区106及/或第二装置区108中形成纳米结构801。图8B更显示纳米结构801的第四距离Dist4。第四距离Dist4可代表通道区305中的通道宽度。依据一些实施例，第四距离Dist4在约5nm与约100nm之间，例如约10nm。然而，可使用任何合适的距离。
图9A和9B显示依据一些实施例的栅极介电质901和栅极接点903的形成。特别来说，图9A显示参考通过第一装置区106和第二装置区108的通道区305的第一切线A-A的栅极介电质901和栅极接点903的形成，且图9B显示参考通过第一装置区106的通道区305的第三切线C-C的栅极介电质901和栅极接点903的形成。
依据一些实施例，当已暴露出纳米结构801之后，栅极介电质901可形成于纳米结构801周围。在一些实施例中，在形成栅极介电质901之前，选择性的第一界面层(未个别显示)可形成于纳米结构801周围。在一些实施例中，第一界面层包括缓冲材料，例如氧化硅，但是可使用任何合适的材料。第一界面层可通过使用例如化学气相沉积、物理气相沉积或甚至氧化的工艺形成于纳米结构801周围至厚度在约
Figure BDA0002750977880000181
与约
Figure BDA0002750977880000182
之间，例如约
Figure BDA0002750977880000183
然而，可使用任何合适的工艺或厚度。再者，依据一些实施例，栅极介电质901在源极/漏极区201之间的宽度可等于第二距离Dist2。依据一些实施例，栅极介电质901与纳米结构801之间的界面可等于通道区305的通道长度。
在一实施例中，栅极介电质901包括高介电常数材料(例如介电常数值>＝9)，例如Ta2O5、Al2O3、Hf氧化物、Ta氧化物、Ti氧化物、Zr氧化物、Al氧化物、La氧化物(例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、TiO)、前述的组合或类似物，且通过例如原子层沉积、化学气相沉积或类似方法的工艺沉积。在一些实施例中，栅极介电质901包括在形成含金属高介电常数(例如介电常数值>13)介电材料之前先形成的掺杂氮的氧化物介电质。栅极介电质901可沉积至厚度在约1nm与约3nm之间，但是可使用任何合适的材料和厚度。如图9A和9B所示，栅极介电质901环绕并将纳米结构801隔开，进而形成在第一装置区106和第二装置区108的鳍301中的通道的堆叠物。
此外，在一些实施例中，第一界面层及/或栅极介电质901物理接触源极/漏极区201。特别来说，形成第一界面层及/或栅极介电质901，而不需要在纳米结构801之间形成额外间隙壁。没有这些间隙壁，可简化整体工艺并使工艺更有效率。如图9A所示，在堆叠物中的每个纳米结构801延伸于相邻源极/漏极区201之间，且栅极介电质901直接接触源极/漏极区201。如图9B所示，每个栅极介电质901围绕堆叠物中的每个纳米结构801。
图9A和9B更显示栅极接点903形成以围绕第一装置区106及/或第二装置区108中的纳米结构801。在一实施例中，栅极接点903通过使用多层形成，每一层通过使用高度顺应性沉积工艺按序地邻接彼此沉积，高度顺应性沉积工艺例如原子层沉积，但是可使用任何合适的沉积工艺。依据一些实施例中，栅极接点903可包括盖层、阻障层、n型金属功函数层、p型金属功函数层和填充材料。再者，如图9B所示，栅极接点903在栅极介电质901上方并围绕栅极介电质901，而栅极介电质901围绕每个纳米结构801。
盖层可形成与栅极介电质901相邻，且可由金属材料(例如TaN、Ti、TiAlN、TiAl、Pt、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ru、Mo、WN)、其他金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、前述的组合或类似物形成。金属材料可通过使用例如原子层沉积、化学气相沉积或类似方法的沉积工艺来沉积，但是可使用任何合适的沉积工艺。
阻障层可形成与盖层相邻，且可由不同于盖层的材料形成。举例来说，阻障层可由一层或多层的材料形成，例如一层或多层的金属材料，例如TiN、TaN、Ti、TiAlN、TiAl、Pt、TaC、TaCN、TaSiN、Mn、Zr、Ru、Mo、WN、其他金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、前述的组合或类似物。阻障层可通过使用例如原子层沉积、化学气相沉积或类似方法的沉积工艺来沉积，但是可使用任何合适的沉积工艺。
n型金属功函数层可形成与阻障层相邻。在一实施例中，n型金属功函数层为例如W、Cu、AlCu、TiAlC、TiAlN、TiAl、Pt、Ti、TiN、Ta、TaN、Co、Ni、Ag、Al、TaAl、TaAlC、TaC、TaCN、TaSiN、Mn、Zr、其他合适的n型功函数材料或前述的组合的材料。举例来说，n型金属功函数层可通过使用原子层沉积(ALD)工艺、化学气相沉积工艺或类似方法来沉积。然而，可使用任何合适的材料和工艺来形成n型金属功函数层。
p型金属功函数层可形成与n型金属功函数层相邻。在一实施例中，p型金属功函数层可由金属材料形成，例如W、Al、Cu、TiN、Ti、TiAlN、TiAl、Pt、Ta、TaN、Co、Ni、TaC、TaCN、TaSiN、TaSi2、NiSi2、Mn、Zr、ZrSi2、TaN、Ru、AlCu、Mo、MoSi2、WN、其他金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、前述的组合或类似物。此外，p型金属功函数层可通过使用例如原子层沉积、化学气相沉积或类似方法的沉积工艺来沉积，但是可使用任何合适的沉积工艺。
当已形成p型金属功函数层之后，沉积填充材料以填充开口的剩下部分。在一实施例中，填充材料可为钨、Al、Cu、AlCu、W、Ti、TiAlN、TiAl、Pt、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、前述的组合或类似物，且可通过使用例如镀覆、化学气相沉积、原子层沉积、物理气相沉积、前述的组合或类似方法的沉积工艺形成。然而，可使用任何合适的材料。
依据一些实施例，在第一装置区106和第二装置区108中的栅极接点903中的一层或多层可在相同的一系列步骤中形成。举例来说，栅极接点903中的盖层和阻障层可同时形成，而其他层(例如n型金属功函数层和p型金属功函数层可彼此独立形成及/或图案化)。可使用任何合适的沉积和移除来形成第一装置区106和第二装置区108中的栅极接点903。
当已填充了移除虚设栅极电极405所留下的开口之后，可将在第一装置区106和第二装置区108中的栅极接点903的材料平坦化，以移除虚设栅极电极405所留下的开口之外的任何材料。在一特定的实施例中，此移除可通过使用平坦化工艺(例如化学机械研磨)来进行。然而，可使用任何合适的平坦化和移除工艺。
请参照图10A-10C，这些附图显示依据一些实施例的栅极接点903的凹陷以及介电盖层1001的沉积。当已形成栅极接点903之后，可将栅极接点903和栅极介电质901的材料凹陷至第一层间介电质603的平坦化表面以下。当凹陷之后，可在凹口中形成介电盖层1001，接着以第一层间介电质603将介电盖层1001平坦化。在一实施例中，介电盖层1001可为介电材料(例如氮化硅层或高介电常数介电层)，且通过使用例如化学气相沉积、原子层沉积、物理气相沉积、前述的组合或类似方法的沉积工艺形成。当已形成介电盖层1001之后，介电盖层1001可通过使用平坦化工艺(例如化学机械研磨工艺)来平坦化。依据一些实施例，第一间隔层501及/或接触蚀刻停止层601可沿栅极介电质901和栅极接点903凹陷。在这些实施例中，介电盖层1001形成于第一间隔层501和接触蚀刻停止层601以及栅极介电质901和栅极接点903的顶部上方。
图10A-10C更显示第二层间介电质1003可通过在第一装置区106和第二装置区108上方沉积介电材料来形成。第二层间介电质1003可通过上述适用于形成第一层间介电质603的任何工艺和材料来形成并平坦化。
继续至图11A和11B，这些附图显示依据一些实施例的源极/漏极接点1101的形成。在一些实施例中，用于在第一装置区106中形成源极/漏极接点1101的步骤与在第二装置区108中形成源极/漏极接点1101的步骤分别进行，但是可一起进行一些或所有的步骤。
在形成源极/漏极接点1101的初始步骤中，蚀刻第二层间介电质1003、第一层间介电质603和接触蚀刻停止层601以形成在源极/漏极区201上方并暴露出源极/漏极区201的表面的开口。这些开口可通过使用非等向性蚀刻工艺形成，例如反应性离子蚀刻(RIE)工艺、中子束蚀刻(neutral beam etch，NBE)或类似方法。在一些实施例中，可使用第一蚀刻工艺蚀刻通过第二层间介电质1003和第一层间介电质603的开口，接着可使用第二蚀刻工艺蚀刻通过接触蚀刻停止层601的开口。可在第二层间介电质1003上方形成遮罩(例如光阻)并将遮罩图案化，以遮蔽第二层间介电质1003免于第一蚀刻工艺和第二蚀刻工艺的部分。
依据一些实施例，保护层1103可沿在第二层间介电质1003、第一层间介电质603和接触蚀刻停止层601中的开口的侧壁形成。在一些实施例中，在第二层间介电质1003上方和开口中可沉积介电材料作为顺应层，使得介电材料顺应于源极/漏极区201的暴露表面以及沿开口的侧壁。此介电材料的顺应层可通过热氧化或通过化学气相沉积(CVD)、原子层沉积(ALD)或类似方法沉积，且可由氧化硅、氮化硅、氮氧化硅或类似物形成。当形成介电材料之后，可使用合适的蚀刻工艺(例如非等向性蚀刻(例如干蚀刻工艺)或类似方法)来蚀刻介电材料的顺应层，以移除第二层间介电质1003的顶表面上的介电材料并重新暴露出开口中的源极/漏极区201。如图11A和11B所示，介电材料的剩下部分沿开口的侧壁形成保护层1103。
依据一些实施例，蚀刻源极/漏极区201的材料以延伸开口至源极/漏极区201中。在一些实施例中，源极/漏极区201可通过非等向性蚀刻工艺(例如反应性离子蚀刻(RIE)、中子束蚀刻(NBE)或类似方法)蚀刻。源极/漏极区201可通过不同于用于蚀刻第一层间介电质603、第二层间介电质1003和接触蚀刻停止层601的蚀刻工艺的叠代蚀刻工艺来蚀刻。
图11A和11B更显示依据一些实施例的硅化物接点1105的形成，以降低源极/漏极接点1101的萧特机能障高度(Schottky barrier height)。在一些实施例中，硅化物接点1105通过使用例如钛、镍、钴或铒的材料形成。然而，也可使用其他金属，例如铂、钯和类似物。可通过合适金属层的毯覆式沉积，接着退火导致金属与源极/漏极区201的下方暴露硅反应来进行硅化。接着，例如以选择性蚀刻工艺来移除未反应的金属。硅化物接点1105的厚度可在约5nm与约50nm之间。然而，可使用任何合适的厚度。
在一实施例中，源极/漏极接点1101可为导电材料，例如Al、Cu、W、Co、Ti、Ta、Ru、TiN、TiAl、TiAlN、TaN、TaC、NiSi、CoSi、前述的组合或类似物，但是可使用任何合适的材料通过使用沉积工艺沉积至开口中，以填充及/或过填充开口，沉积工艺例如溅镀、化学气相沉积、电镀、无电电镀或类似方法。当填充或过填充开口之后，可通过使用平坦化工艺(例如化学机械研磨(CMP))移除开口之外的任何沉积材料。然而，可使用任何合适的材料和形成工艺。
此外，依据一些实施例，图11A更显示在第一装置区106与第二装置区108之间可共用一些源极/漏极区201。再者，共用的源极/漏极区201可通过一个源极/漏极接点1101和一个硅化物接点1105电性连接，以用于外部连接。依据一些实施例，图11B更显示在第一装置区106中的源极/漏极接点1101的尺寸为横跨于第一装置区106中的两个源极/漏极区201之间并电性连接此两个源极/漏极区201。硅化物接点1105形成于每个源极/漏极区201的界面处。然而，在一些其他实施例中，个别的源极/漏极接点1101和个别的硅化物接点1105可形成至每个源极/漏极区201。
请参照图12A和12B，这些附图显示依据一些实施例的导电插塞1201形成至半导体装置1200的源极/漏极接点1101和栅极接点903。依据一些实施例，半导体装置1200可为全绕式栅极(GAA)装置。然而，也可使用其他合适的装置。可通过先在第一装置区106和第二装置区108的第二层间介电质1003和源极/漏极接点1101上方形成第三层间介电质1203。第三层间介电质1203可通过使用上述适用于形成及平坦化第一层间介电质603的任何材料和方法来形成。
此外在形成第三层间介电质1203之后，导电插塞1201可形成通过第三层间介电质1203和介电盖层1001，以提供电性连接。在一实施例中，可通过使用例如遮罩和蚀刻工艺先在源极/漏极接点1101上方形成通过第三层间介电质1203的第一开口，以及在栅极接点903上方形成通过第二层间介电质1003和通过介电盖层1001的第二开口。当已形成开口之后，导电材料(例如铜)可通过使用沉积工艺(例如镀覆、化学气相沉积、溅镀、前述的组合或类似方法)来沉积以填充及/或过填充开口。接着，可使用例如平坦化工艺(例如化学机械研磨或类似方法)以移除多余的材料。
可使用取代多晶硅栅极(replacement polysilicon gate，RPG)环路工艺或多重图案化栅极(multi patterning gate，MPG)环路工艺，以将鳍式场效晶体管栅极电极图案化。多晶硅栅极或多重图案化栅极环路可由于不期望地降低栅极高度而不利地损坏栅极。在传统的纳米片鳍式场效晶体管工艺中，在纳米片之前形成源极/漏极外延层以防止纳米片崩塌，此崩塌可降低光学临界尺寸(optical critical-dimension，OCD)测量的准确性。源极/漏极外延层之前的测试图案可用于取代多晶硅栅极环路和多重图案化栅极环路，以控制栅极高度和偏压电压(Vt)。本公开实施例提供一个或多个以下优点。依据一些实施例，源极/漏极区201形成为硅的同质块。再者，源极/漏极区201在形成鳍301之前形成。在线释放工艺以及通道区305中的纳米结构801的进一步加工期间，源极/漏极区201提供纳米结构801支撑。如此一来，可防止不期望的纳米结构801的破坏(例如由于线释放工艺期间的纳米片倒塌)，即使实施例中纳米结构801横跨距离大于30nm。再者，(例如使用在线光学临界尺寸(OCD)监测)可在形成期间达到纳米结构801的临界尺寸的高度精准测量，而在源极/漏极外延成长工艺期间的后续变化引起很小甚至没有干扰。如此一来，可使用这些高度精准的临界尺寸来帮助控制工艺参数(例如偏压电压(Vt)、蚀刻参数、蚀刻时间及/或类似物)，以控制纳米结构801的形成(例如线释放期间)及/或控制在栅极介电质901和栅极接点903的形成期间的栅极高度。再者，这些临界尺寸也可用作反馈，以改善工艺配方并保持一批后续形成的晶圆的制造一致性。此外，本文描述的工艺可整合至其他制造过程(例如用于p型金属氧化物半导体的蚀刻和成长工艺以及其他蚀刻和成长工艺)，使得整体的制造过程不需要额外的成本。因此，本公开实施例提供在取代多晶硅栅极环路和多重图案化栅极环路中稳健的光学临界尺寸模型，而没有来自源极/漏极外延工艺变化的干扰。
依据一实施例，方法包含：在基底上方形成多层堆叠物，多层堆叠物包括第一层、在第一层上方的第二层、在第二层上方的第三层和在第三层上方的第四层，第一层和第三层包括第一半导体材料，且第二层和第四层包括第二半导体材料；在多层堆叠物中蚀刻第一开口，第一开口暴露出基底；在第一开口中形成第一源极/漏极区；在形成第一源极/漏极区之后，从多层堆叠物蚀刻出鳍；从鳍移除第一层和第三层；以及形成栅极结构以围绕第二层和第四层。在一实施例中，形成第一源极/漏极区的步骤还包括在第一开口中沉积第二半导体材料。在一实施例中，第二半导体材料为硅。在一实施例中，在形成栅极结构的步骤中，栅极结构物理接触第一源极/漏极区。在一实施例中，第一源极/漏极区在俯视图中的形状为矩形。在一实施例中，形成第一源极/漏极区的步骤包括外延成长第一源极/漏极区。在一实施例中，第一源极/漏极区具有第一宽度，且鳍具有第一宽度。
依据另一实施例，方法包含：在多层结构中形成第一开口；在第一开口中形成第一源极/漏极区；在形成第一源极/漏极区之后，蚀刻多层结构以形成鳍；对鳍进行线释放工艺，以形成复数个纳米结构；以及在进行线释放工艺之后，在复数个纳米结构的每一者周围沉积栅极结构。在一实施例中，形成第一源极/漏极区的步骤包括在第一开口中沉积硅材料。在一实施例中，线释放工艺包括使用选择性蚀刻工艺以从鳍移除第一半导体材料，第一半导体材料不同于多层结构的每个剩下层的半导体材料。在一实施例中，第一源极/漏极区具有从第一源极/漏极区的顶部至第一源极/漏极区的底部的笔直侧壁。在一实施例中，鳍具有第一宽度，且第一源极/漏极区具有第一宽度。在一实施例中，第一源极/漏极区包括第一材料，且复数个纳米结构包括第一材料。在一实施例中，此方法还包含在蚀刻多层结构之后，形成与第一源极/漏极区相邻的隔离区。
依据另一实施例，半导体装置包含：第一源极/漏极区；第二源极/漏极区；纳米结构的堆叠物，在纳米结构的堆叠物中的每个纳米结构延伸于第一源极/漏极区与第二源极/漏极区之间；栅极介电层，围绕纳米结构的堆叠物中的每个纳米结构，其中栅极介电层直接物理接触第一源极/漏极区和第二源极/漏极区；以及栅极接点，围绕栅极介电层。在一实施例中，第一源极/漏极区和第二源极/漏极区为硅。在一实施例中，第一源极/漏极区与第二源极/漏极区之间的距离为至少30nm。在一实施例中，第一源极/漏极区具有从第一源极/漏极区的顶部至第一源极/漏极区的底部的笔直侧壁。在一实施例中，第一源极/漏极区在俯视图中的形状为矩形。在一实施例中，纳米结构的堆叠物具有第一宽度，且第一源极/漏极区具有第一宽度。
前述内文概述了许多实施例的特征，使本技术领域中技术人员可以从各个方面更加了解本公开实施例。本技术领域中技术人员应可理解，且可轻易地以本公开实施例为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中技术人员也应了解这些相等的结构并未背离本公开的公开构思与范围。在不背离本公开的公开构思与范围的前提下，可对本公开实施例进行各种改变、置换或修改。

Claims (10)

1.一种半导体装置的制造方法，包括：
在一基底上方形成一多层堆叠物，该多层堆叠物包括一第一层、在该第一层上方的一第二层、在该第二层上方的一第三层和在该第三层上方的一第四层，该第一层和该第三层包括一第一半导体材料，且该第二层和该第四层包括一第二半导体材料；
在该多层堆叠物中蚀刻一第一开口，该第一开口暴露出该基底；
在该第一开口中形成一第一源极/漏极区；
在形成该第一源极/漏极区之后，从该多层堆叠物蚀刻出一鳍；
从该鳍移除该第一层和该第三层；以及
形成一栅极结构以围绕该第二层和该第四层。
2.如权利要求1所述的半导体装置的制造方法，其中形成该第一源极/漏极区的步骤还包括在该第一开口中沉积该第二半导体材料。
3.如权利要求1所述的半导体装置的制造方法，其中在形成该栅极结构的步骤中，该栅极结构物理接触该第一源极/漏极区。
4.如权利要求1所述的半导体装置的制造方法，其中形成该第一源极/漏极区的步骤包括外延成长该第一源极/漏极区。
5.一种半导体装置的制造方法，包括：
在一多层结构中形成一第一开口；
在该第一开口中形成一第一源极/漏极区；
在形成该第一源极/漏极区之后，蚀刻该多层结构以形成一鳍；
对该鳍进行一线释放工艺，以形成复数个纳米结构；以及
在进行该线释放工艺之后，在该复数个纳米结构的每一者周围沉积一栅极结构。
6.如权利要求5所述的半导体装置的制造方法，其中该线释放工艺包括使用一选择性蚀刻工艺以从该鳍移除一第一半导体材料，该第一半导体材料不同于该多层结构的每个剩下层的半导体材料。
7.如权利要求5所述的半导体装置的制造方法，还包括在蚀刻该多层结构之后，形成与该第一源极/漏极区相邻的一隔离区。
8.一种半导体装置，包括：
一第一源极/漏极区；
一第二源极/漏极区；
一纳米结构的堆叠物，在该纳米结构的堆叠物中的每个纳米结构延伸于该第一源极/漏极区与该第二源极/漏极区之间；
一栅极介电层，围绕该纳米结构的堆叠物中的每个纳米结构，其中该栅极介电层直接物理接触该第一源极/漏极区和该第二源极/漏极区；以及
一栅极接点，围绕该栅极介电层。
9.如权利要求8所述的半导体装置，其中该第一源极/漏极区具有从该第一源极/漏极区的顶部至该第一源极/漏极区的底部的一笔直侧壁。
10.如权利要求8所述的半导体装置，其中该纳米结构的堆叠物具有一第一宽度，且该第一源极/漏极区具有该第一宽度。
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