CN112687624A - 半导体装置的制造方法 - Google Patents

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Abstract

一种半导体装置的制造方法包括形成一半导体衬层于一第一鳍部结构及一第二鳍部结构上，以及形成一第一盖层于设置在第一鳍部结构上的半导体衬层上。上述方法还包括形成一第二盖层于设置在第一鳍部结构上的半导体衬层上，其中第一盖层的组成不同于第二盖层的组成。上述方法还包括对第一盖层、第二盖层及半导体衬层进行一热处理，以形成第一通道区于第一鳍部结构内，且形成第二通道区于第二鳍部结构内。第一通道区的材料的浓度分布剖面不同于第二通道区的材料的浓度分布剖面。

Description

半导体装置的制造方法
技术领域
本发明实施例涉及一种半导体技术，且特别涉及一种半导体装置及其制造方法。
背景技术
集成电路(integrated circuit,IC)产业经历了指数增长。集成电路(IC)材料及设计的技术进步已经产生了几世代集成电路(IC)，其中每一世代都比上一世代具有更小更复杂的电路。在集成电路(IC)发展过程中，通常增加了功能密度(即，每芯片面积的内连接装置的数量)，而几何尺寸(即，可使用制造制程产生的最小部件(或线))却缩小了。
尽管材料及制造技术方面取得了进步，但是之类的平面装置(例如，金属氧化物半导体场效晶体管(MOSFET)装置)的微缩已证明具有挑战性。为了克服这些挑战，已经发展非平面晶体管，示例为环绕式栅极(gate-all-around,GAA)晶体管及鳍式场效晶体管(FinFET)。非平面晶体管的优点包括减少的短通道效应，减少的电流漏电及更高电流。为了进一步改善非平面晶体管的效能，一直在推动使用高迁移率通道。举例来说，硅锗合金由于其高载子迁移率而成为很有前途的通道材料。为了满足增加的功能密度及使用高迁移率通道的要求，可能需要具有多个阈值电压的半导体装置结构及其形成方法。
发明内容
在一些实施例中，提供一种半导体装置的制造方法，包括：形成一半导体衬层于一第一鳍部结构及一第二鳍部结构上；形成一第一盖层于设置在第一鳍部结构上的半导体衬层上；形成一第二盖层于设置在第二鳍部结构上的半导体衬层上，其中第一盖层的组成不同于第二盖层的组成；对第一盖层、第二盖层及半导体衬层进行一热处理，以形成一第一通道区于第一鳍部结构内，且形成一第二通道区于第二鳍部结构内，其中第一通道区的材料浓度分布剖面不同于第二通道区的材料的浓度分布剖面。
在一些实施例中，提供一种半导体的制造方法，包括：提供一半导体结构，其包括具有第一导电型的一第一区域及具有不同于第一导电型的一第二导电型的一第二区域，第一区域包括一第一鳍部结构及一第二鳍部结构，第二区域包括一第三鳍部结构；形成一半导体衬层于第一鳍部结构及第二鳍部结构上；形成一含氮化物的盖层于设置在第一鳍部结构上的半导体衬层上；形成一含氧化物的盖层于设置在第二鳍部结构上的半导体衬层上；对含氧化物的盖层及含氮化物的盖层进行退火，上述退火在第一鳍部结构内形成一第一材料浓度分布剖面，在第二鳍部结构内形成一第二材料浓度分布剖面，第一材料浓度分布剖面不同于第二材料浓度分布剖面。
在一些实施例中，提供一种半导体装置包括：一p型井区；一第一鳍部结构及一第二鳍部结构，自p型井区突出；一n型井区；一第三鳍部结构，自n型井区突出；一第一应变通道区，位于第一鳍部结构内，第一应变通道区具有一第一材料浓度分布剖面；一第二应变通道区，位于第二鳍部结构内，第二应变通道区具有不同于第一材料浓度分布剖面的一第二材料浓度分布剖面。
附图说明
图1是示出根据一实施例的半导体装置结构的三维示意图。
图2至图16及图18至图21是示出根据一实施例的具有多个阈值电压的半导体装置结构制造方法的制程流程示意图。
图17A及图17B是示出根据一实施例的内部形成应变通道区的鳍部结构放大图以及锗的浓度分布剖面与深度的函数关系图。
图22是示出根据一实施例的具有多个阈值电压的半导体装置结构制造方法流程图。
附图标记说明：
100：半导体装置结构
102：基底
104：掺杂区
104A：第一区
104B：第二区
106：鳍部结构
106A：第一鳍部结构
106B：第二鳍部结构
106C：第三鳍部结构
108：隔离区
110、228：栅极介电层
112：栅极电极
114：源极/漏极区
202：介电衬层
204：介电层
204a：上表面
206：退火制程
208：蚀刻制程
210：介电鳍部
212：硬式罩幕层
214：P型装置区
216：半导体衬层
218：第一盖层
220：第二盖层
222：热处理
224：第一应变通道区
226：第二应变通道区
230：功函数层
232：栅极电极层
2200：方法
2202、2204、2206、2208：步骤
D1：深度
H1：高度
T1、T2：厚度
具体实施方式
以下的公开内容提供许多不同的实施例或范例，以实施本发明的不同特征部件。而以下的公开内容是叙述各个构件及其排列方式的特定范例，以求简化本公开内容。当然，这些仅为范例说明并非用以限定本发明。举例来说，若是以下的公开内容叙述了将一第一特征部件形成于一第二特征部件之上或上方，即表示其包含了所形成的上述第一特征部件与上述第二特征部件是直接接触的实施例，亦包含了尚可将附加的特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与上述第二特征部件可能未直接接触的实施例。另外，本公开内容在各个不同范例中会重复标号及/或文字。重复是为了达至简化及明确目的，而非自行指定所探讨的各个不同实施例及/或配置之间的关系。
再者，在空间上的相关用语，例如“下方”、“之下”、“下”、“上方”、“上”等等在此处是用以容易表达出本说明书中所示出的附图中元件或特征部件与另外的元件或特征部件的关系。这些空间上的相关用语除了涵盖附图所示出的方位外，还涵盖装置于使用或操作中的不同方位。此装置可具有不同方位(旋转90度或其他方位)且此处所使用的空间上的相关符号同样有相应的解释。再者，当用“约”、“近似”等叙述数字或数字范围时，上述用语旨在涵盖在包括所述数字的合理范围内的数字，例如所述数量的+/-10％或所属技术领域中技术人员所理解的其他值。举例来说，用语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。
本公开总体上涉及一种半导体装置的制造方法，且特别涉及一种具有多个阈值电压的半导体装置结构的制造方法。本公开提出通过至少沉积一半导体衬层(例如，包括硅锗(SiGe))于第一半导体结构(例如，鳍部结构)及第二半导体结构(例如，另一鳍部结构)上，以形成半导体装置结构。在各种实施例中，半导体衬层的材料不同于第一半导体结构及第二半导体结构的材料。本公开中提出的方法也包括形成一第一盖层以实体接触位于第一半导体结构上的半导体衬层，以及形成一第二盖层以实体接触位于第二半导体结构上的半导体衬层。第一盖层的材料不同于第二盖层的材料。举例来说，第一盖层可包括氮化物，而第二盖层可包括氧化物。上述方法还包括进行一热处理(例如，退火处理)以将半导体衬层的材料(例如，锗)驱入第一半导体结构及第二半导体结构内。完成半导体衬层的材料的驱入可通过至少一部分由热处理引起的扩散制程(例如，固相扩散制程)。由于第一盖层的材料与第二盖层的材料不同，因此半导体衬层的材料扩散至第一半导体结构内的速率与半导体衬层的材料扩散至第二半导体结构内的速率不同。扩散速率的差异于第一半导体结构及第二半导体结构内造成不同的材料分布剖面(例如锗浓度分布剖面)。特别地，第一盖层(例如，含氮化物的盖层)可使第一半导体结构具有均匀或均质的材料分布剖面(例如，锗浓度分布剖面)，而第二盖层(例如，含氧化物的盖层)则使第二半导体结构具有渐变材料分布剖面(例如，锗浓度分布剖面)。可至少部分地利用材料分布剖面中的这些差异来形成具有多个阈值电压的半导体装置结构。需注意的是阈值电压所指的是当导电通道开始连接半导体装置结构的源极及漏极区时的栅极-源极电压的值，进而允许大量电流在源极及漏极区之间流动。本公开的实施例可轻易地整合至现有的制造流程中，特别是用于互补式金属氧化物半导体(complementary metal oxide semiconductor,CMOS)装置的制造。所属技术领域中技术人员可清楚理解的是本公开的多个形态可使半导体制造流程及装置的其他示例从中受益。
图1是示出根据一实施例的半导体装置结构100的三维示意图。在图1的示例中，半导体装置结构100是鳍部场效晶体管(fin-like field effect transistor,FinFET)装置。可在集成电路(integrated circuit,IC)装置或其一部分的制造或制程期间制造半导体装置结构100。集成电路(IC)装置可包括或者可为静态随机存取存储器(static random-access memor,SRAM)及/或其他逻辑电路、被动部件(例如，电阻器、电容器及电感器)以及主动部件(例如，P型场效晶体管(PFET)、N型FET(NFET)、FinFET、金属氧化物半导体场效晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管及/或其他存储单元)。本公开不局限于任何特定数量的装置或装置区，或任何特定装置配置。
半导体装置结构100包括一基底102、一掺杂区104及自掺杂区104突出的一鳍部结构106。隔离区108形成于掺杂区104上方，且鳍部结构106自隔离区108突出并于空间上分隔相邻的隔离区108。鳍部结构106包括一通道区以及接合鳍部结构106的通道区的一栅极堆叠。在一示例中，栅极堆叠包括沿着侧壁设置的栅极介电层110。栅极堆叠还包括设置于栅极介电层110上方的一栅极电极112。鳍部结构106包括设置于鳍部结构106的通道区两相对侧上的源极/漏极区114。图1进一步是示出使用于后续附图中的剖面示意图。特别地，沿A-A线的剖面是沿鳍部结构106的通道区，且后续附图是示出沿A-A线的剖面示意图，以便示出形成应变通道区于半导体装置结构100内的方法。
图2至图16及图18至图21是示出根据一实施例的制造半导体装置结构或其一部分的中间阶段的沿线A-A线的剖面示意图。需注意的是虽然图1示出单一鳍部结构106，然而图2至图16及图18至图21所示的示例是示出多个鳍部结构。
图2是示出一基底102。基底102可包括或可为元素(单一元素)半导体，例如硅、锗及/或其他合适的材料；化合物半导体(例如，碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟及/或其他合适的材料)；合金半导体(例如，SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP及/或其他合适的材料。基底102可为具有均匀组成的单层材料。或者，基底102可包括具有适合于集成电路(IC)装置制造的相似或不同组成的多个材料层。在一示例中，基底102可为绝缘体上覆硅(silicon-on-insulator,SOI)基底，其具有在氧化硅层上形成的硅层。在另一示例中，基底102可包括导电层、半导体层、介电层、其他膜层或其组合。
基底102包括根据集成电路(IC)装置的设计要求配置的各种掺杂区。举例来说，基底102可包括掺杂有N型掺杂物(例如，磷、砷、其他N型掺杂物或其组合)的N型掺杂区(例如，N型井区)。另外，基底102可包括掺杂有P型掺杂物(例如，硼(例如，BF2)、铟、其他P型掺杂物或其组合)的P型掺杂区(例如，P型井区)。在图2的示例中，将P型掺杂区(例如，P型井区)示出为第一区104A，且将N型掺杂区(例如，N型井区)示出为第二区104B。各种掺杂区可直接形成于基底102上及/或内，以提供P型井区结构、N型井区结构、双井区结构、凸起结构或其组合。可通过布植掺杂物原子、原位掺杂的外延生长、扩散制程及/或其他合适的技术来形成各种掺杂区。
请参照图3，形成一第一鳍部结构106A及一第二鳍部结构106B于第一区104A中。另外，形成一第三鳍部结构106C于第二区104B中。形成于第一井区104A(例如，P型井区)内的第一鳍部结构106A及第二鳍部结构106B可适合于提供一或多个P型半导体装置。形成于第二区104B(例如，N型井区)内的第三鳍部结构106C可适合于提供一或多个N型半导体装置。需注意的是上述配置仅用于说明性目的而不具限制性。鳍部结构106A、106B及106C可使用合适的制程来制造，包括光学微影及蚀刻制程。光学微影制程可包括：形成光刻胶层于第一区104A及第二区104B上方；将光刻胶层进行曝光成一图案；进行后曝烤制程；以及对光刻胶层进行显影以形成具有光刻胶层的一罩幕部件(未示出于图3)。然后将罩幕部件用于蚀刻凹槽于第一区104A及第二区104B内，进而形成鳍部结构106A、106B及106C。用于形成鳍部结构106A、106B及106C的蚀刻制程可包括干蚀刻、湿蚀刻、反应离子蚀刻(reactive ionetching,RIE)及/或其他合适的制程。
需注意的是其他实施例方法也可适合于形成鳍部结构106A、106B及106C。举例来说，可使用双重图案化或多重图案化制程来图案化鳍部结构106A、106B及106C。一般而言，双重图案化或多重图案化制程是将光学微影及自对准制程相结合，因而能够形成图案，图案的间距可小于使用单一直接光学微影制程可获得的间距。举例来说，在一实施例中，形成一牺牲层于第一区104A及第二区104B上方，且使用光学微影制程来图案化牺牲层。使用自对准制程在图案化的牺牲层侧边形成间隙壁。接着去除牺牲层，然后可使用余留的间隙壁(可称为“芯轴(mandrel)”)来图案化鳍部结构106A、106B及106C。在一些实施例中，鳍部结构106A、106B及106C在其形成之后具有一高度H1，在约40nm至约70nm的范围。高度H1可影响形成于第一区104A及第二区104B中的半导体装置结构的效能及操作电流(Ion)。举例来说，较高的高度H1可提供较大的工作电流，然而可能伴随速度下降。再者，较高的高度H1也可能受限于图案化制程。
请参照图4，形成一介电衬层202于鳍部结构106A、106B及106C的侧壁上。介电衬层202可包括任何合适的介电材料，例如含氧化物的材料、含氮的材料、含碳的材料或其组合。举例来说，介电衬层202可包括氧化硅、氮化硅、碳化硅(SiC)、氮氧化硅、碳氧化硅(SiOC)、硼硅酸盐玻璃(boron silicate glass,BSG)、磷硅酸盐玻璃(phosphosilicate glass,PSG)或其组合。根据各种不同示例，介电衬层202具有一杨氏模数，在约200GPa至约1000GPa的范围。当介电衬层202的杨氏模数在上述范围内时，介电衬层202足够坚固或具足够刚性以保护鳍部结构106A、106B及106C以及下方的第一及第二掺杂区104A及104B，进而优化装置效能，尤其是对于先进技术世代。
如图5所示，根据一些实施例，形成一介电层204于介电衬层202上。尽管介电层204在图5中示出为一单层结构，然而在一些实施例中，介电层204可包括多层结构，举例来说，其具有一或多层包含介电材料的膜层。在一些实施例中，可使用化学气相沉积(CVD)、等离子体增强化学气相沉积(plasma-enhanced CVD,PECVD)、流动式化学气相沉积(flowableCVD,FCVD)或其组合来沉积介电材料于鳍部结构106A、106B及106C及介电衬层202上。介电材料可包括氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(fluorine-doped silicateglass,FSG)、低k介电材料及/或具有合适填充特性的其他合适的绝缘材料/介电材料。随后对介电材料进行退火制程206。在退火制程206期间，介电材料从液态转变为固态以形成介电层204。需注意的是介电层204的材料可不同于介电衬层202的材料。
请参照图6，平坦化(例如，使用化学机械研磨(chemical-mechanical polishing,CMP))介电层204直至介电层204的上表面204a与鳍部结构106A、106B及106C的上表面实质上对准(例如，共平面)。在图6的平坦化操作之后，去除部分的介电层204及部分的介电衬层202(例如，凹陷或回蚀刻)，以露出鳍部结构106A、106B及106C的上部，如图7的示例所示。如此一来，形成隔离区108(包括介电层204及介电衬层202)。在一些实施例中，通过蚀刻制程208，例如干蚀刻制程(例如，使用包括氨及/或氟化氢作为蚀刻剂)或湿蚀刻制程来进行介电层204及介电衬层202的回蚀刻。
在一些实施例中，例如在图8所示的示例中，可形成多个介电鳍部210(在某些情况下也称为“虚置鳍部”或“混合式鳍部”)于鳍部结构106A、106B及106C之间。每个介电鳍部210可设置于紧邻的鳍部结构106A、106B及106C之间，并且定向成实质上平行于鳍部结构106A、106B及106C。然而，与用以提供主动装置的鳍部结构106A、106B及106C不同，介电鳍部210为非主动且不用以形成半导体装置结构。在一些实施例中，介电鳍部210帮助排除鳍部图案化负载效应，并防止源极/漏极外延架桥。介电鳍部210可通过任何合适的方法形成。在一示例中，介电层204形成为鳍部结构106A、106B及106C的侧壁上的间隙壁。在回蚀刻介电层204低于鳍部结构106A、106B及106C之前，沉积一第二介电层于介电层204的侧壁上。之后，回蚀刻介电层204(例如，通过化学蚀刻制程)，使得其上表面低于鳍部结构106A、106B及106C的上表面及第二介电层的上表面，第二介电层形成介电鳍部210。
半导体装置结构(例如，互补式金属氧化物半导体(CMOS)装置)内的一应变通道可提高载子迁移率，并降低装置的通道电阻。另外，对于具有微缩通道长度的半导体装置结构，可保持应变引起的驱动电流的增强(由于载子迁移率的提高)。对于P型半导体装置结构及N型半导体装置结构在应变通道中所使用的材料可不同。举例来说，可通过在N型半导体装置结构的通道区引发拉伸应力(例如，通过使用应变硅/碳掺杂硅(Si/Si：C)通道)来增强N型半导体装置结构中的电子迁移率，同时可通过在P型半导体装置结构通道区中引发压缩应力(例如，通过使用硅锗(SiGe)通道)来增强P型半导体装置结构中的空穴迁移率。后续的操作提供一种在第一鳍部结构106A及第二鳍部结构106B中形成应变通道区的方法(鳍用于提供一或多个P型半导体装置结构)，进而实现增加载子迁移率及降低通道电阻。再者，随后的操作提供了一种调节或改变一或多个P型半导体装置结构的阈值电压的方法。
请参照图9，形成一硬式罩幕层212于介电层204、介电鳍部210及鳍部结构106A、106B及106C的露出表面上。硬式罩幕层212可为顺应性层，如图9所示，且可包括任何合适的介电材料，例如氧化物及/或氮化物。举例来说，硬式罩幕层212可包括氮化硅、氮氧化硅碳(SiCON)、碳氮化硅(SiCN)、氧化硅或二氧化硅(SiO2)、氧化铝(Al2O3)、氧化铪(HfO2)、氧化锆(ZrO2)、其组合或相似物。在一些实施例中，形成的硬式罩幕层212可具有厚度T1，在约2纳米至约3纳米的范围。可使用CVD、物理气相沉积(PVD)、原子层沉积(atomic layerdeposition,ALD)、化学氧化、其他合适的制程或其组合来形成硬式罩幕层212。
请参照图10，对硬式罩幕层212进行图案化以定义出P型装置区214。在一些实施例中，使用光刻胶层(或阻剂)对硬式罩幕层212进行图案化并定义出P型装置区214。示例性阻剂层包括光敏材料，其在暴露于紫外(UV)光、深紫外(DUV)光或极紫外(EUV)光时会发生性质变化。此性质变化可用于通过显影制程选择性地去除阻剂层的曝光或未曝光部分。形成图案化的阻剂层的过程也称为光学微影图案化。在一实施例中，通过光学微影制程对阻剂层进行图案化，以留下设置于N型装置区上方的光刻胶材料部分。在对阻剂层进行图案化之后，进行蚀刻制程以打开硬式罩幕层212，使图案从阻剂层转移至硬式罩幕层212。可在对硬式罩幕层212进行图案化之后去除剩余的阻剂层。光学微影制程包括：旋涂一阻剂层、软烤阻剂层、光罩对准、曝光、后曝烤、显影阻剂层、冲洗及干燥(例如，硬烤)。或者，可通过无罩幕式光学微影，电子束写入及离子束写入的其他方法来进行、增补或替代光学微影制程。图案化硬式罩幕层212的蚀刻制程可包括湿蚀刻、干蚀刻或其组合。
请参照图11，沉积一半导体衬层216于第一鳍部结构106A及第二鳍部结构106B的露出表面上(例如，在侧壁及上表面上)。在后续的操作中，将半导体衬层216的材料驱入至第一鳍部结构106A及第二鳍部结构106B内(例如，通过热处理)，以便在第一鳍部结构106A及第二鳍中形成应变通道区。结构106B。半导体衬层216的材料与鳍部结构106A、106B及106C的材料不同。在图11所示的示例中，形成半导体衬层216于P型装置区214内。因此，为了增强P型装置区214内的空穴迁移率，可在第一鳍部结构106A及第二鳍部结构106B的通道区内引发压缩应力。为了实现这种效果，半导体衬层216可包括或可为硅锗(SiGe)。在其中半导体衬层216包括硅锗(SiGe)的实施例中，以原子百分比表示的锗浓度可在约25％至约65％(例如，约55％)的范围。在一些实施例中，半导体衬层216可具有厚度T2，其可在约1纳米至约4纳米(例如，约2.5纳米)的范围。如图11的示例所示，半导体衬层216可为顺应性层。可使用合适方法来沉积半导体衬层216，例如金属有机化学气相沉积(metal-organic CVD,MOCVD)、分子束外延(molecular beam epitaxy,MBE)、液相外延的(liquid phaseepitaxy,LPE)、气相外延(vapor phase epitaxy,VPE)、选择性外延生长(selectiveepitaxial growth,SEG)、相似方法或其组合。在沉积半导体衬层216之后，可使用蚀刻制程去除硬式罩幕层212，以形成图12所示的中间结构。用于去除硬式罩幕层212的蚀刻制程可包括干蚀刻制程(例如，反应离子蚀刻(RIE)制程)、湿蚀刻制程、其他合适的蚀刻制程或其组合。
在图13所示的操作中，形成一第一盖层218于介电层204、介电鳍部210、第三鳍部结构106C及半导体衬层216的露出表面上。可进行适当的沉积制程，例如CVD、PVD、ALD、化学氧化、其他合适的制程或其组合。第一盖层218可包括氮化物。举例来说，第一盖层218可包括氮化硅、氮氧碳化硅(SiCON)、氮碳化硅(SiCN)、其组合或相似物。在图14中，图案化第一盖层218，以去除覆盖在第二鳍部结构106B上的第一盖层218。可使用以上参照图10所述的光学微影制程来图案化第一盖层218。
请参照图15，沉积一第二盖层220于图14的中间结构上。举例来说，形成第二盖层220于第一盖层218、介电层204、介电鳍部210及半导体衬层216的露出表面上。可使用合适的沉积制程，示例为CVD、PVD、ALD、化学氧化、其他合适的制程或其组合。第二盖层220可为与第一盖层218不同的材料。举例来说，第二盖层220可包括氧化物，示例为氧化硅或二氧化硅(SiO2)、氧化铝(Al2O3)、氧化铪(HfO2)、氧化锆(ZrO2)、其组合或相似物。如图12至图15所示的操作结果，位于第二鳍部结构106B上方的半导体衬层216与第二盖层220(例如，含氧化物盖层)实体接触，而位于第一鳍部结构106A上方的半导体衬层216与第一盖层218(例如，含氮化物的盖层)实体接触。
在图16中，进行热处理222，以使半导体衬层216的材料扩散(例如，固相扩散)至第一鳍部结构106A及第二鳍部结构106B内。可在约摄氏900度至约摄氏1100度的温度范围进行热处理222。热处理222的持续时间可在约10秒至约60秒的范围。第一及第二盖层218及220防止在热处理222期间半导体衬层216的氧化。第一及第二盖层218及220也防止或实质上减少了半导体衬层216的材料向外扩散至第二盖层218及220内。第一及第二盖层218及220有助于将半导体衬层216的材料驱入第一鳍部结构106A及第二鳍部结构106B内。再者，由于第一盖层218的材料与第二盖层220的材料不同，因此半导体衬层216的材料扩散至第一鳍部结构106A内的速率与半导体衬层216的材料扩散至第二鳍部结构106B内的速率不同。
在上述示例中，位于第二鳍部结构106B上方的半导体衬层216与第二盖层220(例如，包括氧化物)实体接触，而位于第一鳍部结构106A上方的半导体衬层216与第一盖层218(例如，包括氮化物)实体接触。一般而言，在相同的温度及持续时间下，相较于含氧化物的盖层，含氮化物的盖层所导致的半导体衬层216的材料的热驱入更快。因此，位于第一鳍部结构106A上方的半导体衬层216的材料以快于位于第二鳍部结构106B上方的半导体衬层216的材料的速率扩散至第一鳍部结构106A内。如此一来，热处理222于第一鳍部结构106A内形成一第一应变通道区224，且于第二鳍部结构106B内形成一第二应变通道区226，其中第一应变通道区224具有均匀或均一的分布剖面，而第二应变通道区226具有梯度分布剖面。第一鳍部结构106A及第二鳍部结构106B的分布剖面更详细地示出于图17A及图17B中。
图17A是示出第二鳍部结构106B及形成于内的第二应变通道区226的放大图。图17A也示出锗原子百分比与深度的函数关系变化，其实施例为半导体衬层216包括硅锗，且半导体衬层216的锗原子因热处理制程222而驱入第二鳍部结构106B内。在图17A所示的示例中，沿x方向测量深度。如图17A所示，锗浓度显现出梯度分布剖面(例如，实质上线性的锗浓度剖面)。在图17A的示例中，由于锗原子往第二鳍部结构106B的材料内的扩散较慢，第二应变通道区226的相邻部分被中心Si核心隔开。在一些实施例中，以原子百分比表示的锗浓度可在约35％(例如，深度＝0)至约10％(例如，深度＝D1，其中D1为扩散深度)之间变化。在一些示例中，扩散深度D1可在约1纳米至约2纳米的范围。为了装置效能(例如，满足晶体管开关速度要求)，扩散深度D1需要在所述范围数值内，特别是对于先进技术世代。
图17B是示出第一鳍部结构106A及形成于内的第一应变通道区224的放大图。图17B也示出锗原子百分比与深度的函数关系变化，其实施例为半导体衬层216包括硅锗，且半导体衬层216的锗原子因热处理制程222而驱入第一鳍部结构106A。在图17B所示的示例中，也是沿x方向测量深度。如图17B所示，由于锗原子更快地扩散至第一鳍部结构106A的材料内，因此锗浓度表现出均匀或均一的分布剖面。在一些实施例中，以原子百分比表示的锗浓度可在约20％至约35％的范围。为了装置效能(例如，满足晶体管开关速度要求)，锗浓度需要在所述范围数值内，特别是对于先进技术世代。
请参照图18，可使用蚀刻制程去除第一盖层218、第二盖层220及半导体衬层216，蚀刻制程可包括干蚀刻制程(例如，反应性离子蚀刻(RIE)制程、湿蚀刻制程、其他合适的蚀刻制程或其组合。
在图19所示的操作中，形成一栅极介电层228于图18所示的中间结构上方。栅极介电层228可包括高k介电材料(例如，k>7.0)，示例为金属氧化物、金属氮化物，诸如LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氧氮化物(SiON)或其他合适的介电材料。闸介电层228可通过合适的技术形成，例如ALD、CVD、金属有机CVD(MOCVD)、PVD、热氧化、其组合及/或其他合适的技术。
在图20中，可形成一功函数层230于P型装置区214内。功函数层230可包括具有约5.2eV或更高的功函数的材料，例如TiN、TaN、Ru、Mo、Al、W、WCN、TSN、TiAlC、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN，其他合适的P型功函数材料或其组合。功函数层230可通过合适技术来沉积，例如PVD。在一些实施例中，可形成一N型功函数层(为简单起见未示出于图20中)于第一鳍部结构106A上方。在上述实施例中，N型功函数层可包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的N型功函数材料或其组合。
请参照图21，可形成一栅极电极层232于P型装置区214中的功函数层230上方及栅极介电层228上方。栅极电极层232可包括含金属的材料，例如TiN、TaN、TaC、Co、Ru、Al、其组合或其多层，且可通过电镀、化学镀或其他合适的方法形成。即使相同的功函数层230用于第一鳍部结构106A及第二鳍部结构106B，应变通道区224及226的不同材料分布剖面导致第一鳍部结构106A的阈值电压不同于第二鳍部结构106B的阈值电压，进而形成具有多个阈值电压的半导体装置结构。
与目前技术相比，图2至图16及图18至图21所示出的制程流程通过改变盖层的材料，进而改变半导体衬层216的材料(例如，锗)的扩散速率(其进而导致改变材料分布剖面(例如，锗浓度分布剖面))，形成具有多个阈值电压的半导体装置结构。所提供的方法也导致第一、第二及第三鳍部结构106A、106B及106C的垂直鳍部轮廓。再者，可通过使用合适的功函数层(例如，N型功函数层用于第三鳍部结构106C而P型功函数层用于第一及第二鳍部结构106A及106B)来进一步调整第一、第二及第三鳍部结构106A、106B及106C中的每一者的阈值电压。
图22是示出具有多个阈值电压的半导体装置结构的制造方法2200的流程图。方法2200包括步骤2202，形成一半导体衬层216于一第一鳍部结构(例如，鳍部结构106A)及一第二鳍部结构(例如，鳍部结构106B)上。在一示例中，步骤2202可对应于以上参照图9至图12所述的操作。方法2200另外包括步骤2204，形成第一盖层218于设置在第一鳍部结构(例如，鳍部结构106A)上的半导体衬层216上。在一示例中，步骤2204可对应于以上参照图13及图14所述的操作。方法2200还包括步骤2206，形成一第二盖层220于设置在第二鳍部结构(例如，鳍部结构106B)上的半导体衬层216上，其中第一盖层218的组成不同于第二盖层220的组成。在一示例中，步骤2206可对应于以上参照图15所述的操作。方法2200包括步骤2208，对第一盖层218、第二盖层220及半导体衬层216进行一热处理222，以在第一鳍部结构(例如，鳍部结构106A)内形成一第一通道区(例如，通道区224)及在第二鳍部结构(例如，鳍部结构106B)内形成一第二通道区(例如，通道区226)，其中第一通道区的材料的浓度分布剖面不同于浓第二通道区的材料的浓度分布剖面。在一示例中，步骤2208可对应于以上参照图16所述的操作。
综上，本公开总体上有关于一种半导体装置的制造方法，且更有关于一种具有多个阈值电压的半导体装置结构的制造方法。本公开提出通过至少沉积一半导体衬层216(例如，包括硅锗(SiGe))于第一半导体结构(例如，鳍部结构106A)及第二半导体结构(例如，鳍部结构106B)上来形成半导体装置结构。在各个不同实施例中，半导体衬层216的材料不同于第一及第二半导体结构的材料。本公开中提出的方法还包括形成一第一盖层218以实体接触位于第一半导体结构(例如，鳍部结构106A)上的半导体衬层216，以及形成一第二盖层220以实体接触位于第二半导体结构(例如，鳍部结构106B)上方的半导体衬层216。第一盖层218的材料不同于第二盖层220的材料。举例来说，第一盖层218可包括氮化物，而第二盖层220可包括氧化物。上述方法还包括进行一热处理(例如，退火处理)，以将半导体衬层216的材料(例如，锗)驱入第一半导体结构(例如，鳍部结构106A)及第二半导体结构(例如，鳍部结构106B)。可通过至少部分由热处理引起的扩散制程(例如，固相扩散过程)来实现半导体衬层的材料的驱入。由于第一盖层218的材料与第二盖层220的材料不同，因此半导体衬层216的材料扩散至第一半导体结构(例如，鳍部结构106A)内的速率不同于半导体衬层216的材料扩散至第二半导体结构(例如，鳍部结构106B)内的速率。此扩散速率的差异在第一半导体结构(例如，鳍部结构106A)及第二半导体结构(例如，鳍部结构106B)中造成不同的材料分布剖面(例如，锗浓度剖面)。特别地，第一盖层218(例如，含氮化物的盖层)可使第一半导体结构(例如，鳍部结构106A)具有均匀或均一的材料分布剖面(例如，锗浓度分布剖面)，而第二盖层220(例如，含氧化物的盖层)可使第二半导体结构(例如，鳍部结构106B)具有梯度材料分布剖面(例如，锗浓度剖面)。可至少部分利用材料分布剖面中的这些差异来形成具有多个阈值电压的半导体装置结构。本公开的实施例可容易地整合至现有的制造流程中，特别是用于互补金属氧化物半导体(CMOS)装置的制造。所属技术领域中技术人员可清楚理解的是本公开的多个形态可使半导体制造流程及装置的其他示例从中受益。
在一些实施例中，提供一种半导体装置的制造方法，包括：形成一半导体衬层于一第一鳍部结构及一第二鳍部结构上；形成一第一盖层于设置在第一鳍部结构上的半导体衬层上；形成一第二盖层于设置在第二鳍部结构上的半导体衬层上，其中第一盖层的组成不同于第二盖层的组成；对第一盖层、第二盖层及半导体衬层进行一热处理，以形成一第一通道区于第一鳍部结构内，且形成一第二通道区于第二鳍部结构内，其中第一通道区的一材料的浓度分布剖面不同于第二通道区的一材料的浓度分布剖面。
在一些实施例中，第一盖层实体接触设置在第一鳍部结构上的半导体衬层，第二盖层实体接触设置在第二鳍部结构上的半导体衬层。在一些实施例中，第一盖层包括氮化物，且第二盖层包括氧化物。再者，第一盖层包括一材料，其选自由氮化硅、氮氧碳化硅、氮碳化硅及其组合所组成的群族。第二盖层包括一材料，其选自由氧化硅、二氧化硅、氧化铝、氧化铪、氧化锆及其组合所组成的群族。在一些实施例中，热处理的温度在约摄氏900度至约摄氏1100度的范围。在一些实施例中，热处理的持续时间在约10秒至约60秒的范围。在一些实施例中，第一通道区的材料浓度分布剖面包括均匀的锗浓度分布剖面。在一些实施例中，第二通道区的材料浓度分布剖面包括渐变的锗浓度分布剖面。
在一些实施例中，提供一种半导体的制造方法，包括：提供一半导体结构，其包括具有第一导电型的一第一区域及具有不同于第一导电型的一第二导电型的一第二区域，第一区域包括一第一鳍部结构及一第二鳍部结构，第二区域包括一第三鳍部结构；形成一半导体衬层于第一鳍部结构及第二鳍部结构上；形成一含氮化物的盖层于设置在第一鳍部结构上的半导体衬层上；形成一含氧化物的盖层于设置在第二鳍部结构上的半导体衬层上；对含氧化物的盖层及含氮化物的盖层进行退火，上述退火在第一鳍部结构内形成一第一材料浓度分布剖面，在第二鳍部结构内形成一第二材料浓度分布剖面，第一材料浓度分布剖面不同于第二材料浓度分布剖面。
在一些实施例中，半导体衬层包括硅锗合金。在一些实施例中，半导体衬层的厚度在约1纳米至约4纳米的范围。在一些实施例中，第一材料浓度分布剖面包括均匀的锗浓度分布剖面，第二材料浓度分布包括实质上线性的锗浓度分布剖面。再者，实质上线性的锗浓度分布剖面包括锗浓度在约25原子百分比到约65原子百分比的范围。在一些实施例中，半导体的制造方法还包括：在退火之后，去除含氧化物的盖层、含氮化物的盖层以及半导体衬层；形成一栅极介电层于第一鳍状结构、第二鳍状结构以及第三鳍状结构上；形成一功函数层于设置在第一鳍部结构及第二鳍部结构上方部分的栅极介电层上；形成一栅极电极层于功函数层及栅极介电层上。
在一些实施例中，提供一种半导体装置包括：一p型井区；一第一鳍部结构及一第二鳍部结构，自p型井区突出；一n型井区；一第三鳍部结构，自n型井区突出；一第一应变通道区，位于第一鳍部结构内，第一应变通道区具有一第一材料浓度分布剖面；一第二应变通道区，位于第二鳍部结构内，第二应变通道区具有不同于第一材料浓度分布剖面的一第二材料浓度分布剖面。
在一些实施例中，第二鳍部结构包括一硅核心，将第二应变通道区的相邻部分隔开。在一些实施例中，第一材料浓度分布剖面包括一均匀的锗浓度分布剖面，第二材料浓度分布剖面包括一渐变锗浓度分布剖面。再者，渐变锗浓度分布剖面包括在约25原子百分比至约65原子百分比的范围的锗浓度。在一些实施例中，半导体装置还包括：一栅极堆叠，接合第一应变通道区及第二应变通道区，栅极堆叠包括一栅极介电层、一功函数层以及一栅极电极层。
以上概略说明了本发明数个实施例的特征，使所属技术领域中技术人员对于本公开的形态可更为容易理解。任何所属技术领域中技术人员应了解至可轻易利用本公开作为其它制程或结构的变更或设计基础，以进行相同于此处所述实施例的目的及/或获得相同的优点。任何所属技术领域中技术人员也可理解与上述等同的结构并未脱离本公开的精神及保护范围内，且可在不脱离本公开的精神及范围内，当可作变动、替代与润饰。

Claims (1)

1.一种半导体装置的制造方法，包括：
形成一半导体衬层于一第一鳍部结构及一第二鳍部结构上；
形成一第一盖层于设置在该第一鳍部结构上的该半导体衬层上；
形成一第二盖层于设置在该第二鳍部结构上的该半导体衬层上，其中该第一盖层的组成不同于该第二盖层的组成；
对该第一盖层、该第二盖层及该半导体衬层进行一热处理，以形成一第一通道区于该第一鳍部结构内，且形成一第二通道区于该第二鳍部结构内，其中该第一通道区的一材料的浓度分布剖面不同于该第二通道区的一材料的浓度分布剖面。
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