CN112684848A - 一种链式冗余板级时钟校时方法及装置 - Google Patents

Abstract

本发明公开了一种链式冗余板级时钟校时方法及装置，其中，所述方法包括：主板将串行差分信号从串联的子卡中一端的第一个子卡向下一个子卡逐个传递，直到最后一个子卡将所述串行差分信号返回主板；子卡根据所述串行差分信号解析时钟信息帧并进行CRC校验，获得时钟信息；根据所述时钟信息和传递帧延时进行子卡自身时钟同步，并将所述时钟信息不做修改通过串行差分信号中的时钟数据差分信号发送给下一个子卡。在本发明实施例中，可以实现子卡时钟的自动同步，并保证子卡时钟信息的正常传递。

Description

一种链式冗余板级时钟校时方法及装置

技术领域

本发明涉及电力系统测试设备技术领域，尤其涉及一种链式冗余板级时钟校时方法及装置。

背景技术

在电力系统中，采集、控制、管理、测试等设备一般采用背板加各个功能业务子板的方式，这些子板需要同步对时到内部统一的时钟上。系统内板级对时，一般用并行总线从主板时钟板通过背板接到各个子板，但随着子板数量较多时，不可避免因驱动过长，负载过重导致的信号完整性问题，对时可能会因此出错。另一种点对点的模式，虽然可以解决子板过多，负载过重导致的信号完整性问题，但随着子板数量增加，会导致主时钟板信号过多，背板走线复杂等工程实施问题。

发明内容

本发明的目的在于克服现有技术的不足，本发明提供了一种链式冗余板级时钟校时方法及装置，可以实现子卡时钟的自动同步，并保证子卡时钟信息的正常传递。

为了解决上述技术问题，本发明实施例提供了一种链式冗余板级时钟校时方法，所述方法包括：

主板将串行差分信号从串联的子卡中一端的第一个子卡向下一个子卡逐个传递，直到最后一个子卡将所述串行差分信号返回主板；

子卡根据所述串行差分信号解析时钟信息帧并进行CRC校验，获得时钟信息；

根据所述时钟信息和传递帧延时进行子卡自身时钟同步，并将所述时钟信息不做修改通过串行差分信号中的时钟数据差分信号发送给下一个子卡。

可选的，所述串行差分信号包括A组串行差分信号和B串行差分信号；

所述主板将串行差分信号从串联的子卡中一端的第一个子卡向下一个子卡逐个传递，直到末端的最后一个子卡将所述串行差分信号返回主板，包括：

主板将所述A组串行差分信号从串联的子卡中首端的第一个子卡往下一个子卡逐级传递，直到末端的最后一个子卡将所述A组串行差分信号返回主板；同时，

主板将所述B组串行差分信号从串联的子卡中末端的第一个子卡向上一个子卡逐级传递，直到首端的最后一个子卡将所述B组串行差分信号返回主板。

可选的，所述A组串行差分信号包括A组同步时钟差分信号、A组帧同步差分信号和A组时钟数据差分信号；

所述B组串行差分信号包括B组同步时钟差分信号、B组帧同步差分信号和B组时钟数据差分信号。

可选的，所述主板将串行差分信号从串联的子卡中一端的第一个子卡向下一个子卡逐个传递，直到最后一个子卡将所述串行差分信号返回主板，包括：

串联的子卡中一端的第一个子卡接收到所述串联差分信号中的同步时钟差分信号后，将所述串联差分信号中的同步时钟差分信号发送至下一个子卡中，直到最后一个子卡将所述串行差分信号中的同步时钟差分信号返回主板；

串联的子卡中一端的第一个子卡接收到所述串联差分信号中的帧同步差分信号时，将所述串联差分信号中的帧同步差分信号发送至下一个子卡中，直到最后一个子卡将所述串行差分信号中的帧同步差分信号返回主板；

串联的子卡中一端的第一个子卡接收到所述串联差分信号中的帧同步差分信号时，同步接收所述串联差分信号中的时钟数据差分信号，其中，所述第一个子卡接收到的所述串联差分信号中的时钟数据差分信号为主板发送的所述串联差分信号中的时钟数据差分信号。

可选的，所述子卡根据所述串行差分信号解析时钟信息帧并进行CRC校验，获得时钟信息，包括：

所述子卡根据所述串行差分信号中的时钟数据差分信号解析出时钟信息帧，并对所述时钟信息帧进行CRC校验，获得64位的时钟信息。

可选的，所述根据所述时钟信息和传递帧延时进行子卡自身时钟同步，包括：

根据所述时钟信息加上所述传递帧延时进行子卡自身时钟同步。

可选的，所述传递帧延时为传递次数与所述串行差分信号中的帧同步差分信号的触发周期的乘积。

另外，本发明实施例还提供了一种链式冗余板级时钟校时装置，所述装置包括：

传递模块：用于主板将串行差分信号从串联的子卡中一端的第一个子卡向下一个子卡逐个传递，直到最后一个子卡将所述串行差分信号返回主板；

解析校验模块：用于子卡根据所述串行差分信号解析时钟信息帧并进行CRC校验，获得时钟信息；

时钟同步模块：用于根据所述时钟信息和传递帧延时进行子卡自身时钟同步，并将所述时钟信息不做修改通过串行差分信号中的时钟数据差分信号发送给下一个子卡。

在本发明实施例中，主板将串行差分信号从串联的子卡中一端的第一个子卡向下一个子卡逐个传递，直到最后一个子卡将所述串行差分信号返回主板；子卡根据所述串行差分信号解析时钟信息帧并进行CRC校验，获得时钟信息；根据所述时钟信息和传递帧延时进行子卡自身时钟同步，并将所述时钟信息不做修改通过串行差分信号中的时钟数据差分信号发送给下一个子卡。可以实现子卡时钟的自动同步，并保证子卡时钟信息的正常传递。每1us同步一次子卡与主板的时钟，可以将子板与主板的时钟误差控制在2ns以内；2ns时钟误差远可以满足子卡与主板的时钟同步要求。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见的，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1是本发明实施例中的链式冗余板级时钟校时方法的流程示意图；

图2是本发明实施例中的链式冗余板级时钟校时装置的结构组成示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

实施例

请参阅图1，图1是本发明实施例中的链式冗余板级时钟校时方法的流程示意图。

如图1所示，一种链式冗余板级时钟校时方法，所述方法包括：

S11：主板将串行差分信号从串联的子卡中一端的第一个子卡向下一个子卡逐个传递，直到最后一个子卡将所述串行差分信号返回主板；

在本发明具体实施过程中，所述串行差分信号包括A组串行差分信号和B串行差分信号；所述主板将串行差分信号从串联的子卡中一端的第一个子卡向下一个子卡逐个传递，直到末端的最后一个子卡将所述串行差分信号返回主板，包括：主板将所述A组串行差分信号从串联的子卡中首端的第一个子卡往下一个子卡逐级传递，直到末端的最后一个子卡将所述A组串行差分信号返回主板；同时，主板将所述B组串行差分信号从串联的子卡中末端的第一个子卡向上一个子卡逐级传递，直到首端的最后一个子卡将所述B组串行差分信号返回主板。

进一步的，所述A组串行差分信号包括A组同步时钟差分信号、A组帧同步差分信号和A组时钟数据差分信号；所述B组串行差分信号包括B组同步时钟差分信号、B组帧同步差分信号和B组时钟数据差分信号。

进一步的，所述主板将串行差分信号从串联的子卡中一端的第一个子卡向下一个子卡逐个传递，直到最后一个子卡将所述串行差分信号返回主板，包括：串联的子卡中一端的第一个子卡接收到所述串联差分信号中的同步时钟差分信号后，将所述串联差分信号中的同步时钟差分信号发送至下一个子卡中，直到最后一个子卡将所述串行差分信号中的同步时钟差分信号返回主板；串联的子卡中一端的第一个子卡接收到所述串联差分信号中的帧同步差分信号时，将所述串联差分信号中的帧同步差分信号发送至下一个子卡中，直到最后一个子卡将所述串行差分信号中的帧同步差分信号返回主板；串联的子卡中一端的第一个子卡接收到所述串联差分信号中的帧同步差分信号时，同步接收所述串联差分信号中的时钟数据差分信号，其中，所述第一个子卡接收到的所述串联差分信号中的时钟数据差分信号为主板发送的所述串联差分信号中的时钟数据差分信号。

具体的，串行差分信号分为A组串行差分信号和B串行差分信号；

其中，A组串行差分信号为从串联的子卡中的首端的第一个子卡向下一个子卡逐级传递，直到末端的最后一个子卡将A组串行差分信号返回主板；B串行差分信号从串联的子卡中末端的第一个子卡向上一个子卡逐级传递，直到首端的最后一个子卡将B组串行差分信号返回主板。

通过A组串行差分信号按照从首端子卡至尾端子卡依次传递，B组串行差分信号按照从尾端子卡至首端子卡依次传递，这样的优势是，如果其中一组串行差分信号由于某个子板的时钟系统出现故障，无法往后传递时钟信息，另一组也可以通过另一个方向正常的进行传递，更优的保证子卡时钟信息的正常传递。

在串行差分信号中包括有同步时钟差分信号CLK(N/P)、帧同步差分信号TEN(N/P)和时钟数据差分信号TDATA(N/P)；其中，同步时钟差分信号CLK(N/P)作为源同步时钟，每10ns一个时钟周期；帧同步差分信号TEN(N/P)每隔1us触发一次；在帧同步差分信号TEN(N/P)触发时，时钟数据差分信号TDATA(N/P)发送时钟信息帧；其中时钟信息帧包括64位时钟信息、4位包序列和8位CRC校验。其中64位时钟信息含有秒信息和纳秒信息，其中，秒信息为32位秒信息，纳秒信息为32位纳秒信息；4位包序列，时钟信息帧每传递一次，包序列则增加1，此处记录时钟信息帧传递的次数，用于子卡通过计算时钟传递延时，补偿时钟传递延时。8位CRC校验是为确保帧的正确性。

子卡收到上一个子卡(前一级)发送的同步时钟差分信号CLK(N/P)时，将上一个同步时钟差分信号CLK(N/P)发送到下一个子卡(下一级)，第一个子卡收到的是主机(前一级)发送的同步时钟差分信号CLK(N/P)，最后一个子卡将上一个同步时钟差分信号CLK(N/P)发送到主机(下一级)；子卡收到上一个子卡(前一级)发送的帧同步差分信号TEN(N/P)时，将上一个帧同步差分信号TEN(N/P)发送到下一个子卡(下一级)，第一个子卡收到的是主机(前一级)发送的帧同步差分信号TEN(N/P)，最后一个子卡是将上一个帧同步差分信号TEN(N/P)发送到主机(下一级)；子卡收到上一个子卡(前一级)发送的帧同步差分信号TEN(N/P)时，同步接收到上一个子卡(前一级)发送的时钟数据差分信号TDATA(N/P)，第一个子卡收到的是主机(前一级)发送的时钟数据差分信号TDATA(N/P)。

S12：子卡根据所述串行差分信号解析时钟信息帧并进行CRC校验，获得时钟信息；

在本发明具体实施过程中，所述子卡根据所述串行差分信号解析时钟信息帧并进行CRC校验，获得时钟信息，包括：所述子卡根据所述串行差分信号中的时钟数据差分信号解析出时钟信息帧，并对所述时钟信息帧进行CRC校验，获得64位的时钟信息。

具体的，每一个子卡在接收到串行差分信号之后，解析该串行差分信号中的时钟数据差分信号获得时钟信息帧，利用CRC进行校验，并在校验正确后，解析出64位的时钟信息。

S13：根据所述时钟信息和传递帧延时进行子卡自身时钟同步，并将所述时钟信息不做修改通过串行差分信号中的时钟数据差分信号发送给下一个子卡。

在本发明具体实施过程中，所述根据所述时钟信息和传递帧延时进行子卡自身时钟同步，包括：根据所述时钟信息加上所述传递帧延时进行子卡自身时钟同步。

进一步的，所述传递帧延时为传递次数与所述串行差分信号中的帧同步差分信号的触发周期的乘积。

具体的，根据该时钟信息加上所述传递帧延时进行子卡自身时钟同步，同时，将该时钟信息不做修改通过串行差分信号中的时钟数据差分信号发送给下一个子卡；同时，该子卡也在接收由前一个子卡(前一级)通过时钟数据差分信号TDATA(N/P)发过来的下一次的时钟信息帧(第一个子卡接收由主机(前一级)通过时钟数据差分信号TDATA(N/P)发过来的下一次的时钟信息帧)。如此进行，子卡在收到每一个触发的帧同步差分信号TEN(N/P)时，根据前一个时钟信息帧加上传递帧延时同步自己的时钟信息，并将前一个时钟信息帧通过时钟数据差分信号TDATA(N/P)发送到下一个子卡(下一级)，即子卡每1us同步一次时钟信息。由于主时钟发送到子卡同步自己时钟过程中存在传递帧延时，在同步时钟时需要在解析出的64位时钟信息加上传递帧延时。

传递帧延时，设为Tdelay；传递帧延时的值为传递次数与帧同步差分信号TEN(N/P)的触发周期的乘积。传递次数从时钟信息帧中提取包序列，设提取的包序列为j，则Tdelay＝j*帧同步差分信号TEN(N/P)的触发周期(1us)；设当前需更新子卡时钟值为LOCAT_TIME_NEW，设64位时钟信息为TIME1,则当前子卡时钟更新为LOCAT_TIME_NEW＝TIME1+Tdelay。

子卡每1us同步一次子卡时钟，可以将子板与主板的时钟误差控制在2ns。子卡与主板存在时钟误差的原因是晶振精度导致，晶振为100Mhz，精度为+/-20ppm。当精度误差为0时，频率f＝100Mhz,周期T＝1/f，即T＝10ns；1us＝100T；计算主板和子卡时钟最大误差，即是当晶振精度误差最大的时候，例如主板晶振精度为+20ppm，子卡晶振精度为-20ppm，主板频率f1＝100*(1+20ppm)Mhz，周期T1＝1/f,即T1＝1/100,002,000；子板频率f2＝100*(1-20ppm)Mhz,周期T2＝1/f,即T2＝1/99,998,000；则1us主板与子板的时间误差为ΔT＝100*T2-100*T1＝2ns。2ns误差远可以满足时钟同步要求。

主机将A组串行差分信号发送到首端子卡，A组串行差分信号按照从首端子卡至尾端子卡依次传递，尾端子卡将A组串行差分信号返回到主板。同步的，主机将B组串行差分信号发送到尾端子卡，B组串行差分信号按照从尾端子卡至首端子卡依次传递，首端子卡将B组串行差分信号返回到主板。

其中，A组串行差分信号是从首端子卡开始往后依次传递，B组串行差分信号是从尾端子卡往前依次传递，这样的优势是，如果其中一组串行差分信号由于某个子板的时钟系统出现故障，无法往后传递时钟信息，另一组也可以通过另一个方向正常的进行传递，更优的保证子卡时钟信息的正常传递。

其中每个子卡会收到2组串行差分信号，优先选择A组串行差分信号按照步骤2进行时间同步,其次再是选择B组串行差分信号按照步骤2进行时间同步。如果出现特殊情况，A组串行差分信号和B组串行差分信号都丢失情况，子卡则将按照自身时钟继续计时，这样可以保证子卡时钟系统稳定性。

主板可以收到A组和B组的发出的时钟信息帧，如果发现任何一组没有收到，则可以知道该组时钟传输出问题。背板上增加子板位置插入信号，主板通过扫描检测子板位置插入信号可以知道该位置上是否插有子板，共插入多少个子板。通过扫描出的子板数量，主板可以算出收到帧的时间，例如共有8块子板，则主板收到发出的时钟信息帧需要的时间为9us，如果在10us的时间内任何一组没有收到时钟信息，则报改组时钟传输出现问题。

在本发明实施例中，主板将串行差分信号从串联的子卡中一端的第一个子卡向下一个子卡逐个传递，直到最后一个子卡将所述串行差分信号返回主板；子卡根据所述串行差分信号解析时钟信息帧并进行CRC校验，获得时钟信息；根据所述时钟信息和传递帧延时进行子卡自身时钟同步，并将所述时钟信息不做修改通过串行差分信号中的时钟数据差分信号发送给下一个子卡。可以实现子卡时钟的自动同步，并保证子卡时钟信息的正常传递。每1us同步一次子卡与主板的时钟，可以将子板与主板的时钟误差控制在2ns以内；2ns时钟误差远可以满足子卡与主板的时钟同步要求。

实施例

请参阅图2，图2是本发明实施例中的链式冗余板级时钟校时装置的结构组成示意图。

如图2所示，一种链式冗余板级时钟校时装置，所述装置包括：

传递模块21：用于主板将串行差分信号从串联的子卡中一端的第一个子卡向下一个子卡逐个传递，直到最后一个子卡将所述串行差分信号返回主板；

在本发明具体实施过程中，所述串行差分信号包括A组串行差分信号和B串行差分信号；所述主板将串行差分信号从串联的子卡中一端的第一个子卡向下一个子卡逐个传递，直到末端的最后一个子卡将所述串行差分信号返回主板，包括：主板将所述A组串行差分信号从串联的子卡中首端的第一个子卡往下一个子卡逐级传递，直到末端的最后一个子卡将所述A组串行差分信号返回主板；同时，主板将所述B组串行差分信号从串联的子卡中末端的第一个子卡向上一个子卡逐级传递，直到首端的最后一个子卡将所述B组串行差分信号返回主板。

进一步的，所述A组串行差分信号包括A组同步时钟差分信号、A组帧同步差分信号和A组时钟数据差分信号；所述B组串行差分信号包括B组同步时钟差分信号、B组帧同步差分信号和B组时钟数据差分信号。

进一步的，所述主板将串行差分信号从串联的子卡中一端的第一个子卡向下一个子卡逐个传递，直到最后一个子卡将所述串行差分信号返回主板，包括：串联的子卡中一端的第一个子卡接收到所述串联差分信号中的同步时钟差分信号后，将所述串联差分信号中的同步时钟差分信号发送至下一个子卡中，直到最后一个子卡将所述串行差分信号中的同步时钟差分信号返回主板；串联的子卡中一端的第一个子卡接收到所述串联差分信号中的帧同步差分信号时，将所述串联差分信号中的帧同步差分信号发送至下一个子卡中，直到最后一个子卡将所述串行差分信号中的帧同步差分信号返回主板；串联的子卡中一端的第一个子卡接收到所述串联差分信号中的帧同步差分信号时，同步接收所述串联差分信号中的时钟数据差分信号，其中，所述第一个子卡接收到的所述串联差分信号中的时钟数据差分信号为主板发送的所述串联差分信号中的时钟数据差分信号。

具体的，串行差分信号分为A组串行差分信号和B串行差分信号；

其中，A组串行差分信号为从串联的子卡中的首端的第一个子卡向下一个子卡逐级传递，直到末端的最后一个子卡将A组串行差分信号返回主板；B串行差分信号从串联的子卡中末端的第一个子卡向上一个子卡逐级传递，直到首端的最后一个子卡将B组串行差分信号返回主板。

通过A组串行差分信号按照从首端子卡至尾端子卡依次传递，B组串行差分信号按照从尾端子卡至首端子卡依次传递，这样的优势是，如果其中一组串行差分信号由于某个子板的时钟系统出现故障，无法往后传递时钟信息，另一组也可以通过另一个方向正常的进行传递，更优的保证子卡时钟信息的正常传递。

在串行差分信号中包括有同步时钟差分信号CLK(N/P)、帧同步差分信号TEN(N/P)和时钟数据差分信号TDATA(N/P)；其中，同步时钟差分信号CLK(N/P)作为源同步时钟，每10ns一个时钟周期；帧同步差分信号TEN(N/P)每隔1us触发一次；在帧同步差分信号TEN(N/P)触发时，时钟数据差分信号TDATA(N/P)发送时钟信息帧；其中时钟信息帧包括64位时钟信息、4位包序列和8位CRC校验。其中64位时钟信息含有秒信息和纳秒信息，其中，秒信息为32位秒信息，纳秒信息为32位纳秒信息；4位包序列，时钟信息帧每传递一次，包序列则增加1，此处记录时钟信息帧传递的次数，用于子卡通过计算时钟传递延时，补偿时钟传递延时。8位CRC校验是为确保帧的正确性。

子卡收到上一个子卡(前一级)发送的同步时钟差分信号CLK(N/P)时，将上一个同步时钟差分信号CLK(N/P)发送到下一个子卡(下一级)，第一个子卡收到的是主机(前一级)发送的同步时钟差分信号CLK(N/P)，最后一个子卡将上一个同步时钟差分信号CLK(N/P)发送到主机(下一级)；子卡收到上一个子卡(前一级)发送的帧同步差分信号TEN(N/P)时，将上一个帧同步差分信号TEN(N/P)发送到下一个子卡(下一级)，第一个子卡收到的是主机(前一级)发送的帧同步差分信号TEN(N/P)，最后一个子卡是将上一个帧同步差分信号TEN(N/P)发送到主机(下一级)；子卡收到上一个子卡(前一级)发送的帧同步差分信号TEN(N/P)时，同步接收到上一个子卡(前一级)发送的时钟数据差分信号TDATA(N/P)，第一个子卡收到的是主机(前一级)发送的时钟数据差分信号TDATA(N/P)。

解析校验模块22：用于子卡根据所述串行差分信号解析时钟信息帧并进行CRC校验，获得时钟信息；

在本发明具体实施过程中，所述子卡根据所述串行差分信号解析时钟信息帧并进行CRC校验，获得时钟信息，包括：所述子卡根据所述串行差分信号中的时钟数据差分信号解析出时钟信息帧，并对所述时钟信息帧进行CRC校验，获得64位的时钟信息。

具体的，每一个子卡在接收到串行差分信号之后，解析该串行差分信号中的时钟数据差分信号获得时钟信息帧，利用CRC进行校验，并在校验正确后，解析出64位的时钟信息。

时钟同步模块23：用于根据所述时钟信息和传递帧延时进行子卡自身时钟同步，并将所述时钟信息不做修改通过串行差分信号中的时钟数据差分信号发送给下一个子卡。

在本发明具体实施过程中，所述根据所述时钟信息和传递帧延时进行子卡自身时钟同步，包括：根据所述时钟信息加上所述传递帧延时进行子卡自身时钟同步。

进一步的，所述传递帧延时为传递次数与所述串行差分信号中的帧同步差分信号的触发周期的乘积。

具体的，根据该时钟信息加上所述传递帧延时进行子卡自身时钟同步，同时，将该时钟信息不做修改通过串行差分信号中的时钟数据差分信号发送给下一个子卡；同时，该子卡也在接收由前一个子卡(前一级)通过时钟数据差分信号TDATA(N/P)发过来的下一次的时钟信息帧(第一个子卡接收由主机(前一级)通过时钟数据差分信号TDATA(N/P)发过来的下一次的时钟信息帧)。如此进行，子卡在收到每一个触发的帧同步差分信号TEN(N/P)时，根据前一个时钟信息帧加上传递帧延时同步自己的时钟信息，并将前一个时钟信息帧通过时钟数据差分信号TDATA(N/P)发送到下一个子卡(下一级)，即子卡每1us同步一次时钟信息。由于主时钟发送到子卡同步自己时钟过程中存在传递帧延时，在同步时钟时需要在解析出的64位时钟信息加上传递帧延时。

传递帧延时，设为Tdelay；传递帧延时的值为传递次数与帧同步差分信号TEN(N/P)的触发周期的乘积。传递次数从时钟信息帧中提取包序列，设提取的包序列为j，则Tdelay＝j*帧同步差分信号TEN(N/P)的触发周期(1us)；设当前需更新子卡时钟值为LOCAT_TIME_NEW，设64位时钟信息为TIME1,则当前子卡时钟更新为LOCAT_TIME_NEW＝TIME1+Tdelay。

子卡每1us同步一次子卡时钟，可以将子板与主板的时钟误差控制在2ns。子卡与主板存在时钟误差的原因是晶振精度导致，晶振为100Mhz，精度为+/-20ppm。当精度误差为0时，频率f＝100Mhz,周期T＝1/f，即T＝10ns；1us＝100T；计算主板和子卡时钟最大误差，即是当晶振精度误差最大的时候，例如主板晶振精度为+20ppm，子卡晶振精度为-20ppm，主板频率f1＝100*(1+20ppm)Mhz，周期T1＝1/f,即T1＝1/100,002,000；子板频率f2＝100*(1-20ppm)Mhz,周期T2＝1/f,即T2＝1/99,998,000；则1us主板与子板的时间误差为ΔT＝100*T2-100*T1＝2ns。2ns误差远可以满足时钟同步要求。

主机将A组串行差分信号发送到首端子卡，A组串行差分信号按照从首端子卡至尾端子卡依次传递，尾端子卡将A组串行差分信号返回到主板。同步的，主机将B组串行差分信号发送到尾端子卡，B组串行差分信号按照从尾端子卡至首端子卡依次传递，首端子卡将B组串行差分信号返回到主板。

其中，A组串行差分信号是从首端子卡开始往后依次传递，B组串行差分信号是从尾端子卡往前依次传递，这样的优势是，如果其中一组串行差分信号由于某个子板的时钟系统出现故障，无法往后传递时钟信息，另一组也可以通过另一个方向正常的进行传递，更优的保证子卡时钟信息的正常传递。

其中每个子卡会收到2组串行差分信号，优先选择A组串行差分信号按照步骤2进行时间同步,其次再是选择B组串行差分信号按照步骤2进行时间同步。如果出现特殊情况，A组串行差分信号和B组串行差分信号都丢失情况，子卡则将按照自身时钟继续计时，这样可以保证子卡时钟系统稳定性。

主板可以收到A组和B组的发出的时钟信息帧，如果发现任何一组没有收到，则可以知道该组时钟传输出问题。背板上增加子板位置插入信号，主板通过扫描检测子板位置插入信号可以知道该位置上是否插有子板，共插入多少个子板。通过扫描出的子板数量，主板可以算出收到帧的时间，例如共有8块子板，则主板收到发出的时钟信息帧需要的时间为9us，如果在10us的时间内任何一组没有收到时钟信息，则报改组时钟传输出现问题。

在本发明实施例中，主板将串行差分信号从串联的子卡中一端的第一个子卡向下一个子卡逐个传递，直到最后一个子卡将所述串行差分信号返回主板；子卡根据所述串行差分信号解析时钟信息帧并进行CRC校验，获得时钟信息；根据所述时钟信息和传递帧延时进行子卡自身时钟同步，并将所述时钟信息不做修改通过串行差分信号中的时钟数据差分信号发送给下一个子卡。可以实现子卡时钟的自动同步，并保证子卡时钟信息的正常传递。每1us同步一次子卡与主板的时钟，可以将子板与主板的时钟误差控制在2ns以内；2ns时钟误差远可以满足子卡与主板的时钟同步要求。

本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，该程序可以存储于一计算机可读存储介质中，存储介质可以包括：只读存储器(ROM，Read Only Memory)、随机存取存储器(RAM，RandomAccess Memory)、磁盘或光盘等。

另外，以上对本发明实施例所提供的一种链式冗余板级时钟校时方法及装置进行了详细介绍，本文中应采用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (8)

1.一种链式冗余板级时钟校时方法，其特征在于，所述方法包括：

主板将串行差分信号从串联的子卡中一端的第一个子卡向下一个子卡逐个传递，直到最后一个子卡将所述串行差分信号返回主板；

子卡根据所述串行差分信号解析时钟信息帧并进行CRC校验，获得时钟信息；

根据所述时钟信息和传递帧延时进行子卡自身时钟同步，并将所述时钟信息不做修改通过串行差分信号中的时钟数据差分信号发送给下一个子卡。

2.根据权利要求1所述的链式冗余板级时钟校时方法，其特征在于，所述串行差分信号包括A组串行差分信号和B串行差分信号；

所述主板将串行差分信号从串联的子卡中一端的第一个子卡向下一个子卡逐个传递，直到末端的最后一个子卡将所述串行差分信号返回主板，包括：

主板将所述A组串行差分信号从串联的子卡中首端的第一个子卡往下一个子卡逐级传递，直到末端的最后一个子卡将所述A组串行差分信号返回主板；同时，

主板将所述B组串行差分信号从串联的子卡中末端的第一个子卡向上一个子卡逐级传递，直到首端的最后一个子卡将所述B组串行差分信号返回主板。

3.根据权利要求2所述的链式冗余板级时钟校时方法，其特征在于，所述A组串行差分信号包括A组同步时钟差分信号、A组帧同步差分信号和A组时钟数据差分信号；

所述B组串行差分信号包括B组同步时钟差分信号、B组帧同步差分信号和B组时钟数据差分信号。

4.根据权利要求1所述的链式冗余板级时钟校时方法，其特征在于，所述主板将串行差分信号从串联的子卡中一端的第一个子卡向下一个子卡逐个传递，直到最后一个子卡将所述串行差分信号返回主板，包括：

串联的子卡中一端的第一个子卡接收到所述串联差分信号中的同步时钟差分信号后，将所述串联差分信号中的同步时钟差分信号发送至下一个子卡中，直到最后一个子卡将所述串行差分信号中的同步时钟差分信号返回主板；

串联的子卡中一端的第一个子卡接收到所述串联差分信号中的帧同步差分信号时，将所述串联差分信号中的帧同步差分信号发送至下一个子卡中，直到最后一个子卡将所述串行差分信号中的帧同步差分信号返回主板；

串联的子卡中一端的第一个子卡接收到所述串联差分信号中的帧同步差分信号时，同步接收所述串联差分信号中的时钟数据差分信号，其中，所述第一个子卡接收到的所述串联差分信号中的时钟数据差分信号为主板发送的所述串联差分信号中的时钟数据差分信号。

5.根据权利要求1所述的链式冗余板级时钟校时方法，其特征在于，所述子卡根据所述串行差分信号解析时钟信息帧并进行CRC校验，获得时钟信息，包括：

所述子卡根据所述串行差分信号中的时钟数据差分信号解析出时钟信息帧，并对所述时钟信息帧进行CRC校验，获得64位的时钟信息。

6.根据权利要求1所述的链式冗余板级时钟校时方法，其特征在于，所述根据所述时钟信息和传递帧延时进行子卡自身时钟同步，包括：

根据所述时钟信息加上所述传递帧延时进行子卡自身时钟同步。

7.根据权利要求1或6所述的链式冗余板级时钟校时方法，其特征在于，所述传递帧延时为传递次数与所述串行差分信号中的帧同步差分信号的触发周期的乘积。

8.一种链式冗余板级时钟校时装置，其特征在于，所述装置包括：

传递模块：用于主板将串行差分信号从串联的子卡中一端的第一个子卡向下一个子卡逐个传递，直到最后一个子卡将所述串行差分信号返回主板；

解析校验模块：用于子卡根据所述串行差分信号解析时钟信息帧并进行CRC校验，获得时钟信息；

时钟同步模块：用于根据所述时钟信息和传递帧延时进行子卡自身时钟同步，并将所述时钟信息不做修改通过串行差分信号中的时钟数据差分信号发送给下一个子卡。

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