CN112652596B - 半导体结构及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 290
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 239000002184 metal Substances 0.000 claims abstract description 194
- 229910052751 metal Inorganic materials 0.000 claims abstract description 194
- 239000000758 substrate Substances 0.000 claims abstract description 90
- 238000000034 method Methods 0.000 claims description 32
- 230000017525 heat dissipation Effects 0.000 claims description 26
- 239000000463 material Substances 0.000 claims description 19
- 239000010410 layer Substances 0.000 description 222
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000010354 integration Effects 0.000 description 5
- 239000007769 metal material Substances 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 230000008054 signal transmission Effects 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
- H01L23/3672—Foil-like cooling fins or heat sinks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Materials Engineering (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
本发明提供了一种半导体器件及其制造方法,由于至少一个依次堆叠键合在半导体基底上半导体结构中的半导体芯片,外围设置有环绕半导体芯片的绝缘层,且绝缘层中形成有子导热结构,子导热结构用于构成在键合方向上延伸的导热结构,并使导热结构一端与位于半导体基底中的第一金属结构连接,另一端从最外层的绝缘层中延伸出。如此一来,半导体器件内的热量可通过导热结构以导出半导体器件外,以提升半导体器件的性能。
Description
技术领域
本发明涉及半导体技术领域,特别涉及一种半导体结构及其制造方法。
背景技术
随着集成度不断提高,单片半导体器件上的器件单元数量急剧增加,半导体器件面积增大,单元间连线的增长既影响电路工作速度又占用很多面积,严重影响集成电路进一步提高集成度和工作速度,于是产生三维集成的新技术思路。三维集成具有:提高封装密度、提高电路工作速度以及可实现新型多功能器件及电路系统等优点。
但随着集成电路(Integrated Circuit,IC)半导体器件的内部线路集成度的增高,半导体器件所产生的热能也在不断增加。而半导体器件要工作,必须满足一个温度范围,在实际电路中,必须保证半导体器件的温度在其可以承受的范围之内。半导体器件本身产生的热量,除了少部分通过底部载板以及焊点向外散热,主要还是通过半导体器件表面散热的。而半导体器件内部产生的热量往往不能被导出,进而导致半导体器件性能变差。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法,以解决根据现有技术中的半导体器件内部热量无法被导出,而导致的半导体器件性能较差的问题。
为解决上述技术问题,本发明提供一种半导体器件,包括:
半导体基底,所述半导体基底内形成有第一金属结构;
依次堆叠键合在所述半导体基底上的至少一个半导体结构,所述半导体结构包括至少一个半导体芯片,并且在每个所述半导体芯片的外围设置有环绕所述半导体芯片的绝缘层;
至少一个子导热结构,形成在所述绝缘层中以用于构成在键合方向上连续延伸的导热结构,并使所述导热结构的一端与所述第一金属结构连接,所述导热结构的另一端从最外层的绝缘层中延伸出。
可选的,所述半导体器件包括至少两个半导体结构,以及围绕在所述半导体芯片外围的至少两层绝缘层依次堆叠设置,位于不同所述绝缘层内的所述子导热结构彼此连接以形成所述导热结构。
可选的,相邻的两层绝缘层之间形成有第三键合互连层,所述第三键合互连层内形成有第三金属结构,所述第三金属结构连接位于相邻的两个绝缘层中的子导热结构,以构成连续延伸的导热结构。
可选的,所述半导体基底包括第一衬底和形成在所述第一衬底上的第一键合互连层,所述第一金属结构形成在所述第一键合互连层内。
可选的,所述半导体芯片包括第二衬底和形成在所述第二衬底上的第二键合互连层,所述第二键合互连层内形成有第二金属结构,所述第二键合互连层与所述第一键合互连层键合,所述第二金属结构通过所述第一金属结构与所述导热结构连接。
可选的,位于不同绝缘层内的所述子导热结构在所述半导体基底上的投影重叠。
可选的,所述子导热结构呈环形并环绕所述半导体芯片。
可选的,所述子导热结构间断环绕所述半导体芯片。
可选的,所述半导体芯片的外围同心环绕多个所述子导热结构,并且多个所述子导热结构等间距间隔设置。
可选的,所述子导热结构具有图案化图形。
可选的,所述半导体器件还包括散热结构,所述散热结构位于最外层所述绝缘层上,并与所述导热结构连接。
可选的,形成所述子导热结构的材料包括金属。
为解决上述问题,提供一种半导体器件的制造方法,所述方法包括:
提供半导体基底和至少一个半导体结构,其中,所述半导体基底中形成有第一金属结构,所述半导体结构包括至少一个半导体芯片;
将至少一个所述半导体结构依次堆叠键合在所述半导体基底上,并在所述半导体芯片外围形成绝缘层,以及在所述绝缘层内形成至少一个子导热结构,所述子导热结构用于构成在键合方向上连续延伸的导热结构,并使所述导热结构的一端与所述第一金属结构连接,所述导热结构的另一端从最外层的绝缘层中延伸出。
可选的,若提供的所述半导体结构至少为两个,则所述方法还包括:使围绕在所述至少两个半导体芯片外围的至少两层绝缘层依次堆叠设置,并使位于不同所述绝缘层内的所述子导热结构彼此连接以形成所述导热结构。
可选的,所述方法还包括:在相邻的两层绝缘层之间形成有第三键合互连层,并在所述第三键合互连层内形成有第三金属结构,以及,使所述第三金属结构连接位于相邻的两个绝缘层中的子导热结构,以构成连续延伸的导热结构。
可选的,在形成所述导热结构之后,所述方法还包括:在最外层所述绝缘层上形成散热结构,所述散热结构与所述导热结构连接。
在本发明的半导体器件,由于至少一个依次堆叠键合在半导体基底上半导体结构中的半导体芯片,外围设置有环绕半导体芯片的绝缘层,且绝缘层中形成有子导热结构,且子导热结构用于构成在键合方向上延伸的导热结构,并使导热结构一端与位于半导体基底中的第一金属结构连接,另一端从最外层的绝缘层中延伸出。如此一来,半导体器件内的热量可通过导热结构以导出半导体器件外,以提升半导体器件的性能。
附图说明
图1是本发明一实施例的半导体器件的俯视示意图。
图2是图1中沿AA’方向的剖面结构示意图。
图3是本发明另一实施例的半导体器件的俯视示意图。
图4是本发明一实施例的半导体器件的制造方法的流程示意图。
图5~图9是本发明一实施例的半导体器件的制造方法的结构示意图。
图中,
10-半导体基底;
11-第一衬底;
12-第一键合互连层; 121-第一介质层;
122-第一金属结构; 123-第一金属互连结构;
20-半导体结构;
21-半导体芯片; 210-第二衬底;
220-第二键合互连层; 221-第二介质层;
222-第二金属结构; 223-第二金属互连结构;
30-绝缘层;
40-第三介质层;
50-金属插塞;
60-导热结构; 61-子导热结构;
70-第三键合互连层; 71-第四介质层;
72-第三金属结构; 73-第三金属互连结构;
80-散热结构。
具体实施方式
以下结合附图和具体实施例对本发明提出的半导体器件及其制造方法作进一步详细说明。根据下面说明,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
图1是本发明一实施例的半导体器件的俯视示意图。图2是图1中沿AA’方向的剖面结构示意图。如图1和图2所示,本实施例的半导体器件包括半导体基底10和至少一个依次堆叠键合在所述半导体基底10上半导体结构20,其中,所述半导体基底10内形成有第一金属结构122,所述半导体结构20包括至少一个半导体芯片21,并且在每个所述半导体芯片21的外围设置有环绕所述半导体芯片21的绝缘层30。在本实施例中,所述半导体基底10可以为一个面积大于所述半导体芯片21的芯片,也可以为包括至少两个芯片的未切割前的半导体基底10。所述半导体结构20包括一个半导体芯片21、或者两个以上的半导体芯片21。其中当所述半导体结构20包括两个以上半导体芯片21时,位于同一半导体结构20内的所述半导体芯片21同层设置。
进一步的,所述半导体器件还包括至少一个子导热结构61,所述子导热结构61形成在所述绝缘层30中以用于构成在键合方向上连续延伸的导热结构60,并使所述导热结构60的一端与所述第一金属结构122连接,所述导热结构60的另一端从最外层的绝缘层30中延伸出。
在本实施例中,由于至少一个依次堆叠键合在所述半导体基底10上半导体结构20中的所述半导体芯片21的外围,设置有环绕所述半导体芯片21的绝缘层30,所述绝缘层30中形成有子导热结构61,且所述子导热结构61用于构成在键合方向上延伸的导热结构60,并使所述导热结构60一端与位于所述半导体基底10中的第一金属结构122连接,另一端从最外层的所述绝缘层30中延伸出。如此一来,所述半导体器件内的热量可通过所述导热结构60以导出半导体器件外,以提升半导体器件的性能。此外,由于所述子导热结构61形成在所述半导体器件的所述绝缘层30内,即所述导热结构60形成在所述半导体器件的非器件区内,如此则可有效的利用所述半导体器件的非器件区进行散热,从而提升所述半导体器件的非器件区利用率。
具体的,继续参图1并结合图2所示,在本实施例中,所述半导体基底10包括第一衬底11和形成在所述第一衬底11上的第一键合互连层12。所述第一键合互连层12包括形成在所述第一衬底11上的第一介质层121,以及形成在所述第一介质层121内的第一金属结构122和第一金属互连结构123。
其中,所述第一金属结构122用于在所述半导体器件中设有导热结构60,且所述导热结构60与所述第一金属结构122连接时,将所述半导体基底10中的热量导出。所述第一金属结构122可以设置比较大的面积,以充分进行散热。以及,所述第一金属互连结构123用于所述半导体基底10内信号的传递。
进一步的,继续参图2所示,所述半导体芯片21包括第二衬底210以及形成在所述第二衬底210朝向所述半导体基底10表面上的第二键合互连层220。所述第二键合互连层220包括形成在所述第二衬底210表面上的第二介质层221、形成在所述第二介质层221内的第二金属结构222以及第二金属互连结构223。
其中,所述第二金属结构222与所述导热结构60连接,所述半导体芯片21内的热量通过所述第二金属结构222传递给所述导热结构60,并通过所述导热结构60导出所述半导体器件。具体的,所述第一金属结构122和键合在所述半导体基底10上的所述半导体芯片21中的所述第二金属结构222连接,以将键合在所述半导体基底10上的所述半导体芯片21内的热量传递给所述第一金属结构122;并在所述半导体器件设置导热结构60,且所述导热结构60与所述第一金属结构122连接时,通过所述第一金属结构122和所述导热结构60将位于键合在所述半导体基底10上的所述半导体芯片21内的热量导出。其中,所述第二金属结构222可以设置比较大的面积,以充分进行散热。所述第二金属互连结构223用于所述半导体芯片21内信号的传递。
可选的,所述第一键合互连层12还可以包括层叠的至少一层第一再分配互连层和第一键合层。其中,每一所述第一再分配互连层中设有第一子金属结构和第一子金属互连结构,且所述第一键合层中形成有至少两个第一连接焊盘。所述第一子金属结构与位于所述第一子金属结构上方的所述第一连接焊盘相互连接,以构成所述第一金属结构122;以及,所述第一子金属互连结构与位于所述第一子金属互连结构上方的所述第一连接焊盘相互连接以构成所述第一金属互连结构123。
具体的,若所述第一键合互连层12包括一层所述第一再分配互连层时,位于一层所述第一再分配互连层内的所述第一子金属结构与位于其上方的所述第一连接焊盘相互连接以构成所述第一金属结构122,以及,位于一层所述第一再分配互连层内的所述第一子金属互连结构与位于其上方的所述第一连接焊盘相互连接以构成所述第一金属互连结构123。
若所述第一再分配互连层为至少两层时,位于不同所述第一再分配互连层中的所述第一子金属结构相互连接,以及位于不同所述第一再分配互连层中的所述第一子金属互连结构相互连接。其中,互连的所述第一子金属结构,与位于互连的所述第一金属结构122上方的所述第一连接焊盘相互连接以构成所述第一金属结构122;以及,互连的所述第一子金属互连结构,与位于互连的所述第一金属结构上方的所述第一连接焊盘相互连接以构成所述第一金属互连结构123。
以及,所述第二键合互连层220可以包括层叠的至少一层第二再分配互连层和第二键合层。其中,每一所述第二再分配互连层中设有第二子金属结构和第二子金属互连结构,且所述第二键合层中形成有至少两个第二连接焊盘。所述第二子金属结构与位于所述第二子金属结构上方的所述第二连接焊盘相互连接,以构成所述第二金属结构222;以及,所述第二子金属互连结构与位于所述第二子金属互连结构上方的所述第二连接焊盘相互连接以构成所述第二金属互连结构223。
具体的,若所述第二键合互连层220包括一层所述第二再分配互连层时,位于一层所述第二再分配互连层内的所述第二子金属结构与位于其上的所述第二连接焊盘相互连接以构成所述第二金属结构222,以及,位于一层所述第二再分配互连层内的所述第二子金属互连结构与位于其上的所述第二连接焊盘相互连接以构成所述第二金属互连结构223。
若所述第二键合互连层220包括至少两层所述第二再分配互连层时,位于不同所述第二再分配互连层中的所述第二子金属结构相互连接,以及位于不同所述第二再分配互连层中的所述第二子金属互连结构相互连接。其中,互连的所述第二子金属结构,与位于互连的所述第二子金属结构上方的所述第二连接焊盘相互连接以构成所述第二金属结构222;以及,互连的所述第二子金属互连结构,与位于互连的所述第二子金属互连结构上方的所述第二连接焊盘相互连接以构成所述第二金属互连结构223。
在本实施例中,所述第一键合互连层12和所述第二键合互连层220键合以键合所述半导体基底10和位于其上的所述半导体芯片21。
此外,在本实施例中,形成所述第一介质层121、所述第二介质层221和所述绝缘层30的材料为氧化硅、氮化硅、氮氧化硅或所述氧化硅和所述氮化硅/氮氧化硅的堆叠结构。
以及,在本实施例中,所述第一衬底11和所述第二衬底210的材料可以包括半导体材料、导体材料或者它们的任意组合;以及,所述衬底可以为单层结构,也可以为多层结构。例如,所述衬底10可以是诸如Si、SiGe、SiGeC、SiC、GaAs、InAs、InP和其它的III/V或II/VI化合物半导体的半导体材料。以及,衬底例如为Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底。
进一步的,继续参图2所示,在本实施例中,所述半导体器件还包括至少一个子导热结构61以及至少一个金属插塞50。所述子导热结构61形成在所述绝缘层30中,以用于构成在键合方向上连续延伸的所述导热结构60。其中,当所述半导体结构20为一个,且环绕在所述所述子导热结构61外围的绝缘层30为一层时,位于一层所述绝缘层30内的所述子导热结构61构成所述导热结构60。
当所述半导体器件包括至少两个半导体结构20,以及围绕在所述半导体芯片21外围的至少两层绝缘层30依次堆叠设置,位于不同所述绝缘层30内的所述子导热结构61彼此连接以形成所述导热结构60。在本实施例中,所述半导体结构20的个数,所述绝缘层30的层数、所述子导热结构61和所述导热结构60的个数在此不做具体限定,以实际需求为准。
进一步的,继续参图2所示,在本实施例中,所述金属插塞50位于所述半导体芯片21内,位于所述半导体结构20内的所述金属插塞50至少穿过所述第二衬底210后与所述第二金属互连结构223连接,以实现所述半导体基底10与位于其上的所述半导体芯片21之间的信号传递。在本实施例中,所述金属插塞50例如可以为在TSV(through silicon via,硅通孔)工艺中,形成在TSV(through silicon via,硅通孔)内的金属导体。以及,形成所述子导热结构61的材料为金属,可选的,形成所述子导热结构61的材料为铜。此外,形成所述第一金属结构122、第三金属结构72、第二金属结构222、所述金属插塞50、所述第一金属互连结构123以及所述第二金属互连结构223的材料可以为铜。
进一步的,继续参图2所示,在本实施例中,所述半导体结构20至少为两个,则相邻的两层绝缘层30之间还形成有第三键合互连层70,每个所述第三键合互连层70内形成有第三金属结构72,所述第三金属结构72连接位于相邻的两个绝缘层30中的子导热结构61,以构成连续延伸的导热结构60。
具体的,所述第三键合互连层70形成在所述半导体结构20远离所述半导体基底10的表面上。所述第三键合互连层70和与其相邻的所述第二键合互连层220相互键合以使相邻两个所述半导体结构20相互键合。
其中,所述第三键合互连层70包括形成在相邻两层绝缘层30之间的第四介质层71,形成在所述第四介质层71内的第三金属结构72和第三金属互连结构73,所述第三金属结构72部分位于上层所述半导体芯片21下方,并延伸至上层所述绝缘层30的下方。所述第三金属结构72与位于其上的所述第二金属结构222连接,以将位于其上的所述半导体芯片21内的热量传递给所述第三金属结构72;并在所述半导体器件设置导热结构60,且所述导热结构60与所述第三金属结构72连接时,通过所述第三金属结构72和所述导热结构60将位于所述第三键合互连层70上的所述半导体芯片21内的热量导出。其中,所述第三金属结构72可以设置比较大的面积,以充分进行散热。
以及,所述第三金属互连结构73位于上层所述半导体芯片21下方,位于相邻两层绝缘层30之间的所述第三金属互连结构73与位于其下的所述金属插塞50连接,并与位于其上的所述第三金属互连结构223连接,如此,以实现所述半导体器件内的所述半导体基底10、依次堆叠键合在所述半导体基底10上的所有所述半导体结构20内的信息传递。
此外,位于相邻两层绝缘层30之间的所述第三金属结构72连接相邻两个所述子导热结构61。如此一来,所有所述半导体结构20的热量均能够被导出。以进一步的提升所述半导体器件的性能。其中,形成所述第三介质层40和所述第四介质层71的材料为氧化硅、氮化硅、或碳化硅掺氮或上述材料形成的堆叠结构。
可选的,所述第三键合互连层70可以包括层叠的至少一层第三再分配互连层和第三键合层。其中,每一所述第三再分配互连层中设有第三子金属结构和第三子金属互连结构,且所述第三键合层中形成有至少两个第三连接焊盘。所述第三子金属结构与位于所述第三子金属结构上方的所述第三连接焊盘相互连接,以构成所述第三金属结构72;以及,所述第三子金属互连结构与位于所述第三子金属互连结构上方的所述第三连接焊盘相互连接以构成所述第三金属互连结构73。
具体的,若所述第三键合互连层70包括一层所述第三再分配互连层时,位于一层所述第三再分配互连层内的所述第三子金属结构与位于其上的所述第三连接焊盘相互连接以构成所述第三金属结构72,以及,位于一层所述第三再分配互连层内的所述第三子金属互连结构与位于其上的所述第三连接焊盘相互连接以构成所述第三金属互连结构73。
若所述第三键合互连层70包括至少两层所述第三再分配互连层时,位于不同所述第三再分配互连层中的所述第三子金属结构相互连接,以及位于不同所述第三再分配互连层中的所述第三子金属互连结构相互连接。其中,互连的所述第三子金属结构,与位于互连的所述第三子金属结构上方的所述第三连接焊盘相互连接以构成所述第三金属结构72;以及,互连的所述第三子金属互连结构,与位于互连的所述第三子金属互连结构上方的所述第三连接焊盘相互连接以构成所述第三金属互连结构73。
继续参图2所示,在本实施例中,每个所述半导体结构20远离所述半导体基底10的一侧还形成有第三介质层40。所述金属插塞50和所述子导热结构61贯穿所述第三介质层40后伸入所述半导体结构20。
进一步的,继续参图2所示,在本实施例中,位于不同所述绝缘层30内的所述子导热结构61在所述半导体基底10上的投影重叠。如此则在生产制造过程中,可基于同一掩模版执行光刻工艺以形成所述子导热结构61,以节省工艺,提高产能。
继续参图2所示,在本实施例中,所述子导热结构61呈环形并环绕所述半导体芯片21。如此,则由所述子导热结构61构成的所述导热结构60能够增加散热面积,将所述半导体芯片21周围的热量均导出。在可选的实施例中,所述子导热结构61还可以不呈环形设置。例如可以为在键合方向上持续延伸的柱状结构,其数量为一个或至少两个。此外,当柱状的所述子导热结构61为至少两个时,至少两个柱状的所述子导热结构61沿垂直于所述键合方向呈直线排列。
可选的,所述半导体芯片21的外围同心环绕多个所述子导热结构61,并且多个所述子导热结构61等间距间隔设置。在本实施例中,由于环绕所述半导体芯片21的所述子导热结构61的数量为多个,则能够提升所述半导体器件的散热能力,此外多个所述子导热结构61等间距设置时能够均匀散热。
图3是本发明另一实施例的半导体器件的俯视示意图。进一步的,参图3所示,在本实施例中,所述子导热结构61间断环绕所述半导体芯片21。如此,在需要散出的热量较小前提下,能够通过占用面积较少且耗材较少的所述导热结构60以将热量导出。可选的,所述子导热结构61包括间隔设置且在键合方向上持续延伸的多个柱状结构,多个间隔的柱状结构环绕所述半导体芯片21以构成所述子导热结构61。
此外,在本实施例中,所述子导热结构61具有图案化图形。如此,则所述子导热结构61还可以作为标记使用,以在所述半导体器件的制造和使用过程中用于读取或量测使用。例如,若所述子导热结构61的横截面积较小时,可在键合或成膜过程中作为对准标记使用。若所述子导热结构61的横截面积较大时候,可作为人工量测距离时使用。上述子导热结构61作为标记使用的情形仅为示例,在实际生产制造过程中以实际需要为准。
进一步的,在本实施例中,所述半导体器件还包括散热结构80,所述散热结构80位于最外层的所述绝缘层30上,且所述热量结构80与所述导热结构60连接。在本实施例中,通过在所述最外层的所述绝缘层30上设置与所述导热结构60连接的散热结构80,如此以使被所述导热结构60导出的热量能够通过所述散热结构80而进一步的被消散。其中,所述散热结构80可以为金属片,也可以为导热树脂或空气间隙等。所述散热结构80的材料在此不做具体限定,以实际需求为准。此外,继续参图2所示,在本实施例中,所述散热结构80为片状结构。可选的,所述散热结构80还可以为环状结构,环状结构的所述散热结构80环绕所述半导体芯片21设置。如此使通过所述导热结构60从所述半导体器件中导出的热量能够较大程度的发散掉,以进一步的提升所述半导体器件的性能。
优选的,所述绝缘层30上还可以形成一介质层,所述介质层用于保护最外层所述半导体结构20,所述散热结构80可以位于所述介质层之中。
图4是本发明一实施例的半导体器件的制造方法的流程示意图。图5~图9是本发明一实施例的半导体器件的制造方法的结构示意图。下面结合图4~图9说明本发明制造上述半导体器件的制造方法。
在步骤S10中,参图5所示,提供半导体基底10和至少一个半导体结构20,其中,所述半导体基底10中形成有第一金属结构122,所述半导体结构20包括至少一个半导体芯片21。
此外,在本实施例中,所述半导体基底10包括第一衬底11以及形成在所述第一衬底11上的第一键合互连层12,所述第一键合互连层12包括形成在所述第一衬底11上的第一介质层121,以及形成在所述第一介质层121内的第一金属结构122和第一金属互连结构123。
所述半导体芯片21包括第二衬底210以及形成在所述第二衬底210朝向所述半导体基底10表面上的第二键合互连层220。所述第二键合互连层220包括形成在所述第二衬底210表面上的第二介质层221、形成在所述第二介质层221内的第二金属结构222以及第二金属互连结构223。
其中,在本实施例中,在所述第一衬底11上形成所述第一键合互连层12,以及在所述第二衬底210上形成第二键合互连层220的方法在此不做具体赘述。采用现有形成方法即可。
在本实施例中,所述半导体芯片21可以通过与所述半导体基底10结构相同的半导体基底经过切割后形成,所述半导体芯片21的结构以及来源在此不做具体限定,以实际情况为准。以及,在本实施例中,形成所述第一介质层121和所述第二介质层221的材料可以为氧化硅、氮化硅,或者所述氧化硅和所述氮化硅的堆叠结构。形成所述第一金属结构122、所述第二金属结构222、所述第一金属互连结构123以及所述第二金属互连结构223的材料为铜。
在步骤S20中,参图5~图9所示,将至少一个所述半导体结构20依次堆叠键合在所述半导体基底10上,并在所述半导体芯片21周围形成绝缘层30,以及在所述绝缘层30内形成至少一个子导热结构61,所述子导热结构61用于构成在键合方向上连续延伸的导热结构60,并使所述导热结构60的一端与所述第一金属结构122连接,所述导热结构60的另一端从最外层的绝缘层30中延伸出。
在本实施例中,由于在环绕所述半导体芯片21的绝缘层30内形成有子导热结构61,且所述子导热结构61用于构成在键合方向上延伸的导热结构60,并使所述导热结构60一端与位于所述半导体基底10中的第一金属结构122连接,另一端从最外层的所述绝缘层30中延伸出。如此一来,所述半导体器件内的热量可通过所述导热结构60以导出半导体器件外,以提升半导体器件的性能。此外,由于所述子导热结构61形成在所述半导体器件的所述绝缘层30内,即所述导热结构60形成在所述半导体器件的非器件区内,如此则可有效的利用所述半导体器件的非器件区进行散热,从而提升所述半导体器件的非器件区利用率。
进一步的,在本实施例中,若提供的所述半导体结构20至少为两个,则所述方法还包括:使围绕在所述至少两个半导体芯片21外围的至少两层绝缘层30依次堆叠设置,并使位于不同所述绝缘层30内的所述子导热结构61彼此连接以形成所述导热结构60。
进一步的,在本实施例中,若提供的所述半导体结构20至少为两个,则所述方法还包括:在相邻的两层绝缘层30之间形成有第三键合互连层70,并在所述第三键合互连层70内形成有第三金属结构72,以及,使所述第三金属结构72连接位于相邻的两个绝缘层30中的子导热结构61,以构成连续延伸的导热结构60。
下面通过步骤一和步骤二以继续参附图6到附图9以说明上述步骤S20中的方法。
在步骤一中,如图5和图6所示,对准并键合所述半导体基底10和一个所述半导体结构20,其中,所述半导体结构20包括至少一个半导体芯片21。
具体的,在本实施例中,在对准所述半导体基底10和一个所述半导体结构20后,键合位于所述第一衬底11上的所述第一键合互连层12和位于所述第二衬底210上的所述第二键合互连层220,以键合所述半导体基底10和一个所述半导体结构20。其中,在本实施例中,使所述第一金属互连结构123与所述第二金属互连结构223连接,以及所述第一金属结构122与所述第二金属结构222连接。
在步骤二中,如图7所示,在所述半导体芯片21外围形成绝缘层30,并在所述绝缘层30内形成至少一个子导热结构61,所述子导热结构61一端与所述第一金属结构122连接,另一端至少部分暴露出所述绝缘层30。
在本实施例中,可通过在所述半导体芯片21周围和所述半导体芯片21顶表面沉积绝缘材料以形成绝缘材料层,之后,通过化学机械研磨法去除位于所述半导体芯片21上的所述绝缘材料层,以形成所述绝缘层30。其中,所述绝缘材料层的材料可以为氧化硅或氮化硅。此外,在可选实施例中,在形成所述绝缘层30的同时或之后,研磨以减薄所述第二衬底210。
进一步的,形成所述子导热结构61的方法可以为,首先,刻蚀所述绝缘层30,以在所述绝缘层30内形成开口,所述开口贯穿所述绝缘层30并朝向所述第一键合互连层12方向延伸。之后,在所述开口内、所述绝缘层30和所述第二衬底210上沉积金属材料,并通过化学机械研磨法以研磨去除位于所述绝缘层30和所述第二衬底210上的所述金属材料以形成所述子导热结构61。在本实施例中,所述金属材料可以为铜。
此外,继续参图7所示,在本实施例中,在形成所述子导热结构61之前、同时或之后在所述半导体芯片21内形成金属插塞50,并使所述金属插塞50一端与所述第二金属互连结构223连接,另一端至少部分暴露出所述半导体芯片21。
其中,形成所述金属插塞50的方法可以为,首先,刻蚀所述第二衬底210以形成开槽,所述开槽位于所述第二金属互连结构223上方,之后,在所述开槽内、所述第二衬底210和所述绝缘层30上沉积金属材料,并通过化学机械研磨法以研磨去除位于所述绝缘层30和所述第二衬底210上的所述金属材料以形成所述金属插塞50。在本实施例中,当所述金属插塞50和所述子导热结构61同步形成时,节省工艺步骤,提升产能。
此外,继续参图7所示,在可选实施例中,还可以在形成所述绝缘层30之后,在所述半导体芯片21和所述绝缘层30上形成第三介质层40。此时,形成的所述金属插塞50和所述子导热结构61贯穿所述第三介质层40朝向所述半导体芯片21方向延伸。
进一步的,若提供所述半导体结构20为至少两个时。所述半导体器件的制备方法还包括如下第一步骤和第二步骤。
第一步骤,如图8所示,在当前所述半导体结构20上形成第三键合互连层70。其中,所述第三键合互连层70包括形成在当前所述半导体结构20上的第四介质层71,形成在所述第四介质层71内的第三金属结构72和第三金属互连结构73。并使所述第三金属结构72与位于其下的所述子导热结构61连接,以及使所述第三金属互连结构73与位于其下的所述金属插塞50连接。其中,形成所述第三金属结构72、所述第三金属互连结构73的材料可以为金属。形成所述第四介质层71的材料可以为氧化硅或氮化硅。以及,在可选实施例中,所述第三键合互连层70还可以形成在所述第三介质层40上。
第二步骤,参图9所示,提供另一半导体结构20,之后在所述第三键合互连层70上键合所述另一半导体结构20,并在所述另一半导体结构20内的所述半导体芯片21外围形成另一绝缘层30,以及,在另一所述绝缘层30内形成至少一个另一子导热结构61,并使所述另一子导热结构61与位于其下的所述第三金属结构72连接,以使所述第三金属结构72连接相邻两个所述子导热结构61。并重复上述步骤一和步骤二直至完成所述半导体器件的制备。
下面以提供两个所述半导体结构20为例进行说明,本实施中的所述第二步骤的具体方法包括如下步骤。
首先:提供另一半导体结构20,并键合当前所述半导体结构20和所述另一半导体结构20。在本实施例中,通过键合所述另一半导体结构20中的半导体芯片21的所述第二键合互连层220和所述第三键合互连层70以键合所述另一半导体结构20和当前所述半导体结构20。
其次,继续参图9所示,在所述另一半导体结构20的半导体芯片21外围形成另一绝缘层30,并在所述另一绝缘层30内形成另一子导热结构61,并使所述另一子导热结构61与位于其下的所述第三金属结构72连接,如此以使相邻所述子导热结构61彼此连接以形成所述导热结构60。以及,在所述另一半导体结构20的半导体芯片21内形成另一金属插塞50,以使所述另一金属插塞50与位于其下的所述第二金属互连结构223连接。在本实施例中,形成另一绝缘层30、形成另一子导热结构61以及形成另一金属插塞50的方法分别与上述形成绝缘层30、形成子导热结构61和形成金属插塞50的方法相同。在此不做过多赘述。
上述以形成两个所述半导体结构20为例进行说明,当形成的所述半导体结构20为多个时,所述方法与上述形成两个所述半导体结构20相同。即重复上述第一步骤和第二步骤即可。具体在此不做过多赘述。
此外,在上述实施例中,形成至少一个所述半导体结构20和键合的过程是交替进行的。在可选实施例中,还可以先形成至少一个所述半导体结构20,之后,再依次键合所述半导体基底10和至少一个所述半导体结构20。所述半导体结构20的形成顺序和键合顺序在此不做具体限定,以实际情况为准。
进一步的,在本实施例中,在形成所述导热结构60之后,所述方法还包括:在最外层所述绝缘层30上形成散热结构80,所述散热结构80与所述导热结构60连接。在本实施例中,通过在所述最外层的所述绝缘层30上设置与所述导热结构60连接的散热结构80,如此以使被所述导热结构60导出的热量能够通过所述散热结构80而进一步的被消散。其中,所述散热结构80可以为金属片,也可以为导热树脂或空气间隙等。所述散热结构80的材料在此不做具体限定,以实际需求为准。
优选的,所述绝缘层30上还可以形成一介质层,所述介质层用于保护最外层所述半导体结构20,所述散热结构80可以位于所述介质层之中。
上述描述仅是对本发明较佳实施例的描述,并非对本发明范围的任何限定,本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰,均属于权利要求书的保护范围。
Claims (14)
1.一种半导体器件,其特征在于,包括:
半导体基底,所述半导体基底内形成有第一金属结构;
依次堆叠键合在所述半导体基底上的至少一个半导体结构,所述半导体结构包括至少一个半导体芯片,并且在每个所述半导体芯片的外围设置有环绕所述半导体芯片的绝缘层;
至少一个子导热结构,形成在所述绝缘层中以用于构成在键合方向上连续延伸的导热结构,并使所述导热结构的一端与所述第一金属结构连接,所述导热结构的另一端从最外层的绝缘层中延伸出;
其中,所述半导体基底包括第一衬底和形成在所述第一衬底上的第一键合互连层,所述第一金属结构形成在所述第一键合互连层内,所述半导体芯片包括第二衬底和形成在所述第二衬底上的第二键合互连层,所述第二键合互连层内形成有第二金属结构,所述第二键合互连层与所述第一键合互连层键合,所述第二金属结构通过所述第一金属结构与所述导热结构连接。
2.如权利要求1所述的半导体器件其特征在于,所述半导体器件包括至少两个半导体结构,以及围绕在所述半导体芯片外围的至少两层绝缘层依次堆叠设置,位于不同所述绝缘层内的所述子导热结构彼此连接以形成所述导热结构。
3.如权利要求2所述的半导体器件,其特征在于,相邻的两层绝缘层之间形成有第三键合互连层,所述第三键合互连层内形成有第三金属结构,所述第三金属结构连接位于相邻的两个绝缘层中的子导热结构,以构成连续延伸的导热结构。
4.如权利要求1所述的半导体器件,其特征在于,位于不同绝缘层内的所述子导热结构在所述半导体基底上的投影重叠。
5.如权利要求1所述的半导体器件,其特征在于,所述子导热结构呈环形并环绕所述半导体芯片。
6.如权利要求5所述的半导体器件,其特征在于,所述子导热结构间断环绕所述半导体芯片。
7.如权利要求5所述的半导体器件,其特征在于,所述半导体芯片的外围同心环绕多个所述子导热结构,并且多个所述子导热结构等间距间隔设置。
8.如权利要求1所述的半导体器件,其特征在于,所述子导热结构具有图案化图形。
9.如权利要求1所述的半导体器件,其特征在于,所述半导体器件还包括散热结构,所述散热结构位于最外层所述绝缘层上,并与所述导热结构连接。
10.如权利要求1所述的半导体器件,其特征在于,形成所述子导热结构的材料包括金属。
11.一种半导体器件的制造方法,其特征在于,所述方法包括:
提供半导体基底和至少一个半导体结构,其中,所述半导体基底中形成有第一金属结构,所述半导体基底包括第一衬底和形成在所述第一衬底上的第一键合互连层,所述第一金属结构形成在所述第一键合互连层内;所述半导体结构包括至少一个半导体芯片,所述半导体芯片包括第二衬底和形成在所述第二衬底上的第二键合互连层,所述第二键合互连层内形成有第二金属结构;
将至少一个所述半导体结构依次堆叠键合在所述半导体基底上,所述第二键合互连层与所述第一键合互连层键合,并在所述半导体芯片外围形成绝缘层,以及在所述绝缘层内形成至少一个子导热结构,所述子导热结构用于构成在键合方向上连续延伸的导热结构,并使所述导热结构的一端与所述第一金属结构连接,所述导热结构的另一端从最外层的绝缘层中延伸出,所述第二金属结构通过所述第一金属结构与所述导热结构连接。
12.如权利要求11所述的半导体器件的制造方法,其特征在于,若提供的所述半导体结构至少为两个,则所述方法还包括:使围绕在所述至少两个半导体芯片外围的至少两层绝缘层依次堆叠设置,并使位于不同所述绝缘层内的所述子导热结构彼此连接以形成所述导热结构。
13.如权利要求12所述的半导体器件的制造方法,其特征在于,所述方法还包括:在相邻的两层绝缘层之间形成有第三键合互连层,并在所述第三键合互连层内形成有第三金属结构,以及,使所述第三金属结构连接位于相邻的两个绝缘层中的子导热结构,以构成连续延伸的导热结构。
14.如权利要求11所述的半导体器件的制造方法,其特征在于,在形成所述导热结构之后,所述方法还包括:在最外层所述绝缘层上形成散热结构,所述散热结构与所述导热结构连接。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202011496717.1A CN112652596B (zh) | 2020-12-17 | 2020-12-17 | 半导体结构及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202011496717.1A CN112652596B (zh) | 2020-12-17 | 2020-12-17 | 半导体结构及其制造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN112652596A CN112652596A (zh) | 2021-04-13 |
CN112652596B true CN112652596B (zh) | 2023-12-22 |
Family
ID=75354619
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202011496717.1A Active CN112652596B (zh) | 2020-12-17 | 2020-12-17 | 半导体结构及其制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN112652596B (zh) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Publication number | Publication date |
---|---|
CN112652596A (zh) | 2021-04-13 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant | ||
CP03 | Change of name, title or address | ||
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