CN112635412A - 半导体结构及制造半导体结构的方法 - Google Patents

半导体结构及制造半导体结构的方法 Download PDF

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CN112635412A CN202011515912.4A CN202011515912A CN112635412A CN 112635412 A CN112635412 A CN 112635412A CN 202011515912 A CN202011515912 A CN 202011515912A CN 112635412 A CN112635412 A CN 112635412A
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Abstract

本申请实施例是关于半导体结构及制造半导体结构的方法。根据本申请的一实施例提供的半导体结构包括晶圆,其具有第一表面和与第一表面相对的第二表面;及第一胶体层,其包括第一胶体,其设置于第一表面上;及第二胶体,其设置于第一胶体上。本申请的实施例提供的制造半导体结构的方法,其可以简单的制程获得质量良好的具有厚度大于约90微米且小于约200微米的晶片的半导体结构。

Description

半导体结构及制造半导体结构的方法
技术领域
本申请涉及半导体技术领域,特别是涉及半导体结构及制造半导体结构的方法。
背景技术
随着半导体技术的迅速发展,超薄厚度的半导体结构越来越受到市场的欢迎。晶圆出厂时的厚度一般为大约750微米。针对不同的半导体产品的封装形式和厚度要求,需要将晶圆研磨到指定的厚度。作为晶圆的一种封装形式,需要在研磨晶圆达到预定的厚度之后,在没有电路布置的晶圆的背面印刷一层非导电胶体,以备在后续工艺制程中将切割好的晶片连接至其它半导体元件。
由于晶圆的正面设置有电路,因此需要在研磨晶圆及印刷非导电胶体期间保护晶圆正面电路免受损伤。现有技术通常在研磨晶圆之前在晶圆的正面设置一层胶膜来保护晶圆正面的电路。一方面,要求该胶膜具有一定的硬度,以在研磨晶圆期间对晶圆提供一定的支撑力。另一方面,由于在晶圆的背面印刷非导电胶体的工艺需要在约150℃的高温条件下进行,因此还要求该胶膜具有良好的耐高温特性,避免胶体残留在晶圆表面或者胶膜收缩对晶圆造成不良影响。
现有技术采用“三井化学株式会社”提供的型号为SB251 HRC胶膜可获得最终厚度大于约200微米的晶圆。然而,对于所需最终厚度小于约200微米的晶圆,SB251 HRC胶膜则无法满足要求。这是因为,当晶圆厚度过薄,即,小于约200微米时,其很容易受到研磨时所产生的温度、压力和长时间水流冲洗的影响而致使晶圆边缘与胶膜黏合处发生形变和剥离,进而导致晶圆在研磨起见发生渗水和暗裂等问题。
因此,关于如何获得具有厚度小于约200微米的超薄晶片的半导体结构,业内还有很多技术问题需要解决。
发明内容
本申请的目的之一在于提供一种制造半导体结构的方法及半导体结构,其可以简单的制程获得包括厚度小于约200微米的超薄晶片的半导体结构。
本申请的一实施例提供一半导体结构,该半导体结构包括晶圆,其具有第一表面和与第一表面相对的第二表面;及第一胶体层,其包括第一胶体,其设置于第一表面上;及第二胶体,其设置于第一胶体上。
在本申请的一些实施例中,第一胶体为PW-3615MT胶体,第二胶体为E-8180HR胶体。在本申请的一些实施例中,PW-3615MT胶体具有第一基底层和第一胶层,E-8180HR胶体具有第二基底层和第二胶层。在本申请的一些实施例中,第一胶层的厚度大于等于约15微米。在本申请的一些实施例中,第一基底层的厚度大于等于约25微米。在本申请的一些实施例中,第二胶层的厚度大于等于约10微米。在本申请的一些实施例中,第二基底层的厚度大于等于约100微米。在本申请的一些实施例中,第一胶层和第二胶层的材料为亚克力,且第一基底层的材料和第二基底层的材料各自选自以下材料中的一或多者:聚氯乙烯(PVC)、氧化丙烯(PO)、聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)和聚酰亚胺(PI)。在本申请的一些实施例中,半导体结构进一步包括设置于第二表面上的非导电胶体。在本申请的一些实施例中,晶圆的厚度为大于等于约90微米且小于等于约200微米。
本申请的另一实施例提供一制造半导体结构的方法,其包括:提供晶圆,其具有第一表面和与第一表面相对的第二表面;及将第一胶体层设置于第一表面上。第一胶体层包括第一胶体,其设置于第一表面上;及第二胶体,其设置于第一胶体上。该制造半导体结构的方法还包括研磨第二表面;及将非导电胶体设置于第二表面且固化非导电胶体。
在本申请的一些实施例中,将非导电胶体设置于第二表面且固化非导电胶体的步骤包括:将第一层非导电胶体设置于第二表面,以约150℃的温度烘烤第一层非导电胶体约20分钟;及将第二层非导电胶体设置于第一层非导电胶体,以约115℃的温度烘烤第一层非导电胶体和第二层非导电胶体约20分钟。在本申请的一些实施例中,该制造半导体结构的方法进一步包括在烘烤第一层非导电胶体和第二层非导电胶体约20分钟后,依次撕除第二胶体和第一胶体。在本申请的一些实施例中,其进一步包括在研磨第二表面后撕除第二胶体。在本申请的一些实施例中,第一胶体为PW-3615MT胶体,第二胶体为E-8180HR胶体。在本申请的一些实施例中,PW-3615MT胶体具有第一基底层和第一胶层,E-8180HR胶体具有第二基底层和第二胶层。在本申请的一些实施例中,第一胶层的厚度大于等于约15微米。在本申请的一些实施例中,第一基底层的厚度大于等于约25微米。在本申请的一些实施例中,第二胶层的厚度大于等于约10微米。在本申请的一些实施例中,第二基底层的厚度大于等于约100微米。在本申请的一些实施例中,第一胶层的材料和第二胶层的材料为亚克力,且第一基底层的材料和第二基底层的材料各自选自以下材料中的一或多者:聚氯乙烯(PVC)、氧化丙烯(PO)、聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)和聚酰亚胺(PI)。在本申请的一些实施例中,在研磨第二表面的步骤后,晶圆的厚度为大于等于约90微米且小于等于约200微米。
本申请的又一实施例提供一半导体结构,该半导体结构包括晶片,其具有第一表面和与第一表面相对的第二表面;非导电胶体,其设置于第二表面上,晶片的厚度为大于约90微米且小于约200微米。在本申请的一些实施例中,非导电胶体的厚度范围为约20微米至200微米。在本申请的一些实施例中,该非导电胶体包括设置于晶片的第二表面的第一层非导电胶体,及设置于该第一层非导电胶体上的第二层非导电胶。在本申请的一些实施例中,第一层非导电胶体和第二层非导电胶为Henkel 8006NS非导电胶。
本申请的实施例提供的制造半导体结构的方法,其可以简单的制程获得质量良好的厚度大于约90微米且小于约200微米的半导体结构。
附图说明
图1是根据本申请一实施例的半导体结构的纵向结构示意图
图2A、图2B、图2C、图2D、图2E、图2F和图2G是根据本申请一实施例的制造半导体结构的方法的流程示意图,其可制造如图1所示的半导体结构
具体实施方式
为更好的理解本发明的精神,以下结合本申请的部分优选实施例对其作进一步说明。
本申请的实施例将会被详细的描示在下文中。在本申请说明书全文中,将相同或相似的组件以及具有相同或相似的功能的组件通过类似附图标记来表示。在此所描述的有关附图的实施例为说明性质的、图解性质的且用于提供对本申请的基本理解。本申请的实施例不应所述被解释为对本申请的限制。
如本文中所使用,术语“约”、“大体上”、“实质上”用以描述及说明小的变化。当与事件或情形结合使用时,所述术语可指代其中事件或情形精确发生的例子以及其中事件或情形极近似地发生的例子。举例来说,当结合数值使用时,术语可指代小于或等于所述数值的±10%的变化范围,例如小于或等于±5%、小于或等于±0.5%、或小于或等于±0.05%。举例来说,如果两个数值之间的差值小于或等于所述值的平均值的±10%,那么可认为所述两个数值“大体上”相同。
再者,为便于描述,“第一”、“第二”、“第三”等等可在本文中用于区分一个图或一系列图的不同组件。“第一”、“第二”、“第三”等等不意欲描述对应组件。
在本申请中,除非经特别指定或限定之外,“设置”、“连接”、“耦合”、“固定”以及与其类似的用词在使用上是广泛地,而且本领域技术人员可根据具体的情况以理解上述的用词可是,比如,固定连接、可拆式连接或集成连接;其也可是机械式连接或电连接;其也可是直接连接或通过中介结构的间接连接;也可是两个组件的内部通讯。
在研磨晶圆后,通常在晶圆的背面印刷一层非导电胶体,以准备在后续工艺制程中将晶片连接至其它半导体元件。然而,申请人发现,仅印刷一层非导电胶体的晶片具有不够理想的装置性能,例如,较差的晶片结合性能(Die Bond workability)、打线结合性能(Wire Bond workability)、较差的绝缘性能(insulation)及不够平坦的胶体等。此外,由于单一层非导电胶体的厚度较薄,当晶片与其它半导体元件连接时也容易发生漏电的问题。
为获得质量更优的半导体结构,申请人考虑在晶圆的背面设置两层非导电胶体。第一层非导电胶体设置于晶圆的背面,且经过高温烘烤固化至150℃以发生交联反应。在此状态下,第一层非导电胶体处于完全固化状态,其性能稳定,即使再受热或者遭受压力也无法产生形变。因此,第一层非导电胶体可用于满足半导体结构的绝缘性和可靠性要求。第二层非导电胶体设置于第一层非导电胶体上,且经过高温烘烤固化至约115℃以达到溶剂挥发的状态。在此状态下,第二层非导电胶为半固化的固体,其在受热后还可以融化且仍有一定的黏性。因此,第二层非导电胶体保留了胶体的可受热形变及黏着性的特点,进而可用于后续晶片或芯片附接(Die Attach)工艺的钉架黏合需求。
然而,在晶圆的背面印刷第一层非导电胶体和第二层非导电胶体意味着需要经过两次高温烘烤,这对设置于晶圆正面用于保护晶圆正面上的电路的胶膜提出了更高的性能要求。现有技术普遍采用“三井化学株式会社”的SB251 HRC胶膜,该胶膜出厂厚度为约251微米,其能够经受两次约150℃且时间为约60分钟的高温烘烤。在使用SB251 HRC胶膜时需要先切割出合适形状的SB251 HRC胶膜,然而,申请人发现在贴片过程中,刀片的高温会导致SB251 HRC胶膜的粘接层收缩,进而导致SB251 HRC胶膜的粘接层粘结强度降低,从而使得在研磨晶片厚度小于约200微米以下的晶圆时,晶圆容易发生渗水和破裂的问题。现有技术也采用琳得科(Lintec)公司提供的E-8180HR胶膜(胶膜型号),该胶膜出厂厚度为约180微米,其虽然能够用来研磨晶片厚度小于约200微米且大于约90微米的晶圆,然而其仅能够经受一次约150℃且时间为约10分钟的高温烘烤。一旦经过两次高温烘烤,E-8180HR胶膜的胶体便会残留在晶圆表面。因此,SB251 HRC胶膜和E-8180HR胶膜均无法经受两次约150℃高温且时间为约10分钟至约60分钟的高温烘烤,及能够支撑晶圆研磨到小于约200微米的需求。
鉴于上述问题,本申请实施例提供一种新的制造半导体结构的方法,其利用不同胶膜的特性和特殊的制程获得了厚度小于约200微米的超薄晶圆,且使得该晶片的表面印刷有两层非导电胶体,因而提高了晶圆研磨和刷胶的能力,同时还能够保证晶圆具有良好的质量、稳定的产品良率和较高的生产效率。
图1是根据本申请一实施例的半导体结构10的纵向结构示意图。
如图1所示,根据本申请一实施例的半导体结构10包括晶片101及非导电胶体103。
晶片101具有第一表面101a和与第一表面101a相对的第二表面101b。第一表面101a具有电路。晶片101的厚度可大于约90微米且小于约200微米。
非导电胶体103设置于晶片101的第二表面101b上。非导电胶体103是本领域常用的任何非导电胶体材料,例如,但不限于,德国汉高公司Henkel提供的8006NS非导电胶。非导电胶体103的厚度范围为例如,但不限于,约20微米至约200微米,约30微米至约220微米,约40微米至约300微米。非导电胶体103可包括第一层非导电胶体103a和第二层非导电胶体103b。
第一层非导电胶体103a的厚度为,例如,但不限于,大于等于约18微米。第一层非导电胶体103a经过高温烘烤固化至约150℃以发生交联反应,因此其具有受热或者遭受压力也无法产生形变的特性,使得半导体结构10具有良好的绝缘性和可靠性。
第二层非导电胶体103b设置于第一层非导电胶体103a上。第二层非导电胶体103b的厚度可与第一层非导电胶体103a的厚度相同或不同。第二层非导电胶体103b经过高温烘烤固化至约115℃以达到溶剂挥发的状态,因此其具有受热后可以融化的特性,且具有一定的黏性。由于第二层非导电胶体103b具有胶体的可受热形变及黏着性的特性,因此在后续将半导体结构10与其它晶片或芯片附接(Die Attach)工艺结合时,半导体结构10可具有良好的粘合性。
在本申请实施例提供的半导体结构10中,晶片101的厚度可大于约90微米且小于约200微米,以满足市场上对于超薄晶片的需求。并且,由于晶片101的第二表面101b上设置了受热或者遭受压力也无法产生形变的第一层非导电胶体103a,因此后续在半导体结构10上进行晶片结合工艺和打线结合工艺时,半导体结构10具有更好的支撑性、稳定性和绝缘性能等优势。此外,由于第一层非导电胶体103a上还设置具有可受热形变及黏着性的特性的第二层非导电胶体103b,因此在后续的粘合制程中,半导体结构10可具有良好的粘合性。因此,本申请实施例提供的半导体结构10不仅可以具有小于约200微米的超薄晶片厚度,还具有在后续封装制程中良好的结合稳定性、绝缘性和粘合性的突出优势。
图2A、图2B、图2C、图2D、图2E、图2F和图2G是根据本申请一实施例的制造半导体结构的方法的流程示意图,其可制造如图1所示的半导体结构10。
如图2A所示,提供晶圆111。晶圆111具有第一表面101a和与第一表面101a相对的第二表面101b。第一表面101a具有电路。晶圆111的厚度为原始出厂时的厚度,其一般在约750微米。
接着,将第一胶体层107设置于第一表面101a上。第一胶体层包括第一胶体107a和第二胶体107b。
第一胶体107a可为日东电工(Nitto)公司提供的PW-3615MT胶体(胶体型号)。第一胶体107a也可为与PW-3615MT胶体具有相似特性的任何合适胶体。PW-3615MT胶体107a设置于第一表面101a上。PW-3615MT胶体107a具有第一胶层1071a和第一基底层1073a。第一胶层1071a的材料可为亚克力(Acrylic),其厚度大于等于约15微米。第一基底层1073a的材料选自以下材料中的一或多者:聚氯乙烯(PVC)、氧化丙烯(PO)、聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)和聚酰亚胺(PI),其厚度大于等于约25微米。PW-3615MT胶体107a具有良好的耐高温特性,其能够经受两次约150℃且时间为约20分钟至约60分钟的高温烘烤,且其受热形变可小于等于约0.1毫米。PW-3615MT胶体107a的第一胶层1071a与晶圆111的第一表面101a直接接触。PW-3615MT胶体107a受热后没有可与晶圆111的第一表面101a和第二表面101b产生化学反应的离子产生。由于第一表面101a设置有电路,因此第一表面101a不完全光滑,当PW-3615MT胶体107a受热后,PW-3615MT胶体107a在第一表面101a上的覆盖能力(Wafer surface cover capabil ity),即,PW-3615MT胶体107a在第一表面101a上的最高点与最低点之间的距离为约15微米。PW-3615MT胶体107a相对于E-8180HR胶体107b偏软,其硬度只能支撑厚度大于等于约200微米的晶圆研磨制程。
第二胶体107b可为E-8180HR胶体。第二胶体107b也可为与E-8180HR胶体具有相似特性的任何合适胶体。E-8180HR胶体107b设置于PW-3615MT胶体107a上。E-8180HR胶体107b的硬度足以起到足够的缓冲作用,以确保厚度小于约200微米的晶圆研磨制程顺利进行。E-8180HR胶体107b具有第二胶层1071b和第二基底层1073b。第二胶层1071b的材料可为亚克力(Acrylic),其厚度大于等于约10微米。第二基底层1073b的材料选自以下材料中的一或多者:聚氯乙烯(PVC)、氧化丙烯(PO)、聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)和聚酰亚胺(PI),其厚度大于等于约100微米。E-8180HR胶体107b具有良好的硬度,其能够支撑厚度小于等于约200微米且大于等于约90微米的晶圆研磨制程。
若E-8180HR胶体107b的第二胶层1071b直接与晶圆111的第一表面101a接触时,其仅能够经历一次约150℃且时间为约10分钟的高温烘烤。若进行第二次高温烘烤,则E-8180HR胶体107b的第二胶层1071b会残留在晶圆111的第一表面101a上,影响半导体结构10的产品质量。这是因为,晶圆111的第一表面101a设置有电路且包含金属材料,E-8180HR胶体107b在经历第二次高温烘烤时很容易残留在第一表面101a。然而,当将E-8180HR胶体107b设置在平坦光滑且为非金属材料制成的PW-3615MT胶体107a的第一基底层1073a层时,由于有机物导热系数小,E-8180HR胶体107b不容易残留在PW-3615MT胶体107a上。因此,设置在PW-3615MT胶体107a上的E-8180HR胶体107b可经过两次约150℃且时间为约20分钟的高温烘烤,且受热形变小于等于约0.1毫米。E-8180HR胶体107b受热后没有可与晶圆111的第一表面101a和第二表面101b产生化学反应的离子产生。
如图2B所示,使用研磨装置20研磨第二表面101b,以将具有原始出厂厚度的晶圆111研磨至所需的厚度。例如,大于等于约90微米且小于等于约200微米。研磨装置20可为本领域任何合适的研磨装置。
如图2C所示,使用印刷装置30将第一层非导电胶体103a设置于第二表面101b。印刷装置30可为本领域任何合适的印刷装置。第一层非导电胶体103a是本领域常用的任何非导电胶体材料,例如,但不限于,德国汉高公司Henkel 8006NS非导电胶。第一层非导电胶体103a的厚度为,例如,但不限于,大于等于约18微米。
如图2D所示,以约150℃的温度烘烤第一层非导电胶体103a约20分钟至约60分钟,以固化第一层非导电胶体103a。第一层非导电胶体103a发生交联反应后具有受热或者遭受压力也无法产生形变的特性,使得半导体结构10具有良好的绝缘性和可靠性。
如图2E所示,使用印刷装置30将第二层非导电胶体103b设置于第一层非导电胶体103a上。第二层非导电胶体103b是本领域常用的任何非导电胶体材料。第二层非导电胶体103b的材料可与第一层非导电胶体103a相同或不同,例如,但不限于,Henkel 8006NS非导电胶。第二层非导电胶体103b的厚度可与第一层非导电胶体103a的厚度相同或不同。非导电胶体103的厚度范围为例如,但不限于,约20微米至约200微米,约30微米至约220微米,约40微米至约300微米。
如图2F所示,以约115℃至约150℃的温度烘烤第一层非导电胶体103a和第二层非导电胶体103b约20分钟至约60分钟,以固化第二层非导电胶体103b,从而得到包括晶圆111、第一层非导电胶体103a、第二层非导电胶体103b、第一胶体107a和第二胶体107b的半导体装置10'。第二层非导电胶体103b可经过高温烘烤固化以达到溶剂挥发的状态,因此其具有受热后可以融化的特性,且具有一定的黏性。由于第二层非导电胶体103b具有胶体的可受热形变及黏着性的特性,因此在后续将半导体结构10'与其它晶片或芯片附接(DieAttach)工艺结合时,半导体结构10'可具有良好的粘合性。
如图2G所示,将半导体装置10'的第二层非导电胶体103b设置在支撑装置40上,第二层非导电胶体103b与支撑装置40设置有一层保护膜(图中未显示),以保护第一层非导电胶体103a。接着,可撕除第二胶体107b。
在本申请的一些实施例中,可依据印刷第一层非导电胶体103a和第二层非导电胶体103b使用的钢网厚度灵活地选择在如图2B所示的使用研磨装置20研磨第二表面101b的步骤后撕除第二胶体107b,或者在如图2G所示的将半导体装置10'的第二层非导电胶体103b设置在支撑装置40上的步骤后撕除第二胶体107b。
接着,撕除PW-3615MT胶体107a。
然后,对晶圆111进行切单颗和/激光钻孔(laser grooving)等工艺,由此得到如图1所示的半导体装置10。
根据本申请实施例提供的制造半导体结构10的方法,通过使用E-8180HR胶体107b和PW-3615MT胶体107a的组合实现了以简单可靠的方法得到厚度小于约200微米的具有两层Henkel 8006NS非导电胶的超薄晶圆结构,避免了良率损失和品质风险。并且,根据本申请实施例提供的制造半导体结构10的方法所制造的半导体结构10,经过光学显微镜检查和扫描电子显微镜(Scanning Electron Microscope,SEM)检查均没有在晶圆表面发现胶层残留,并且经由机器检测到晶片结合性能和打线结合性能的合格率大于约75%,且具有良好的绝缘性能和可靠性。
本申请的技术内容及技术特点已揭示如上,然而熟悉本领域的技术人员仍可能基于本申请的教示及揭示而作种种不背离本申请精神的替换及修饰。因此,本申请的保护范围应不限于实施例所揭示的内容,而应包括各种不背离本申请的替换及修饰,并为本申请的权利要求书所涵盖。

Claims (24)

1.一种半导体结构,其包括:
晶圆,其具有第一表面和与所述第一表面相对的第二表面;及
第一胶体层,其包括:
第一胶体,其设置于所述第一表面上;及
第二胶体,其设置于所述第一胶体上。
2.根据权利要求1所述的半导体结构,其中,所述第一胶体为PW-3615MT胶体,所述第二胶体为E-8180HR胶体。
3.根据权利要求2所述的半导体结构,其中,所述PW-3615MT胶体具有第一基底层和第一胶层,所述E-8180HR胶体具有第二基底层和第二胶层。
4.根据权利要求3所述的半导体结构,其中,所述第一胶层的厚度大于等于约15微米。
5.根据权利要求3所述的半导体结构,其中,所述第一基底层的厚度大于等于约25微米。
6.根据权利要求3所述的半导体结构,其中,所述第二胶层的厚度大于等于约10微米。
7.根据权利要求3所述的半导体结构,其中,所述第二基底层的厚度大于等于约100微米。
8.根据权利要求3所述的半导体结构,其中,所述第一胶层和所述第二胶层的材料为亚克力,且所述第一基底层的材料和所述第二基底层的材料各自选自以下材料中的一或多者:聚氯乙烯PVC、氧化丙烯PO、聚对苯二甲酸乙二醇酯PET、聚萘二甲酸乙二醇酯PEN和聚酰亚胺PI。
9.根据权利要求1所述的半导体结构,其进一步包括设置于所述第二表面上的非导电胶体。
10.根据权利要求1所述的半导体结构,其中,所述晶圆的厚度为大于等于约90微米且小于等于约200微米。
11.一种制造半导体结构的方法,其包括:
提供晶圆,其具有第一表面和与所述第一表面相对的第二表面;及
将第一胶体层设置于所述第一表面上,所述第一胶体层包括:
第一胶体,其设置于所述第一表面上;及
第二胶体,其设置于所述第一胶体上,
研磨所述第二表面;及
将非导电胶体设置于所述第二表面且固化所述非导电胶体。
12.根据权利要求11所述的制造半导体结构的方法,其中,所述将非导电胶体设置于所述第二表面且固化所述非导电胶体的步骤包括:
将第一层非导电胶体设置于所述第二表面,以约150℃的温度烘烤所述第一层非导电胶体约20分钟;及
将第二层非导电胶体设置于所述第一层非导电胶体,以约115℃的温度烘烤所述第一层非导电胶体和所述第二层非导电胶体约20分钟。
13.根据权利要求12所述的制造半导体结构的方法,其进一步包括在烘烤所述第一层非导电胶体和所述第二层非导电胶体约20分钟后,依次撕除所述第二胶体和所述第一胶体。
14.根据权利要求11所述的制造半导体结构的方法,其进一步包括在研磨所述第二表面后撕除所述第二胶体。
15.根据权利要求11所述的制造半导体结构的方法,其中,所述第一胶体为PW-3615MT胶体,所述第二胶体为E-8180HR胶体。
16.根据权利要求15所述的制造半导体结构的方法,其中,所述PW-3615MT胶体具有第一基底层和第一胶层,所述E-8180HR胶体具有第二基底层和第二胶层。
17.根据权利要求16所述的制造半导体结构的方法,其中,所述第一胶层的厚度大于等于约15微米。
18.根据权利要求16所述的制造半导体结构的方法,其中,所述第一基底层的厚度大于等于约25微米。
19.根据权利要求16所述的制造半导体结构的方法,其中,所述第二胶层的厚度大于等于约10微米。
20.根据权利要求16所述的制造半导体结构的方法,其中,所述第二基底层的厚度大于等于约100微米。
21.根据权利要求16所述的制造半导体结构的方法,其中,所述第一胶层的材料和所述第二胶层的材料为亚克力,且所述第一基底层的材料和所述第二基底层的材料各自选自以下材料中的一或多者:聚氯乙烯PVC、氧化丙烯PO、聚对苯二甲酸乙二醇酯PET、聚萘二甲酸乙二醇酯PEN和聚酰亚胺PI。
22.根据权利要求11所述的制造半导体结构的方法,其中,在研磨所述第二表面的步骤后,所述晶圆的厚度为大于等于约90微米且小于等于约200微米。
23.一种半导体结构,其包括:
晶片,其具有第一表面和与所述第一表面相对的第二表面;及
非导电胶体,其设置于所述第二表面上;
其中,所述晶片的厚度为大于等于约90微米且小于等于约200微米。
24.根据权利要求23所述的半导体结构,其中,所述非导电胶体的厚度范围为约20微米至约200微米。
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1815694A (zh) * 2005-02-01 2006-08-09 矽品精密工业股份有限公司 一种半导体处理制程
CN101075580A (zh) * 2007-06-01 2007-11-21 日月光半导体制造股份有限公司 切割晶圆的方法
CN101202252A (zh) * 2006-12-12 2008-06-18 华泰电子股份有限公司 一种胶膜及使用该胶膜的芯片封装制程
TW201015641A (en) * 2008-10-03 2010-04-16 Win Semiconductors Corp A method for mounting a thinned semiconductor wafer on a carrier substrate for further processing
CN101859692A (zh) * 2009-04-02 2010-10-13 日东电工株式会社 半导体晶片保护用压敏粘合片及其粘贴方法
TW201519335A (zh) * 2013-11-14 2015-05-16 矽品精密工業股份有限公司 半導體封裝件及其製法
CN108735799A (zh) * 2017-04-13 2018-11-02 力祥半导体股份有限公司 半导体装置、半导体晶圆及半导体装置制造方法
CN110429058A (zh) * 2019-07-29 2019-11-08 苏州日月新半导体有限公司 集成电路制程用胶带及晶圆背面刷胶工艺
CN111524815A (zh) * 2020-03-26 2020-08-11 江苏长电科技股份有限公司 一种半导体晶圆的刷胶工艺方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1815694A (zh) * 2005-02-01 2006-08-09 矽品精密工业股份有限公司 一种半导体处理制程
CN101202252A (zh) * 2006-12-12 2008-06-18 华泰电子股份有限公司 一种胶膜及使用该胶膜的芯片封装制程
CN101075580A (zh) * 2007-06-01 2007-11-21 日月光半导体制造股份有限公司 切割晶圆的方法
TW201015641A (en) * 2008-10-03 2010-04-16 Win Semiconductors Corp A method for mounting a thinned semiconductor wafer on a carrier substrate for further processing
CN101859692A (zh) * 2009-04-02 2010-10-13 日东电工株式会社 半导体晶片保护用压敏粘合片及其粘贴方法
TW201519335A (zh) * 2013-11-14 2015-05-16 矽品精密工業股份有限公司 半導體封裝件及其製法
CN108735799A (zh) * 2017-04-13 2018-11-02 力祥半导体股份有限公司 半导体装置、半导体晶圆及半导体装置制造方法
CN110429058A (zh) * 2019-07-29 2019-11-08 苏州日月新半导体有限公司 集成电路制程用胶带及晶圆背面刷胶工艺
CN111524815A (zh) * 2020-03-26 2020-08-11 江苏长电科技股份有限公司 一种半导体晶圆的刷胶工艺方法

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