CN112614883A - 基于横向肖特基隧穿发射结的半导体垂直igbt及制备方法 - Google Patents
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Abstract
本发明公开了一种基于横向肖特基隧穿发射结的半导体垂直IGBT及制备方法，包括：P+衬底层(1)、n+缓冲层(2)、n‑漂移层(3)、两个发射极(4)、栅介质层(5)、栅极(6)、两个金属加厚层(7)、钝化层(8)、集电极(9)。本发明简化了IGBT功率器件的工艺制造过程并使得其可以不需要P型基区便可以实现器件功能，提高了器件的击穿电压和降低了器件的导通电阻，从而提升了器件的高输出功率性能。
Description
技术领域
本发明属于半导体器件技术领域，具体涉及一种基于横向肖特基隧穿发射结的半导体垂直IGBT及制备方法。
背景技术
IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)功率半导体器件应用于电子制造业和工业控制中的电能转换和电路控制，随着电子信息产业对新型电力电子器件以及能源节约的需求日益增加，研发出新型优良器件结构、高转换效率和低能耗的半导体功率器件是有效解决需求的有效方案之一。IGBT功率半导体器件由于兼具了MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属-氧化物半导体场效应晶体管)器件和双极结型晶体管的工作机理，具有低通态压降、高输入阻抗、低驱动功率、高开关速度以及低开关损耗等优点。
随着功率器件领域的不断发展，IGBT功率器件的材料从Si材料变换到GaAs材料，都使得器件的功率特性得到了很大的提升。但是到目前为止，传统的第一代Si材料和第二代GaAs材料制作的功率半导体器件性能已经接近了由材料特性决定的理论极限。以第三代宽禁带半导体GaN、SiC材料为代表的功率器件具有高耐压、高饱和电子速率和高输出功率外，基于宽禁带材料的IGBT功率器件具有更高的转换效率和更低的能耗，是最具良好性能前景的功率器件结构。
目前的宽禁带IGBT功率器件受制于非常复杂的工艺制造过程，不成熟的工艺使得宽禁带IGBT功率器件的功率特性很低，并未得到广泛的研究、开发和应用。原因之一是为了实现高功率IGBT功率器件的高可靠性和不受环境噪声的影响，通常会采用栅凹槽刻蚀工艺形成增强型IGBT功率器件，这会使得器件的制作工艺非常复杂。原因之二是由于传统宽禁带IGBT功率器件的P型基区掺杂激活率非常低，使得宽禁带IGBT功率器件可承受的耐压变低和导通电阻增加，那么对应的IGBT功率器件输出的功率品质因数变低，降低了宽禁带IGBT器件的高功率性能。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种基于横向肖特基隧穿发射结的半导体垂直IGBT及制备方法。本发明要解决的技术问题通过以下技术方案实现：
一种基于横向肖特基隧穿发射结的半导体垂直IGBT，包括：
P+衬底层；
n+缓冲层，所述n+缓冲层设置于所述P+衬底层上；
n-漂移层，所述n-漂移层设置于所述n+缓冲层上，且在所述n-漂移层两端设置有两个两级台阶，所述两级台阶包括第一级台阶和第二级台阶，所述第一级台阶位于所述第二级台阶的下方，且所述第二级台阶靠近所述n-漂移层的中心；
两个发射极，两个所述发射极分别设置于所述n-漂移层两端的所述第二级台阶上，且所述发射极的上表面与所述n-漂移层的上表面平齐；
栅介质层，所述栅介质层设置于所述n-漂移层和两个所述发射极上；
栅极，所述栅极设置于所述栅介质层上；
两个金属加厚层，一个所述金属加厚层设置于处于一端的所述发射极和所述栅介质层上，另一个所述金属加厚层设置于处于另一端的所述发射极和所述栅介质层上，所述栅极设置于两个所述金属加厚层之间，所述栅极和所述金属加厚层之间存在间隙；
钝化层，所述钝化层设置于所述n-漂移层、所述栅介质层、所述栅极和两个所述金属加厚层上；
集电极，所述集电极设置于所述P+衬底层的下表面。
在本发明的一个实施例中，所述P+衬底层、所述n+缓冲层和所述n-漂移层的材料为GaN、AlN、SiC、GaO、金刚石或BN。
在本发明的一个实施例中，所述栅介质层和所述钝化层的材料为SiN或SiO2或Al2O3或HfO2。
在本发明的一个实施例中，所述发射极的材料为Ti/Au、W/Au、Mo/Au、Ni/Au、Pt/Au或Pd/Au。
在本发明的一个实施例中，所述栅极和所述金属加厚层的材料相同。
在本发明的一个实施例中，所述栅极靠近所述发射极的侧边的延长线与该发射极的内部相交。
本发明还提供一种基于横向肖特基隧穿发射结的半导体垂直IGBT的制备方法，用于制备上述任一项实施例所述的半导体垂直IGBT，所述制备方法包括：
选取P+衬底层；
在所述P+衬底层上生长n+缓冲层；
在所述n+缓冲层上生长n-漂移层；
在n-漂移层的两端刻蚀两个第一级台阶；
在所述P+衬底层的下表面制作集电极；
在所述n-漂移层的两端刻蚀两个第二级台阶，所述第一级台阶位于所述第二级台阶的下方，且所述第二级台阶靠近所述n-漂移层的中心；
在处于所述n-漂移层两端的两个所述第二级台阶上制作两个发射极，且所述发射极的上表面与所述n-漂移层的上表面平齐；
在所述n-漂移层和两个所述发射极上生长栅介质层；
在所述栅介质层上制作栅极，同时在处于所述n-漂移层两端上的所述发射极和所述栅介质层上分别制备金属加厚层；
在所述n-漂移层、所述n-漂移层、所述栅介质层、所述栅极和两个所述金属加厚层上生长钝化层。
在本发明的一个实施例中，在选取P+衬底层之后，还包括：
对所述P+衬底层表面进行消除悬挂键的预处理。
在本发明的一个实施例中，在所述栅介质层上制作栅极，同时在处于所述n-漂移层两端上的所述发射极和所述栅介质层上分别制备金属加厚层，包括：
在所述栅介质层上制作掩膜，在两个所述发射极上方的栅介质层上刻蚀金属加厚区窗口；
在栅介质层上和金属加厚区窗口沉积栅极金属以形成栅极和两个金属加厚层。
本发明的有益效果：
本发明由于在n-漂移层两端的凹槽内设置了发射极，由此可形成受栅极控制的肖特基隧穿结，与现有带P型基区掺杂的宽禁带材料IGBT器件相比，具有如下优点：
一是形成的肖特基隧穿结可通过栅极电压控制肖特基势垒宽度，从而控制隧穿几率，能产生高电子电流密度。
二是不需要P型宽禁带材料的基区，通过在n-漂移层的凹槽内设置发射极形成肖特基隧穿结，通过肖特基势垒可提供阻断能力。
三是由于本发明的IGBT器件基区不存在PN结，器件响应速度快，可作为高速器件。并且由于独特的器件拓扑结构，不存在寄生三极管效应，消除了闩锁效应。
四是由于栅极附近的发射极形成了肖特基隧穿结，使得只有在栅极上加正向的阈值电压才能使得金属电子隧穿到半导体中进行导电，因此可以使得器件在未工作时处于常闭状态，增加了器件的阈值电压，从而提升IGBT功率器件和系统级的可靠性和稳定性。
五是本发明的IGBT功率器件的结构简单，实现了器件的制作工艺简单，提高器件的成品率。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的一种基于横向肖特基隧穿发射结的半导体垂直IGBT的结构示意图；
图2是本发明实施例提供的一种基于横向肖特基隧穿发射结的半导体垂直IGBT的制备过程示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1，图1是本发明实施例提供的一种基于横向肖特基隧穿发射结的半导体垂直IGBT的结构示意图。本实施例提供一种基于横向肖特基隧穿发射结的半导体垂直IGBT，该半导体垂直IGBT包括P+衬底层1、n+缓冲层2、n-漂移层3、两个发射极4、栅介质层5、栅极6、两个金属加厚层7、钝化层8、集电极9，其中，n+缓冲层2设置于P+衬底层1上，n-漂移层3设置于n+缓冲层2上，且在n-漂移层3两端设置有两个两级台阶，两级台阶包括第一级台阶和第二级台阶，第一级台阶位于第二级台阶的下方，且第二级台阶靠近n-漂移层3的中心，两个发射极4分别设置于n-漂移层3两端的第二级台阶上，且发射极4的上表面与n-漂移层3的上表面平齐，栅介质层5设置于n-漂移层3和两个发射极4上，栅极6设置于栅介质层5上，一个金属加厚层7设置于处于一端的发射极4和栅介质层5上，另一个金属加厚层7设置于处于另一端的发射极4和栅介质层5上，栅极6设置于两个金属加厚层7之间，且栅极6和金属加厚层7之间存在间隙，钝化层8设置于n-漂移层3、栅介质层5、栅极6和两个金属加厚层7上，集电极9设置于P+衬底层1的下表面。
进一步地，P+衬底层1的材料采用GaN或AlN或SiC或GaO或金刚石或BN等宽禁带体材料。
进一步地，n+缓冲层2的材料采用GaN或AlN或SiC或GaO或金刚石或BN等宽禁带体材料，n+缓冲层2的厚度为0.1～100μm，且n+缓冲层2的掺杂浓度为1014～1020cm-3。
进一步地，n-漂移层3的材料采用GaN或AlN或SiC或GaO或金刚石或BN等宽禁带体材料，n-漂移层3的厚度为1～1000μm，且n-漂移层3的掺杂浓度为1014～1020cm-3。
进一步地，栅介质层5的材料采用SiN或SiO2或Al2O3或HfO2介质。
进一步地，钝化层8的材料采用SiN或SiO2或Al2O3或HfO2介质。
进一步地，发射极4的材料采用Ti/Au或W/Au或Mo/Au或Ni/Au或Pt/Au或Pd/Au。
进一步地，栅极6和金属加厚层7的材料相同。
优选地，栅极6的材料采用Ni/Au或Pt/Au或Pd/Au或W/Au或Ni/Au/Ni。
进一步地，栅极6靠近发射极4的侧边的延长线与该发射极4的内部相交，因此栅极6与发射极4存在交叠区域，该交叠区域对应的发射极4和栅极6通过栅介质层5实现电隔离，交叠区域即为栅极和源极交叠的地方，电子可以从发射极4隧穿到达n-漂移层3，从而导电，然后隧穿的界面上方就是交界面搭着栅极，相当于栅极可以控制电子隧穿，从而开启或者关闭器件。
进一步地，集电极9的材料采用Ni/Au或Ni/Pt/Au或Pd/Au或Ni/Pd/Au。
本发明的发射极采用特定金属，发射极金属与n-漂移层形成肖特基结，交叠区域的上方有栅极，栅极电压可以调制肖特基势垒的宽度，从而改变电子的隧穿几率，进一步控制隧穿电流的大小。当栅极电压低于阈值电压时，肖特基势垒宽度较大，隧穿电流很小，器件处于关断状态；当栅极电压高于阈值电压时，肖特基势垒宽度变窄，隧穿电流快速增加，器件导通。
本发明的半导体垂直IGBT可用于中频、中功率和大功率开关电路，以及电能的变换和控制。
本发明简化了IGBT功率器件的工艺制造过程并使得其可以不需要P型基区便可以实现器件功能，提高了器件的击穿电压和降低了器件的导通电阻，从而提升了器件的高输出功率性能。
本发明形成的肖特基隧穿结可通过栅极电压控制肖特基势垒宽度，从而控制隧穿几率，能产生高电子电流密度。
本发明不需要P型宽禁带材料的基区，通过在n-漂移层的凹槽内设置发射极形成肖特基隧穿结，通过肖特基势垒可提供阻断能力。
由于本发明的IGBT器件基区不存在PN结，器件响应速度快，可作为高速器件。并且由于独特的器件拓扑结构，不存在寄生三极管效应，消除了闩锁效应。
由于栅极附近的发射极形成了肖特基隧穿结，使得只有在栅极上加正向的阈值电压才能使得金属电子隧穿到半导体中进行导电，因此可以使得器件在未工作时处于常闭状态，增加了器件的阈值电压，从而提升IGBT功率器件和系统级的可靠性和稳定性。本发明的IGBT功率器件的结构简单，实现了器件的制作工艺简单，提高器件的成品率。
需要说明的是，本发明所提供的金属材料形式为A/B，则表示从下到上第一层为A、第二层为B，例如Ni/Au，表示从下到上第一层为Ni、第二层为Au。
实施例二
请参见图2，图2是本发明实施例提供的一种基于横向肖特基隧穿发射结的半导体垂直IGBT的制备过程示意图。本发明在上述实施例的基础上还提供一种基于横向肖特基隧穿发射结的半导体垂直IGBT的制备方法，该制备方法包括：
步骤1、选取P+衬底层1。
具体地，对P+衬底层1表面进行消除悬挂键的预处理。
进一步地，对P+衬底层1的表面进行清洗和预处理以消除P+衬底层1表面的悬挂键，并在900℃～1200℃温度下，在H2氛围反应室，通过热处理去除P+衬底层1表面的污染物。
优选地，P+衬底层1的材料采用GaN或AlN或SiC或GaO或金刚石或BN等宽禁带体材料。
步骤2、在P+衬底层1上生长n+缓冲层2。
具体地，利用MOCVD(Metal-organic Chemical Vapor Deposition，金属有机物化学气相淀积)工艺在P+衬底层1上生长n+缓冲层2。
进一步地，n+缓冲层2的材料采用GaN或AlN或SiC或GaO或金刚石或BN等宽禁带体材料，n+缓冲层2的厚度为0.1～100μm，且n+缓冲层2的掺杂浓度为1014～1020cm-3。
步骤3、在n+缓冲层2上生长n-漂移层3。
具体地，利用MOCVD工艺在n+缓冲层2上生长n-漂移层3。
进一步地，n-漂移层3的材料采用GaN或AlN或SiC或GaO或金刚石或BN等宽禁带体材料，n-漂移层3的厚度为1～1000μm，且n-漂移层3的掺杂浓度为1014～1020cm-3。
步骤4、在n-漂移层3的两端刻蚀两个第一级台阶。
具体地，在n-漂移层3上制作掩膜，将其放置在RIE系统中，在Cl2和BCl3气体氛围中对掩膜中的开孔区域进行刻蚀，在n-漂移层3的两端刻蚀两个第一级台阶，刻蚀深度例如为150nm。
步骤5、在P+衬底层1的下表面制作集电极9。
具体地，采用金属蒸发或磁控溅射工艺在P+衬底层1的下表面淀积集电极金属以制作集电极9。
进一步地，集电极9的材料采用Ni/Au或Ni/Pt/Au或Pd/Au或Ni/Pd/Au。
步骤6、在n-漂移层3的两端刻蚀两个第二级台阶，第一级台阶位于第二级台阶的下方，且第二级台阶靠近n-漂移层3的中心。
具体地，在n-漂移层3上制作掩膜以进行选择性刻蚀，选择RIE、ICP或RIE-ICP慢速刻蚀工艺，对待刻蚀区域进行刻蚀并暴露出刻蚀深度为10nm～100nm的第二级台阶。
步骤7、在处于n-漂移层3两端的两个第二级台阶上制作两个发射极4，且发射极4的上表面与n-漂移层3的上表面平齐。
具体地，采用金属蒸发或磁控溅射工艺在处于n-漂移层3两端的两个第二级台阶上淀积发射极金属，以制作发射极4，发射极4与第二级台阶的侧壁宽禁带材料形成栅极控制的肖特基隧穿结。
进一步地，发射极4的材料采用Ti/Au或W/Au或Mo/Au或Ni/Au或Pt/Au或Pd/Au。
步骤8、在n-漂移层3和两个发射极4上生长栅介质层5。
具体地，采用CVD(Chemical VaporDeposition，化学气相沉积)或ALD(Atomiclayer deposition，原子层沉积)工艺在n-漂移层3和两个发射极4上淀积厚度为5～500nm的栅介质层5。
进一步地，栅介质层5的材料采用SiN或SiO2或Al2O3或HfO2介质。
步骤9、在栅介质层5上制作栅极6，同时在处于n-漂移层3两端上的发射极4和栅介质层5上分别制备金属加厚层7。
步骤9.1、在栅介质层5上制作掩膜，在两个发射极4上方的栅介质层5上刻蚀金属加厚区窗口。
具体地，在发射极4上方的栅介质层5上制作掩膜，采用干法或者湿法刻蚀工艺对发射极4上方的栅介质层5进行刻蚀，形成发射极4的金属加厚区窗口。
步骤9.2、在栅介质层5上和金属加厚区窗口沉积栅极金属以形成栅极6和两个金属加厚层7。
具体地，采用金属蒸发或磁控溅射工艺在栅介质层5和金属加厚区窗口上淀积形成栅极6和金属加厚层7，金属加厚层7用于加厚发射极4，栅极6和发射极交叠区域的长度为0.1～10μm。
进一步地，栅极6的材料采用Ni/Au或Pt/Au或Pd/Au或W/Au或Ni/Au/Ni。
步骤10、在n-漂移层3、栅介质层5、栅极6和两个金属加厚层7上生长钝化层8。
具体地，采用PECVD(Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学气相沉积法)工艺在n-漂移层3、栅介质层5、栅极6和两个金属加厚层7上淀积形成钝化层8。
进一步地，钝化层8的材料采用SiN或SiO2或Al2O3或HfO2介质。
步骤11、对发射极4和栅极6上的钝化层8进行光刻、刻蚀，形成发射极接触孔和栅极接触孔，完成器件制作。
实施例三
本实施例在上述实施例的基础上，以一个具体的实施方式介绍本发明的基于横向肖特基隧穿发射结的半导体垂直IGBT的制备方法，本实施例制作材料为GaN的P+衬底层1、n+缓冲层2以及n-漂移层3，n-漂移层3的掺杂浓度为1016cm-3，发射极4的材料为Ti/Au，集电极9的材料为Ni/Au，发射极的第二级台阶的深度为20nm的横向肖特基隧穿发射结的半导体垂直IGBT，其制备方法包括：
步骤1、对GaN材料的P+衬底层1的表面进行消除悬挂键的预处理。
步骤1.1、将GaN材料的P+衬底层1放入HF酸溶液中浸泡1min，再依次放入丙酮溶液、无水乙醇溶液和去离子水中各进行10min的超声清洗，将清洗后的GaN材料的P+衬底层1用N2吹干。
步骤1.2、将清洗吹干后的GaN材料的P+衬底层1在H2氛围反应室的1000℃温度下热处理去除表面污染物。
步骤2、制作GaN材料的n+缓冲层2。
将预处理后的GaN材料的P+衬底层1放入MOCVD系统中，在预处理后的GaN材料的P+衬底层1上生长厚度为5μm的掺杂浓度为1018cm-3的GaN材料的n+缓冲层2，其工艺条件如下：
设腔室压力为20Torr，温度为900℃；
向腔室同时通入三种气体：流量为20μmol/min的镓源，流量为1000sccm的氢气，流量为2000sccm的氨气。
步骤3、制作GaN材料的n-漂移层3。
在制作完成GaN材料的n+缓冲层2之后，同时向反应室内通入流量为40μmol/min的镓源，流量为2000sccm的氢气，流量为4000sccm的氨气，在GaN材料的n+缓冲层2上生长厚度为50μm且掺杂浓度为1016cm-3的GaN材料的n-漂移层3。
步骤4、刻蚀第一级台阶。
将完成上述工艺后的样品放入RIE刻蚀腔中，同时通入流量为20sccm的CF4和流量为2sccm的O2，设置压强为5mT、功率为100W的工艺条件，在GaN材料的n-漂移层3上刻蚀深度为150nm的第一级台阶。
步骤5、制作集电极9。
将完成上述工艺后的样品放入磁控溅射反应室中，保持反应室压强为9.0×10- 2Pa，利用纯度均为99.999％的镍和金靶材，在器件的背侧沉积金属Ni/Au作为集电极9，并在500℃温度条件下和大气的氛围里进行退火处理，与GaN材料的P+衬底层1形成欧姆接触。
步骤6、刻蚀第二级台阶。
将完成上述工艺后的样品放入RIE刻蚀腔中，同时通入流量为20sccm的CF4和流量为2sccm的O2，设置压强为5mT、功率为100W的工艺条件，在GaN材料的n-漂移层3上刻蚀深度为20nm的第二级台阶。
步骤7、制作发射极4。
将完成上述工艺后的样品放入磁控溅射反应室中，保持反应室压强为9.0×10- 2Pa，利用纯度均为99.999％的钛和金靶材，在第二级台阶上沉积厚度为15nm/5nm的金属Ti/Au作为发射极4，发射极4的总厚度和第二级台阶的深度一致。
步骤8、制作栅介质层5。
将完成上述工艺后的样品放入PEALD反应室中，在400℃高温下，在发射极4和GaN材料的n-漂移层3上淀积10nm的Al2O3以制作栅介质层5。
步骤9、刻蚀金属加厚区窗口。
在栅介质层5上制作掩膜，将完成上述工艺后的样品放入RIE刻蚀腔中，同时通入流量为20sccm的CF4和流量为4sccm的O2，设置压强为5mT、功率为150W的工艺条件，在发射极4上方的栅介质层5上刻蚀深度为10nm的金属加厚区窗口。
步骤10、制作栅极6和金属加厚层7。
将完成上述工艺后的样品放入磁控溅射反应室中，保持反应室压强为9.0×10- 2Pa，利用纯度均为99.999％的镍和金靶材，在栅介质层5上和金属加厚区窗口沉积金属厚度为50nm/150nm的金属Ni/Au，分别作为栅极6和金属加厚层7。
步骤11、制作钝化层8。
将进行完上述步骤的样品放入PECVD反应室内，在400℃高温下，淀积1μm的SiN以制作钝化层8。
步骤12、制作发射极接触孔和栅极接触孔。
对发射极4和栅极6上的钝化层8进行光刻、刻蚀，形成发射极接触孔和栅极接触孔，完成整个器件的制作。
实施例四
本实施例在上述实施例的基础上，以一个具体的实施方式介绍本发明的基于横向肖特基隧穿发射结的半导体垂直IGBT的制备方法，本实施例制作材料为AlN的P+衬底层1、n+缓冲层2以及n-漂移层3，n-漂移层3掺杂浓度为1017cm-3，发射极4的材料为W/Au，集电极9的材料为Ni/Au，发射极的第二级台阶的深度为30nm的横向肖特基隧穿发射结的半导体垂直IGBT，其制备方法包括：
步骤1、对AlN材料的P+衬底层1的表面进行消除悬挂键的预处理。
步骤1.1、将AlN材料的P+衬底层1放入HF酸溶液中浸泡1min，再依次放入丙酮溶液、无水乙醇溶液和去离子水中各进行10min的超声清洗，将清洗后的AlN材料的P+衬底层1用N2吹干。
步骤1.2、将清洗吹干后的AlN材料的P+衬底层1在H2氛围反应室的1000℃温度下热处理去除表面污染物。
步骤2、制作AlN材料的n+缓冲层2。
将预处理后的AlN材料的n+缓冲层2放入MOCVD系统中，在预处理后的AlN材料的n+缓冲层2上生长厚度为5μm的且掺杂浓度为1018cm-3的AlN材料的n+缓冲层2，其工艺条件如下：
设腔室压力为20Torr，温度为900℃；
向腔室同时通入三种气体：流量为30μmol/min的铝源，流量为1200sccm的氢气，流量为2000sccm的氨气。
步骤3、制作AlN材料的n-漂移层3。
在制作完成AlN材料的n+缓冲层2之后，同时向反应室内通入流量为60μmol/min的铝源，流量为3000sccm的氢气，流量为4000sccm的氨气，在AlN材料的n+缓冲层2上生长厚度为100μm且掺杂浓度为1017cm-3的AlN材料的n-漂移层3。
步骤4、刻蚀第一级台阶。
将完成上述工艺后的样品放入RIE刻蚀腔中，同时通入流量为20sccm的CF4和流量为5sccm的O2，设置压强为5mT、功率为150W的工艺条件，在AlN材料的n-漂移层3上刻蚀深度为200nm的第一级台阶。
步骤5、制作集电极9。
将完成上述工艺后的样品放入磁控溅射反应室中，保持反应室压强为9.0×10- 2Pa，利用纯度均为99.999％的镍和金靶材，在器件的背侧沉积金属Ni/Au作为集电极9，并在600℃温度条件下和大气的氛围里进行退火处理，与AlN材料的P+衬底层1形成欧姆接触。
步骤6、刻蚀第二级台阶。
将完成上述工艺后的样品放入RIE刻蚀腔中，同时通入流量为30sccm的CF4和流量为4sccm的O2，设置压强为5mT、功率为100W的工艺条件，在AlN材料的n-漂移层3上刻蚀深度为30nm的第二级台阶。
步骤7、制作发射极4。
将完成上述工艺后的样品放入磁控溅射反应室中，保持反应室压强为9.0×10- 2Pa，利用纯度均为99.999％的钛和金靶材，在第二级台阶上沉积厚度为20nm/10nm的金属W/Au作为发射极4，发射极4的总厚度和第二级台阶的深度一致。
步骤8、制作栅介质层5。
将完成上述工艺后的样品放入PEALD反应室中，在400℃高温下，在发射极4和AlN材料的n-漂移层3上淀积20nm的Al2O3以制作栅介质层5。
步骤9、刻蚀金属加厚区窗口。
在栅介质层5上制作掩膜，将完成上述工艺后的样品放入RIE刻蚀腔中，同时通入流量为20sccm的CF4和流量为4sccm的O2，设置压强为5mT、功率为200W的工艺条件，在发射极4上方的栅介质层5上刻蚀深度为20nm的金属加厚区窗口。
步骤10、制作栅极6和金属加厚层7。
将完成上述工艺后的样品放入磁控溅射反应室中，保持反应室压强为9.0×10- 2Pa，利用纯度均为99.999％的镍和金靶材，在栅介质层5上和金属加厚区窗口沉积金属厚度为50nm/150nm的金属Ni/Au，分别作为栅极6和金属加厚层7。
步骤11、制作钝化层8。
将进行完上述步骤的样品放入PECVD反应室内，在400℃高温下，淀积1.5μm SiN以制作钝化层8。
步骤12、制作发射极接触孔和栅极接触孔。
对发射极4和栅极6上的钝化层8进行光刻、刻蚀，形成发射极接触孔和栅极接触孔，完成整个器件的制作。
在本发明的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特数据点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特数据点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (9)
1.一种基于横向肖特基隧穿发射结的半导体垂直IGBT，其特征在于，包括：
P+衬底层(1)；
n+缓冲层(2)，所述n+缓冲层(2)设置于所述P+衬底层(1)上；
n-漂移层(3)，所述n-漂移层(3)设置于所述n+缓冲层(2)上，且在所述n-漂移层(3)两端设置有两个两级台阶，所述两级台阶包括第一级台阶和第二级台阶，所述第一级台阶位于所述第二级台阶的下方，且所述第二级台阶靠近所述n-漂移层(3)的中心；
两个发射极(4)，两个所述发射极(4)分别设置于所述n-漂移层(3)两端的所述第二级台阶上，且所述发射极(4)的上表面与所述n-漂移层(3)的上表面平齐；
栅介质层(5)，所述栅介质层(5)设置于所述n-漂移层(3)和两个所述发射极(4)上；
栅极(6)，所述栅极(6)设置于所述栅介质层(5)上；
两个金属加厚层(7)，一个所述金属加厚层(7)设置于处于一端的所述发射极(4)和所述栅介质层(5)上，另一个所述金属加厚层(7)设置于处于另一端的所述发射极(4)和所述栅介质层(5)上，所述栅极(6)设置于两个所述金属加厚层(7)之间，所述栅极(6)和所述金属加厚层(7)之间存在间隙；
钝化层(8)，所述钝化层(8)设置于所述n-漂移层(3)、所述栅介质层(5)、所述栅极(6)和两个所述金属加厚层(7)上；
集电极(9)，所述集电极(9)设置于所述P+衬底层(1)的下表面。
2.根据权利要求1所述的半导体垂直IGBT，其特征在于，所述P+衬底层(1)、所述n+缓冲层(2)和所述n-漂移层(3)的材料为GaN、AlN、SiC、GaO、金刚石或BN。
3.根据权利要求1所述的半导体垂直IGBT，其特征在于，所述栅介质层(5)和所述钝化层(8)的材料为SiN或SiO2或Al2O3或HfO2。
4.根据权利要求1所述的半导体垂直IGBT，其特征在于，所述发射极(4)的材料为Ti/Au、W/Au、Mo/Au、Ni/Au、Pt/Au或Pd/Au。
5.根据权利要求1所述的半导体垂直IGBT，其特征在于，所述栅极(6)和所述金属加厚层(7)的材料相同。
6.根据权利要求5所述的半导体垂直IGBT，其特征在于，所述栅极(6)靠近所述发射极(4)的侧边的延长线与该发射极(4)的内部相交。
7.一种基于横向肖特基隧穿发射结的半导体垂直IGBT的制备方法，其特征在于，用于制备权利要求1至6任一项所述的半导体垂直IGBT，所述制备方法包括：
选取P+衬底层(1)；
在所述P+衬底层(1)上生长n+缓冲层(2)；
在所述n+缓冲层(2)上生长n-漂移层(3)；
在n-漂移层(3)的两端刻蚀两个第一级台阶；
在所述P+衬底层(1)的下表面制作集电极(9)；
在所述n-漂移层(3)的两端刻蚀两个第二级台阶，所述第一级台阶位于所述第二级台阶的下方，且所述第二级台阶靠近所述n-漂移层(3)的中心；
在处于所述n-漂移层(3)两端的两个所述第二级台阶上制作两个发射极(4)，且所述发射极(4)的上表面与所述n-漂移层(3)的上表面平齐；
在所述n-漂移层(3)和两个所述发射极(4)上生长栅介质层(5)；
在所述栅介质层(5)上制作栅极(6)，同时在处于所述n-漂移层(3)两端上的所述发射极(4)和所述栅介质层(5)上分别制备金属加厚层(7)；
在所述n-漂移层(3)、所述n-漂移层(3)、所述栅介质层(5)、所述栅极(6)和两个所述金属加厚层(7)上生长钝化层(8)。
8.根据权利要求7所述的半导体垂直IGBT的制备方法，其特征在于，在选取P+衬底层(1)之后，还包括：
对所述P+衬底层(1)表面进行消除悬挂键的预处理。
9.根据权利要求7所述的半导体垂直IGBT的制备方法，其特征在于，在所述栅介质层(5)上制作栅极(6)，同时在处于所述n-漂移层(3)两端上的所述发射极(4)和所述栅介质层(5)上分别制备金属加厚层(7)，包括：
在所述栅介质层(5)上制作掩膜，在两个所述发射极(4)上方的栅介质层(5)上刻蚀金属加厚区窗口；
在栅介质层(5)上和金属加厚区窗口沉积栅极金属以形成栅极(6)和两个金属加厚层(7)。
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2020
- 2020-12-16 CN CN202011490800.8A patent/CN112614883A/zh active Pending
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