CN112612520B - 一种基于pld对寄存器清零的方法、系统、设备及介质 - Google Patents

一种基于pld对寄存器清零的方法、系统、设备及介质 Download PDF

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Abstract

本发明公开了一种基于PLD对寄存器清零的方法、系统、设备和存储介质，方法包括：PLD置位第一寄存器和第二寄存器的预设位为无效状态，并检测是否接收到MCU的命令；响应于接收到MCU的命令，解析命令并判断是否触发读事件或写事件；响应于触发读事件，置位第一寄存器的预设位为有效状态，MCU读取第一寄存器的预设位的数据，PLD延时预设时间后对第一寄存器的预设位进行清零；以及响应于触发写事件，置位第二寄存器的预设位为有效状态，MCU在第二寄存器的预设位写入数据，PLD获取数据并延时第二预设时间后对第二寄存器的预设位进行清零。本发明中读清零和写清零操作，都是PLD接收到MCU指令时自发完成的，因此降低了MCU工作负担，同时增加了指令执行时间的精度。

Description

一种基于PLD对寄存器清零的方法、系统、设备及介质
技术领域
本发明涉及交换机领域，更具体地，特别是指一种基于PLD对寄存器清零的方法、系统、计算机设备及可读介质。
背景技术
目前PLD(Programmable Logic Device，可编程逻辑器件)主要包括CPLD(ComplexProgrammable Logic Device，复杂可编程逻辑器件)与FPGA(Field Programmable GATEArray，现场可编程门阵列)。CPLD/FPGA是一款半定制的专用集成电路，具有灵活编程、快速响应、集成度高等系列优点，在前期开发验证及控制应用领域得到越来越广泛的应用。在交换机系统中，通过CPLD/FPGA芯片控制整个交换机的上、下电时序控制、通信控制、按键检测、风扇转速控制、SFP点灯控制及串口切换等，通过BMC(Baseboard ManagementController，基板管理控制器)指示交换机状态、状态检测、固件升级、远程控制、电压控制及日志收集等。
MCU(Microcontroller Unit，微处理单元)是整个PLD设计或是交换机系统设计的重要内容，MCU访问PLD寄存器与CPLD/FPGA实现通信是通信设计的重要组成部分，PLD寄存器的设计主要包括：只读寄存器、读写寄存器，MCU通过读取寄存器信息获得交换机系统信息，MCU通过写入寄存器数值控制交换机系统行为。对于日志记录或MCU控制外围器件复位等行为，MCU读取日志或写入控制命令后，需要进行清零设计操作，以使MCU读取下一次有效日志或防止外围器件一直处于复位状态，这会增加上层MCU工作负担；另一方面，MCU通过下发指令控制外围器件状态，两条指令之间的时间无法精确控制。
发明内容
有鉴于此，本发明实施例的目的在于提出一种基于PLD对寄存器清零的方法、系统、计算机设备及计算机可读存储介质，通过PLD接收到MCU指令时自发完成读清零和写清零操作，降低了MCU工作负担，同时通过计时保证指令执行时间的精度。
基于上述目的，本发明实施例的一方面提供了一种基于PLD对寄存器清零的方法，包括如下步骤：PLD置位第一寄存器和第二寄存器的预设位为无效状态，并检测是否接收到MCU的命令；响应于接收到MCU的命令，解析所述命令并判断是否触发读事件或写事件；响应于触发读事件，置位所述第一寄存器的预设位为有效状态，MCU读取所述第一寄存器的预设位的数据，PLD延时预设时间后对所述第一寄存器的所述预设位进行清零；以及响应于触发写事件，置位所述第二寄存器的预设位为有效状态，MCU在所述第二寄存器的所述预设位写入数据，PLD获取所述数据并延时第二预设时间后对所述第二寄存器的所述预设位进行清零。
在一些实施方式中，所述PLD获取所述数据并延时第二预设时间后对所述第二寄存器的所述预设位进行清零包括：PLD根据所述第二寄存器的所述预设位的数据对外接设备执行相应的操作并开始计时，响应于计时达到所述外接设备的预设值，对所述第二寄存器的所述预设位进行清零。
在一些实施方式中，所述PLD延时预设时间后对所述第一寄存器的所述预设位进行清零包括：检测MCU是否开始读取所述第一寄存器的所述预设位的数据；响应于MCU开始读取所述第一寄存器的所述预设位的数据，开始计时并响应于计时达到所述预设时间，检测MCU是否读取完成；以及响应于MCU读取完成，对所述第一寄存器的所述预设位进行清零。
在一些实施方式中，所述PLD延时预设时间后对所述第一寄存器的所述预设位进行清零包括：响应于MCU未读取完成，延时所述预设时间后再次检测MCU是否读取完成。
本发明实施例的另一方面，还提供了一种基于PLD对寄存器清零系统，包括：初始模块，配置用于使PLD置位第一寄存器和第二寄存器的预设位为无效状态，并检测是否接收到MCU的命令；判断模块，配置用于响应于接收到MCU的命令，解析所述命令并判断是否触发读事件或写事件；读清零模块，配置用于响应于触发读事件，置位所述第一寄存器的预设位为有效状态，MCU读取所述第一寄存器的预设位的数据，PLD延时预设时间后对所述第一寄存器的所述预设位进行清零；以及写清零模块，配置用于响应于触发写事件，置位所述第二寄存器的预设位为有效状态，MCU在所述第二寄存器的所述预设位写入数据，PLD获取所述数据并延时第二预设时间后对所述第二寄存器的所述预设位进行清零。
在一些实施方式中，所述写清零模块配置用于：使PLD根据所述第二寄存器的所述预设位的数据对外接设备执行相应的操作并开始计时，响应于计时达到所述外接设备的预设值，对所述第二寄存器的所述预设位进行清零。
在一些实施方式中，所述读清零模块配置用于：检测MCU是否开始读取所述第一寄存器的所述预设位的数据；响应于MCU开始读取所述第一寄存器的所述预设位的数据，开始计时并响应于计时达到所述预设时间，检测MCU是否读取完成；以及响应于MCU读取完成，对所述第一寄存器的所述预设位进行清零。
在一些实施方式中，所述读清零模块配置用于：响应于MCU未读取完成，延时所述预设时间后再次检测MCU是否读取完成。
本发明实施例的又一方面，还提供了一种计算机设备，包括：至少一个处理器；以及存储器，所述存储器存储有可在所述处理器上运行的计算机指令，所述指令由所述处理器执行时实现如上方法的步骤。
本发明实施例的再一方面，还提供了一种计算机可读存储介质，计算机可读存储介质存储有被处理器执行时实现如上方法步骤的计算机程序。
本发明具有以下有益技术效果：读清寄存器通过检测输入信号有效变化沿置位对应寄存器相应位，通过对MCU读指令检测MCU对寄存器对应位的有效读取，通过计时保证MCU可靠获得寄存器对应位信息；写清寄存器通过检测MCU的写指令判断MCU对外围器件的操作，同样通过计时保证MCU对外围器件的可靠操作。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
图1为本发明提供的基于PLD对寄存器清零的方法的实施例的示意图；
图2为基于PLD对寄存器的读清零的流程图；
图3为基于PLD对寄存器的写清零的流程图；
图4为第一寄存器的功能示意图；
图5为第二寄存器的功能示意图；
图6为本发明提供的基于PLD对寄存器清零的计算机设备的实施例的硬件结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。
需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。
基于上述目的，本发明实施例的第一个方面，提出了一种基于PLD对寄存器清零的方法的实施例。图1示出的是本发明提供的基于PLD对寄存器清零的方法的实施例的示意图。如图1所示，本发明实施例包括如下步骤：
S1、PLD置位第一寄存器和第二寄存器的预设位为无效状态，并检测是否接收到MCU的命令；
S2、响应于接收到MCU的命令，解析命令并判断是否触发读事件或写事件；
S3、响应于触发读事件，置位第一寄存器的预设位为有效状态，MCU读取第一寄存器的预设位的数据，PLD延时预设时间后对第一寄存器的预设位进行清零；以及
S4、响应于触发写事件，置位第二寄存器的预设位为有效状态，MCU在第二寄存器的预设位写入数据，PLD获取数据并延时第二预设时间后对第二寄存器的所述预设位进行清零。
图2示出的是基于PLD对寄存器的读清零的流程图。如图2所示，在PLD工作时，第一寄存器预设位处于无效状态；当PLD检测到事件触发时，置位寄存器预设位为有效位；MCU读取寄存器预设位信息时，经过延时，PLD对寄存器预设位执行清零操作，循环执行上述过程。具体的，第一寄存器对于MCU而言是只读寄存器，另外，第一寄存器主要用于日志事件记录，读清操作是依据MCU对对应寄存器执行读操作。
图3示出的是基于PLD对寄存器的写清零的流程图。如图3所示，在PLD工作时，不对外围器件执行操作，即第二寄存器预设位处于无效状态；当PLD检测到MCU对第二寄存器预设位写入有效数据时，对外围器件执行有效操作；PLD开始计时，当计时已满足外围器件要求时，对寄存器预设位执行清零操作，即取消对外围器件执行操作。具体的，第二寄存器对于MCU而言是可读可写寄存器，另外，第二寄存器主要用于外围器件复位等操作，写清操作是依据MCU对对应寄存器预设位写入有效数据。
清零操作整体流程如下：
PLD置位第一寄存器和第二寄存器的预设位为无效状态，并检测是否接收到MCU的命令。响应于接收到MCU的命令，解析命令并判断是否触发读事件或写事件。
响应于触发读事件，置位第一寄存器的预设位为有效状态，MCU读取第一寄存器的预设位的数据，PLD延时预设时间后对第一寄存器的预设位进行清零。
在一些实施方式中，所述PLD延时预设时间后对所述第一寄存器的所述预设位进行清零包括：检测MCU是否开始读取所述第一寄存器的所述预设位的数据；响应于MCU开始读取所述第一寄存器的所述预设位的数据，开始计时并响应于计时达到所述预设时间，检测MCU是否读取完成；以及响应于MCU读取完成，对所述第一寄存器的所述预设位进行清零。
在一些实施方式中，所述PLD延时预设时间后对所述第一寄存器的所述预设位进行清零包括：响应于MCU未读取完成，延时所述预设时间后再次检测MCU是否读取完成。
响应于触发写事件，置位第二寄存器的预设位为有效状态，MCU在第二寄存器的预设位写入数据，PLD获取数据并延时第二预设时间后对第二寄存器的预设位进行清零。
在一些实施方式中，所述PLD获取所述数据并延时第二预设时间后对所述第二寄存器的预设位进行清零包括：PLD根据所述第二寄存器的所述预设位的数据对外接设备执行相应的操作并开始计时，响应于计时达到所述外接设备的预设值，对所述第二寄存器的预设位进行清零。
图4为第一寄存器的功能示意图。如图4所示，“i_Original_NET”是原始输入PLD的器件指示信号，“w_Logic_NET”是经过PLD逻辑判断后的信号，将这一信号输入给第一寄存器，“w_MCU_NET”是MCU从第一寄存器获取的信息。对于第一寄存器预设位的读清操作，“读清寄存器逻辑模块”是设计重点，读清流程遵从图2功能流程设计。第一寄存器预设位有效置位的依据是“i_Original_NET”发生了有效变化沿；第一寄存器预设位有效后清零的起始标志是MCU对该寄存器进行了读取操作；为保证MCU可靠获得寄存器信息，清零的终止标志是起始标志经过了指定时间延时。
图5为第二寄存器的功能示意图。如图5所示，“w_MCU_bit_Command”是MCU对PLD寄存器的写入信息，PLD寄存器获得MCU信息后，输出“o_Device_Command”直接作用于外部器件；PLD同时监控MCU的“w_MCU_bit_Command”，经过写清零逻辑判断后输出“w_PLD_bit_Clear_n”并对寄存器执行清零操作。PLD写清寄存器逻辑模块的触发依据是“w_MCU_bit_Command”的有效变化沿；为保证“o_Device_Command”满足外围器件的要求，PLD的清零结束也需要进行延时。
基于寄存器预设位的读清零设计与写清零设计编译CPLD/FPGA程序，并更新CPLD/FPGA烧录镜像，启动交换机，采集输入信号、通信信号、寄存器信息及输出控制信号，验证策略有效性并调节延时参数优化交换机寄存器清零模块。
MCU对相应寄存器只需要发起起始操作，之后读清零操作或写清零操作都是PLD独立完成。为保证MCU获得可靠数据或对外围器件执行可靠操作，清零之前增加了计时环节。本发明实施例减轻了MCU负担，不会影响IO数目，也不会带来逻辑资源显著增加，即不会影响器件选型。
需要特别指出的是，上述基于PLD对寄存器清零的方法的各个实施例中的各个步骤均可以相互交叉、替换、增加、删减，因此，这些合理的排列组合变换之于基于PLD对寄存器清零的方法也应当属于本发明的保护范围，并且不应将本发明的保护范围局限在实施例之上。
基于上述目的，本发明实施例的第二个方面，提出了一种基于PLD对寄存器清零的系统，包括：初始模块，配置用于使PLD置位第一寄存器和第二寄存器的预设位为无效状态，并检测是否接收到MCU的命令；判断模块，配置用于响应于接收到MCU的命令，解析所述命令并判断是否触发读事件或写事件；读清零模块，配置用于响应于触发读事件，置位所述第一寄存器的预设位为有效状态，MCU读取所述第一寄存器的预设位的数据，PLD延时预设时间后对所述第一寄存器的所述预设位进行清零；以及写清零模块，配置用于响应于触发写事件，置位所述第二寄存器的预设位为有效状态，MCU在所述第二寄存器的所述预设位写入数据，PLD获取所述数据并延时第二预设时间后对所述第二寄存器的预设位进行清零。
在一些实施方式中，所述写清零模块配置用于：使PLD根据所述第二寄存器的所述预设位的数据对外接设备执行相应的操作并开始计时，响应于计时达到所述外接设备的预设值，对所述第二寄存器的预设位进行清零。
在一些实施方式中，所述读清零模块配置用于：检测MCU是否开始读取所述第一寄存器的所述预设位的数据；响应于MCU开始读取所述第一寄存器的所述预设位的数据，开始计时并响应于计时达到所述预设时间，检测MCU是否读取完成；以及响应于MCU读取完成，对所述第一寄存器的所述预设位进行清零。
在一些实施方式中，所述读清零模块配置用于：响应于MCU未读取完成，延时所述预设时间后再次检测MCU是否读取完成。
基于上述目的，本发明实施例的第三个方面，提出了一种计算机设备，包括：至少一个处理器；以及存储器，存储器存储有可在处理器上运行的计算机指令，指令由处理器执行以实现如下步骤：S1、PLD置位第一寄存器和第二寄存器的预设位为无效状态，并检测是否接收到MCU的命令；S2、响应于接收到MCU的命令，解析命令并判断是否触发读事件或写事件；S3、响应于触发读事件，置位第一寄存器的预设位为有效状态，MCU读取第一寄存器的预设位的数据，PLD延时预设时间后对第一寄存器的预设位进行清零；以及S4、响应于触发写事件，置位第二寄存器的预设位为有效状态，MCU在第二寄存器的预设位写入数据，PLD获取数据并延时第二预设时间后对第二寄存器的预设位进行清零。
在一些实施方式中，所述PLD获取所述数据并延时第二预设时间后对所述第二寄存器的预设位进行清零包括：PLD根据所述第二寄存器的所述预设位的数据对外接设备执行相应的操作并开始计时，响应于计时达到所述外接设备的预设值，对所述第二寄存器的预设位进行清零。
在一些实施方式中，所述PLD延时预设时间后对所述第一寄存器的所述预设位进行清零包括：检测MCU是否开始读取所述第一寄存器的所述预设位的数据；响应于MCU开始读取所述第一寄存器的所述预设位的数据，开始计时并响应于计时达到所述预设时间，检测MCU是否读取完成；以及响应于MCU读取完成，对所述第一寄存器的所述预设位进行清零。
在一些实施方式中，所述PLD延时预设时间后对所述第一寄存器的所述预设位进行清零包括：响应于MCU未读取完成，延时所述预设时间后再次检测MCU是否读取完成。
如图6所示，为本发明提供的上述基于PLD对寄存器清零的计算机设备的一个实施例的硬件结构示意图。
以如图6所示的装置为例，在该装置中包括一个处理器301以及一个存储器302，并还可以包括：输入装置303和输出装置304。
处理器301、存储器302、输入装置303和输出装置304可以通过总线或者其他方式连接，图6中以通过总线连接为例。
存储器302作为一种非易失性计算机可读存储介质，可用于存储非易失性软件程序、非易失性计算机可执行程序以及模块，如本申请实施例中的基于PLD对寄存器清零的方法对应的程序指令/模块。处理器301通过运行存储在存储器302中的非易失性软件程序、指令以及模块，从而执行服务器的各种功能应用以及数据处理，即实现上述方法实施例的基于PLD对寄存器清零的方法。
存储器302可以包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需要的应用程序；存储数据区可存储根据基于PLD对寄存器清零的方法的使用所创建的数据等。此外，存储器302可以包括高速随机存取存储器，还可以包括非易失性存储器，例如至少一个磁盘存储器件、闪存器件、或其他非易失性固态存储器件。在一些实施例中，存储器302可选包括相对于处理器301远程设置的存储器，这些远程存储器可以通过网络连接至本地模块。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。
输入装置303可接收输入的用户名和密码等信息。输出装置304可包括显示屏等显示设备。
一个或者多个基于PLD对寄存器清零的方法对应的程序指令/模块存储在存储器302中，当被处理器301执行时，执行上述任意方法实施例中的基于PLD对寄存器清零的方法。
执行上述基于PLD对寄存器清零的方法的计算机设备的任何一个实施例，可以达到与之对应的前述任意方法实施例相同或者相类似的效果。
本发明还提供了一种计算机可读存储介质，计算机可读存储介质存储有被处理器执行时执行如上方法的计算机程序。
最后需要说明的是，本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，可以通过计算机程序来指令相关硬件来完成，基于PLD对寄存器清零的方法的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，程序的存储介质可为磁碟、光盘、只读存储记忆体(ROM)或随机存储记忆体(RAM)等。上述计算机程序的实施例，可以达到与之对应的前述任意方法实施例相同或者相类似的效果。
以上是本发明公开的示例性实施例，但是应当注意，在不背离权利要求限定的本发明实施例公开的范围的前提下，可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序执行。此外，尽管本发明实施例公开的元素可以以个体形式描述或要求，但除非明确限制为单数，也可以理解为多个。
应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。
上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。
本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。
所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。

Claims (8)

1.一种基于PLD对寄存器清零的方法，其特征在于，包括以下步骤：
PLD置位第一寄存器和第二寄存器的预设位为无效状态，并检测是否接收到MCU的命令；
响应于接收到MCU的命令，解析所述命令并判断是否触发读事件或写事件；
响应于触发读事件，置位所述第一寄存器的预设位为有效状态，MCU读取所述第一寄存器的预设位的数据，PLD延时预设时间后对所述第一寄存器的所述预设位进行清零；以及
响应于触发写事件，置位所述第二寄存器的预设位为有效状态，MCU在所述第二寄存器的所述预设位写入数据，PLD获取所述数据并延时第二预设时间后对所述第二寄存器的所述预设位进行清零，
所述PLD获取所述数据并延时第二预设时间后对所述第二寄存器的所述预设位进行清零包括：
PLD根据所述第二寄存器的所述预设位的数据对外接设备执行相应的操作并开始计时，响应于计时达到所述外接设备的预设值，对所述第二寄存器的所述预设位进行清零。
2.根据权利要求1所述的方法，其特征在于，所述PLD延时预设时间后对所述第一寄存器的所述预设位进行清零包括：
检测MCU是否开始读取所述第一寄存器的所述预设位的数据；
响应于MCU开始读取所述第一寄存器的所述预设位的数据，开始计时并响应于计时达到所述预设时间，检测MCU是否读取完成；以及
响应于MCU读取完成，对所述第一寄存器的所述预设位进行清零。
3.根据权利要求2所述的方法，其特征在于，所述PLD延时预设时间后对所述第一寄存器的所述预设位进行清零包括：
响应于MCU未读取完成，延时所述预设时间后再次检测MCU是否读取完成。
4.一种基于PLD对寄存器清零的系统，其特征在于，包括：
初始模块，配置用于使PLD置位第一寄存器和第二寄存器的预设位为无效状态，并检测是否接收到MCU的命令；
判断模块，配置用于响应于接收到MCU的命令，解析所述命令并判断是否触发读事件或写事件；
读清零模块，配置用于响应于触发读事件，置位所述第一寄存器的预设位为有效状态，MCU读取所述第一寄存器的预设位的数据，PLD延时预设时间后对所述第一寄存器的所述预设位进行清零；以及
写清零模块，配置用于响应于触发写事件，置位所述第二寄存器的预设位为有效状态，MCU在所述第二寄存器的所述预设位写入数据，PLD获取所述数据并延时第二预设时间后对所述第二寄存器的所述预设位进行清零，
所述写清零模块配置用于：
使PLD根据所述第二寄存器的所述预设位的数据对外接设备执行相应的操作并开始计时，响应于计时达到所述外接设备的预设值，对所述第二寄存器的所述预设位进行清零。
5.根据权利要求4所述的系统，其特征在于，所述读清零模块配置用于：
检测MCU是否开始读取所述第一寄存器的所述预设位的数据；
响应于MCU开始读取所述第一寄存器的所述预设位的数据，开始计时并响应于计时达到所述预设时间，检测MCU是否读取完成；以及
响应于MCU读取完成，对所述第一寄存器的所述预设位进行清零。
6.根据权利要求5所述的系统，其特征在于，所述读清零模块配置用于：
响应于MCU未读取完成，延时所述预设时间后再次检测MCU是否读取完成。
7.一种计算机设备，其特征在于，包括：
至少一个处理器；以及
存储器，所述存储器存储有可在所述处理器上运行的计算机指令，所述指令由所述处理器执行时实现权利要求1-3任意一项所述方法的步骤。
8.一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1-3任意一项所述方法的步骤。
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