CN112530299B - 显示装置及其制造方法 - Google Patents

Abstract

本发明公开了一种显示装置，包括像素驱动电路、至少一第一电路电极、至少一第二电路电极、至少一第一导电图案、至少一第二导电图案及发光二极管元件。像素驱动电路包括电源线、晶体管及共用线，其中晶体管的第一端电性连接至电源线。至少一第一电路电极电性连接至晶体管的第二端及共用线的至少一者。至少一第二电路电极电性连接至电源线及共用线的至少一者。至少一第一导电图案的材质与至少一第二导电图案的材质相同，且至少一第一导电图案的厚度与至少一第二导电图案的厚度具有一差值。发光二极管元件设置于至少一第一导电图案上，且电性连接至至少一第一导电图案。上述显示装置的制造方法也被提出。

Description

显示装置及其制造方法

技术领域

本发明是有关于一种光电装置及其制造方法，且特别是有关于一种显示装置及其制造方法。

背景技术

发光二极管显示面板包括驱动背板及被转置于驱动背板上的多个发光二极管元件。继承发光二极管的特性，发光二极管显示面板具有省电、高效率、高亮度及反应时间快等优点。此外，相较于有机发光二极管显示面板，发光二极管显示面板还具有色彩易调校、发光寿命长、无影像烙印等优势。因此，发光二极管显示面板被视为下一世代的显示技术。然而，发光二极管显示面板的发光二极管元件的转置良率仍需提升。

发明内容

本发明提供一种显示装置，其发光二极管元件的转置良率高。

本发明提供一种显示装置的制造方法，其发光二极管元件的转置良率高。

本发明的一种显示装置，包括基底、设置于基底上的像素驱动电路、介电层、至少一第一电路电极、至少一第二电路电极、至少一第一导电图案、至少一第二导电图案及发光二极管元件。像素驱动电路包括电源线、晶体管及共用线，其中晶体管的第一端电性连接至电源线。介电层设置于像素驱动电路上。至少一第一电路电极设置于介电层上，且电性连接至晶体管的第二端及共用线的至少一者。至少一第二电路电极设置于介电层上，且电性连接至电源线及共用线的至少一者。至少一第一导电图案设置于至少一第一电路电极上，且电性连接至至少一第一电路电极。至少一第二导电图案设置于至少一第二电路电极上，且电性连接至至少一第二电路电极。至少一第一导电图案的材质与至少一第二导电图案的材质相同，且至少一第一导电图案的厚度与至少一第二导电图案的厚度具有一差值。发光二极管元件设置于至少一第一导电图案上，且电性连接至至少一第一导电图案。

在本发明的一实施例中，上述的至少一第一电路电极包括多个第一电路电极，多个第一电路电极分别电性连接至晶体管的第二端及共用线，多个第一电路电极在一方向上具有第一间距；至少一第二电路电极包括电性连接至共用线的一第二电路电极，第二电路电极与电性连接至共用线的一第一电路电极于结构上分离且在所述方向上具有第二间距，且第二间距小于第一间距。

在本发明的一实施例中，上述的至少一第一导电图案包括分别设置于多个第一电路电极上的多个第一导电图案；至少一第二导电图案包括设置于第二电路电极上的第二导电图案；电性连接至共用线的第一导电图案与第二导电图案接触。

在本发明的一实施例中，上述的电性连接至晶体管的第二端的一第一导电图案具有超出一第一电路电极的一延伸部。第一导电图案的延伸部在所述方向上具有第一长度。第二导电图案具有超出一第二电路电极的一延伸部。第二导电图案的延伸部在所述方向上具有第二长度。第二间距小于或等于第一长度与第二长度的和。

在本发明的一实施例中，上述的电性连接至第二晶体管的第二端的一第一导电图案具有超出一第一电路电极的一延伸部，第一导电图案的延伸部在所述方向上具有一第一长度，且第一间距大于第一长度的两倍。

在本发明的一实施例中，上述的至少一第一电路电极包括分别电性连接至晶体管的第二端及共用线的多个第一电路电极，至少一第一导电图案包括分别设置于多个第一电路电极上的多个第一导电图案，发光二极管元件的一第一电极及一第二电极分别电性连接至多个第一导电图案，且多个第一导电图案的多个厚度不同。

在本发明的一实施例中，上述的差值的绝对值大于或等于5μm。

在本发明的一实施例中，上述的差值的绝对值大于或等于5μm且小于或等于30μm。

本发明的一种显示装置的制造方法，包括下列步骤：提供驱动背板，驱动背板包括基底、像素驱动电路、介电层、至少一第一电路电极及至少一第二电路电极，像素驱动电路设置于基底上，像素驱动电路包括电源线、晶体管及共用线，晶体管具有第一端、第二端及控制端，晶体管的第一端电性连接至电源线，介电层设置于像素驱动电路上，至少一第一电路电极设置于介电层上且电性连接至晶体管的第二端及共用线的至少一者，至少一第二电路电极设置于介电层上且电性连接至电源线及共用线的至少一者；利用一电镀工序于驱动背板的至少一第一电路电极及至少一第二电路电极上分别形成至少一第一导电图案及至少一第二导电图案，其中至少一第一导电图案的材质与至少一第二导电图案的材质相同，且至少一第一导电图案的厚度与至少一第二导电图案的厚度具有一差值；转置一发光二极管元件于至少一第一导电图案上，且令发光二极管元件电性连接至至少一第一导电图案。

在本发明的一实施例中，上述的利用电镀工序于驱动背板的至少一第一电路电极及至少一第二电路电极上分别形成至少一第一导电图案及至少一第二导电图案的步骤包括：提供至少一第一信号及至少一第二信号分别至至少一第一电路电极及至少一第二电路电极，其中电镀工序至少包括一第一阶段；于电镀工序的第一阶段，至少一第一信号及至少一第二信号分别包括多个第一脉冲及多个第二脉冲，多个第一脉冲具有一第一周期t1p，每一第一脉冲具有一时间长度t1，多个第二脉冲具有一第二周期t2p，每一第二脉冲信号具有一时间长度t2，T1为电镀工序的第一阶段的时间，且(T1/t1p)·t1≠(T1/t2p)·t2。

在本发明的一实施例中，上述的第一周期t1p与第二周期t2p不同。

在本发明的一实施例中，上述的利用电镀工序于驱动背板的至少一第一电路电极及至少一第二电路电极上分别形成至少一第一导电图案及至少一第二导电图案的步骤更包括：在一第一导电图案与一第二导电图案接触后，电镀工序进入接续第一阶段的第二阶段；于电镀工序的第二阶段，令第一信号与第二信号实质上相同。

附图说明

图1A至图1D为本发明一实施例的显示装置10的制造流程的剖面示意图。

图2为本发明一实施例的像素驱动电路120的电路示意图。

图3示出本发明一实施例的驱动背板100进行电镀工序的过程。

图4示出进行电镀工序时施加于本发明一实施例的像素驱动电路120的信号线L_SEN上的信号V11。

图5示出进行电镀工序时施加于本发明一实施例的像素驱动电路120的共用线L_VSS上的信号V12。

图6示出进行电镀工序时施加于本发明一实施例的像素驱动电路120的电源线L_VDD上的信号V21。

图7A至图7E为本发明一实施例的显示装置10A的制造流程的剖面示意图。

图8为本发明一实施例的像素驱动电路120A的电路示意图。

图9示出于进行电镀工序时施加在本发明一实施例的像素驱动电路120A的电源线L_VDD上的信号V11。

图10示出于进行电镀工序时施加在本发明一实施例的第一电路电极142上的信号V12。

图11示出于进行电镀工序时施加在本发明一实施例的像素驱动电路120A的共用线L_VSS上的信号V22。

图12为图7B的第一电路电极141、第一电路电极142、第二电路电极144、第一导电图案151、第一导电图案152及第二导电图案154的上视示意图。

图13为图7C的第一电路电极141、第一电路电极142、第二电路电极144、第一导电图案151、第一导电图案152及第二导电图案154的上视示意图。

图14A至图14D为本发明一实施例的显示装置10B的制造流程的剖面示意图。

图15为本发明一实施例的像素驱动电路120B的电路示意图。

图16示出于进行电镀工序时施加于本发明一实施例的像素驱动电路120B的电源线L_VDD上的信号V11。

图17示出于进行电镀工序时施加于本发明一实施例的第一电路电极142上的信号V12。

其中，附图标记：

10、10A、10B:显示装置

100、100A、100B:驱动背板

110:基底

120、120A、120B:像素驱动电路

130:介电层

131a、131b、132a:接触窗

141、142:第一电路电极

143、144:第二电路电极

151、152:第一导电图案

151-1、154-1:延伸部

151a、152a、153a:顶面

151b、152b、153b:侧壁

153、154:第二导电图案

161、162:第一连接图案

163、164:第二连接图案

171、172:接垫

200:发光二极管元件

210:第一型半导体层

220:第二型半导体层

230:主动层

240:第一电极

250:第二电极

300:电镀金属

C:电容

Ca、Cb:一端

D1:第一长度

D2:第二长度

DL:数据线

d:方向

GL:扫描线

H11、H12、H21、H22、H11’、H22’:厚度

h1、h2:高度

L_VDD:电源线

L_VSS:共用线

L_SEL、L_SEN:信号线

P141、P142、P143、P144:点

TFT1、TFT2、TFT3:晶体管

T1a、T2a、T3a:第一端

T1b、T2b、T3b:第二端

T1c、T2c、T3c:控制端

T1、T2:时间

t11p、t12p:第一周期

t21p、t22p:第二周期

t11、t21、t12、t22:时间长度

V11、V12、V21、V22:信号

Xpad:第一间距

Xppath:第二间距

I-I’、II-II’:剖线

具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在图式和描述中用来表示相同或相似部分。

应当理解，当诸如层、膜、区域或基板的元件被称为在另一元件“上”或“连接到”另一元件时，其可以直接在另一元件上或与另一元件连接，或者中间元件可以也存在。相反，当元件被称为“直接在另一元件上”或“直接连接到”另一元件时，不存在中间元件。如本文所使用的，“连接”可以指物理及/或电性连接。再者，“电性连接”或“耦合”可以是二元件间存在其它元件。

本文使用的“约”、“近似”、或“实质上”包括所述值和在本领域普通技术人员确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。例如，“约”可以表示在所述值的一个或多个标准偏差内，或±30％、±20％、±10％、±5％内。再者，本文使用的“约”、“近似”或“实质上”可依光学性质、蚀刻性质或其它性质，来选择较可接受的偏差范围或标准偏差，而可不用一个标准偏差适用全部性质。

除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语应当被解释为具有与它们在相关技术和本发明的上下文中的含义一致的含义，并且将不被解释为理想化的或过度正式的意义，除非本文中明确地这样定义。

图1A至图1D为本发明一实施例的显示装置10的制造流程的剖面示意图。

请参照图1A，首先，提供驱动背板100。驱动背板100包括基底110、像素驱动电路120、介电层130、至少一第一电路电极141、142以及至少一第二电路电极143。

像素驱动电路120设置于基底110上。举例而言，在本实施例中，基底110的材质可以是玻璃、石英、有机聚合物、或是不透光/反射材料(例如：晶圆、陶瓷、或其它可适用的材料)、或是其它可适用的材料。

图2为本发明一实施例的像素驱动电路120的电路示意图。请参照图1A及图2，像素驱动电路120包括一电源线L_VDD、一晶体管TFT2及一共用线L_VSS，其中晶体管TFT2具有第一端T2a、第二端T2b及控制端T2c，且晶体管TFT2的第一端T2a电性连接至电源线L_VDD。

举例而言，在本实施例中，像素驱动电路120还可包括其它二个晶体管TFT1、TFT3、一电容C、一数据线DL、一扫描线GL、一信号线L_SEL及一信号线L_SEN，其中晶体管TFT1的第一端T1a电性连接至数据线DL，晶体管TFT1的控制端T1c电性连接至扫描线GL，晶体管TFT1的第二端T1b电性连接至晶体管TFT2的控制端T2c，晶体管TFT2的第二端T2b电性连接至晶体管TFT3的第二端T3b，晶体管TFT3的第一端T3a电性连接至信号线L_SEN，晶体管TFT3的控制端T3c电性连接至信号线L_SEL，电容C的一端Ca电性连接至晶体管TFT1的第二端T1b及晶体管TFT2的控制端T2c，且电容C的另一端Cb电性连接至晶体管TFT2的第一端T2a。

简言之，在本实施例中，像素驱动电路120是采用三个晶体管及一个电容(3T1C)的架构。然而，本发明不限于此，在其它实施例中，像素驱动电路120也可采其它任何可能的架构，例如但不限于：一个晶体管及一个电容(1T1C)的架构、二个晶体管及一个电容(2T1C)的架构、三个晶体管及二个电容(3T2C)的架构、四个晶体管及一个电容(4T1C)的架构、四个晶体管及二个电容(4T2C)的架构、五个晶体管及一个电容(5T1C)的架构、五个晶体管及二个电容(5T2C)的架构、六个晶体管及一个电容(6T1C)的架构或七个晶体管及二个电容(7T2C)的架构。

请参照图1A，介电层130设置于像素驱动电路120上。像素驱动电路120位于介电层130与基底110之间。举例而言，在本实施例中，介电层130的材料可以是无机材料(例如：氧化硅、氮化硅、氮氧化硅、或上述至少二种材料的堆叠层)、有机材料或上述的组合。

请参照图1A及图2，至少一第一电路电极141、142设置于介电层130上且电性连接至晶体管TFT2的第二端T2b及共用线L_VSS的至少一者。具体而言，在本实施例中，至少一第一电路电极141、142包括第一电路电极141及第一电路电极142，第一电路电极141通过介电层130的接触窗131a电性连接至像素驱动电路120的晶体管TFT2的第二端T2b及晶体管TFT3的第二端T3b(即，图2的像素驱动电路120的点P141)，且第一电路电极142通过介电层130的接触窗131b电性连接至像素驱动电路120的共用线L_VSS(即，图2的像素驱动电路120的点P142)。第一电路电极141与第一电路电极142即用以与发光二极管元件200(绘于图1D)电性连接的两电极。

请参照图1A及图2，至少一第二电路电极143设置于介电层130上且电性连接至电源线L_VDD及共用线L_VSS的至少一者。具体而言，在本实施例中，至少一第二电路电极143包括一第二电路电极143，其中第二电路电极143通过介电层130的接触窗132a电性连接至像素驱动电路120的电源线L_VDD(即，图2的像素驱动电路120的点P143)。第二电路电极143为电源路径的一部分。

图3示出本发明一实施例的驱动背板100进行电镀工序(process)的过程。

请参照图1B及图3，接着，利用电镀(electroplating)工序于驱动背板100的至少一第一电路电极141、142及至少一第二电路电极143上分别形成至少一第一导电图案151、152及至少一第二导电图案153，其中至少一第一导电图案151、152及至少一第二导电图案153分别与至少一第一电路电极141、142及至少一第二电路电极143电性连接。换言之，驱动背板100的至少一第一电路电极141、142及至少一第二电路电极143系做为电镀工序的种子层(seed layer)使用。在电镀工序中，电镀金属300(绘示于图3)的电镀金属离子可溶出，进而累积在至少一第一电路电极141、142及至少一第二电路电极143上，以形成至少一第一导电图案151、152及至少一第二导电图案153。

至少一第一导电图案151、152及至少一第二导电图案153是在同一电镀工序中所完成的，而至少一第一导电图案151、152的材质与至少一第二导电图案153的材质系相同。举例而言，在本实施例中，至少一第一导电图案151、152的材质与至少一第二导电图案153的材质可以皆为铜。然而，本发明不限于此，在其它实施例中，至少一第一导电图案151、152的材质与至少一第二导电图案153的材质也可为其它导电材料，例如但不限于：锌(Zn)、铬(Cr)或银(Ag)。

请参照图1B，值得注意的是，至少一第一导电图案151、152的厚度H11、H12与至少一第二导电图案153的厚度H21具有差值ΔH1。也就是说，至少一第一导电图案151、152的顶面151a、152a与至少一第二导电图案153的顶面153a具有高低差。在本实施例中，所述差值的绝对值|ΔH1|以大于或等于5μm为佳；举例而言，差值的绝对值|ΔH1|可大于或等于5μm且小于或等于30μm；但本发明不以此为限。

举例而言，在本实施例中，第一导电图案151、152的厚度H11、H12可选择性地大于至少一第二导电图案143的厚度H21；然而，本发明不限于此，在其它实施例中，第一导电图案151、152的厚度H11、H12也可以小于至少一第二导电图案143的厚度H21。

此外，在本实施例中，第一导电图案151的厚度H11及第一导电图案152的厚度H12实质上可相同；然而，本发明不限于此，在其它实施例中，第一导电图案151的厚度H11及第一导电图案152的厚度H12也可不同。

以下配合图1B、图2、图4、图5及图6，举例说明如何在同一电镀工序中形成厚度不同的至少一第一导电图案151、152及至少一第二导电图案153。

图4示出进行电镀工序时施加于本发明一实施例的像素驱动电路120(绘于图2)的信号线L_SEN上的信号V11。

图5示出进行电镀工序时施加于本发明一实施例的像素驱动电路120(绘于图2)的共用线L_VSS上的信号V12。

图6示出进行电镀工序时施加于本发明一实施例的像素驱动电路120(绘于图2)的电源线L_VDD上的信号V21。

请参照图1B、图2、图4、图5及图6，在本实施例中，于进行电镀工序时，可输入一栅极高电压至数据线DL，输入一栅极低电压至扫描线GL，输入一栅极低电压至信号线L_SEL，输入图4的信号V11至信号线L_SEN，输入图5的信号V12至共用线L_VSS，且输入图6的信号V21至电源线L_VDD。此时，提供至第一电路电极141(或者说，点P141)上的第一信号实质上等于图4的信号V11，提供至第一电路电极142(或者说，点P142)上的第一信号实质上等于图5的信号V12，且提供至第二电路电极143(或者说，点P143)上的第二信号实质上等于图6的信号V21。

请参照图4，信号V11包括多个第一脉冲，信号V11的多个第一脉冲具有第一周期t11p，且每一第一脉冲具有一时间长度t11。请参照图6，信号V21包括多个第二脉冲，多个第二脉冲具有第二周期t21p，且每一第二脉冲信号具有一时间长度t21。请参照图4及图6，特别是，t11p、t11、t21p及t21满足下式：(T1/t11p)·t11≠(T1/t21p)·t21，其中T1为电镀工序的第一阶段的时间。在本实施例中，电镀工序的第一阶段的时间T1即为电镀工序的总时间。

请参照图1B、图4及图6，(T1/t11p)·t11≠(T1/t21p)·t21，意味着在同一电镀工序中第一电路电极141被施加电压的时间(例如：在电镀工序的总时间内，信号V11的多个第一脉冲的多个时间长度t11的和)与第二电路电极143被施加电压的时间(例如：在电镀工序的总时间内，信号V21的多个第二脉冲的多个时间长度t21的和)不同。藉此，累积在第一电路电极141上的电镀金属离子的数量与累积在第二电路电极143上的电镀金属离子的数量不同，进而使得分别形成在第一电路电极141及第二电路电极143上的第一导电图案151及第二导电图案153的厚度H11、H21不同。

举例而言，在本实施例中，t11p、t11、t21p及t21可满足下式：(T1/t11p)·t11>(T1/t21p)·t21，而使得第一导电图案151的厚度H11大于第二导电图案153的厚度H21。但本发明不限于此，在其它实施例中，t11p、t11、t21p及t21也可以满足下式：(T1/t11p)·t11<(T1/t21p)·t21，而使得第一导电图案151的厚度H11小于第二导电图案153的厚度H21。

请参照图4及图6，使得t11p、t11、t21p及t21满足下式：(T1/t11p)·t11≠(T1/t21p)·t21的方法有许多种。举例而言，在本实施例中，信号V11的每一第一脉冲的时间长度t11实质上可等于信号V21的每一第二脉冲的时间长度t21，而第一周期t11p与第二周期t21p不同(即，信号V11的多个第一脉冲的频率与信号V21的多个第二脉冲的频率不同)。然而，本发明不限于此，在另一实施例中，信号V11的每一第一脉冲的时间长度t11与信号V21的每一第二脉冲的时间长度t21可不同，且第一周期t11p与第二周期t21p可相同；在又一实施例中，信号V11的每一第一脉冲的时间长度t11与信号V21的每一第二脉冲的时间长度t21可不同，且第一周期t1p与第二周期t2p也可不同，只要使得t11p、t11、t21p及t21满足下式：(T1/t11p)·t11≠(T1/t21p)·t21，即可。

请参照图5，信号V12包括多个第一脉冲，信号V12的多个第一脉冲具有第一周期t12p，且每一第一脉冲具有一时间长度t12。请参照图6，信号V21包括多个第二脉冲，多个第二脉冲具有第二周期t21p，且每一第二脉冲信号具有一时间长度t21。请参照图5及图6，特别是，t12p、t12、t21p及t21满足下式：(T1/t12p)·t12≠(T1/t21p)·t21，其中T1为电镀工序的第一阶段的时间。在本实施例中，电镀工序的第一阶段的时间T1即为电镀工序的总时间。

请参照图1B、图5及图6，(T1/t12p)·t12≠(T1/t21p)·t21，意味着在同一电镀工序中第一电路电极142被施加电压的时间(例如：在电镀工序的总时间内，信号V12的多个第一脉冲的多个时间长度t12的和)与第二电路电极143被施加电压的时间(例如：在电镀工序的总时间内，信号V21的多个第二脉冲的多个时间长度t21的和)不同。藉此，累积在第一电路电极142上的电镀金属离子的数量与累积在第二电路电极143上的电镀金属离子的数量会不同，进而使得分别形成在第一电路电极142及第二电路电极143上的第一导电图案152及第二导电图案153的厚度H12、H21不同。

举例而言，在本实施例中，t12p、t12、t21p及t21可满足下式：(T1/t12p)·t12>(T1/t21p)·t21，而使得第一导电图案152的厚度H12大于第二导电图案153的厚度H21。然而，本发明不限于此，在其它实施例中，t12p、t12、t21p及t21也可以满足下式：(T1/t12p)·t12<(T1/t21p)·t21，而使得第一导电图案152的厚度H12小于第二导电图案153的厚度H21。

请参照图5及图6，使得t12p、t12、t21p及t21满足：(T1/t12p)·t12≠(T/t21p)·t21的方法有许多种。举例而言，在本实施例中，信号V12的每一第一脉冲的时间长度t12实质上可等于信号V21的每一第二脉冲的时间长度t21，而第一周期t12p与第二周期t21p不同(即，信号V12的多个第一脉冲的频率与信号V21的多个第二脉冲的频率不同)。然而，本发明不限于此，在另一实施例中，信号V12的每一第一脉冲的时间长度t12与信号V21的每一第二脉冲的时间长度t21可不同，且第一周期t12p与第二周期t21p可相同；在又一实施例中，信号V12的每一第一脉冲的时间长度t12与信号V21的每一第二脉冲的时间长度t21可不同，且第一周期t12p与第二周期t21p也可不同，只要使得t12p、t12、t21p及t21满足下式：(T1/t12p)·t12≠(T1/t21p)·t21，即可。

请参照图1B、图4及图5，在本实施例中，信号V11与信号V12可选择性地实质上相同，进而使得第一导电图案151的厚度H11实质上等于第一导电图案152的厚度H12。然而，本发明不限于此，在其它实施例中，信号V11与信号V12也可不同，进而使得第一导电图案151的厚度H11与第一导电图案152的厚度H12不同。

请参照图1C，然后，在本实施例中，可选择性地进行一化学镀(chemical plating)工序，以在第一导电图案151、第一导电图案152及第二导电图案153上形成第一连接图案161、第一连接图案162及第二连接图案163。第一连接图案161包覆第一导电图案151的顶面151a及侧壁151b。第一连接图案162包覆第一导电图案152的顶面152a及侧壁152b。第二连接图案163包覆第二导电图案153的顶面153a及侧壁153b。在本实施例中，第一连接图案161及第一导电图案151的叠构可视为一接垫171，第一连接图案162及第一导电图案152的叠构可视为一接垫172，接垫171、172用以与发光二极管元件200(绘于图1D)的第一电极240及第二电极250接合。

举例而言，在本实施例中，第一连接图案161、第一连接图案162及第二连接图案163的材质例如为锡。但本发明不以此为限，在其它实施例中，第一连接图案161、第一连接图案162及第二连接图案163的材质也可以是其它导电材料。

请参照图1D，最后，转置发光二极管元件200于至少一第一导电图案151、152上，且令发光二极管元件200电性连接至至少一第一导电图案151、152，于此便完成显示装置10。

发光二极管元件200包括第一型半导体层210、第二型半导体层220、位于第一型半导体层210与第二型半导体层220之间的主动层230、与第一型半导体层210电性连接的第一电极240以及与第二型半导体层220电性连接的第二电极250。举例而言，在本实施例中，可采用一共晶接合(eutectic bonding)工序，使得发光二极管元件200的第一电极240及第二电极250分别电性连接至第一导电图案151及第二导电图案152。然而，本发明不限于此，在其它实施例中，发光二极管元件200也可以用其它方式与第一导电图案151及第一导电图案152电性连接。

值得一提的是，由于至少一第一导电图案151、152的厚度H11、H12与至少一第二导电图案153的厚度H21具有一差值，因此，当发光二极管元件200转置于第一导电图案151、152上时，发光二极管元件200不易与第二导电图案153及/或其它导电元件发生短路。藉此，能提升发光二极管元件200的转置良率。

此外，在本实施例中，由于第一导电图案151、152的厚度H11、H12较厚而具有较大的表面积，因此，沉积在第一导电图案151、152的表面上的化学镀层(即，第一连接图案161及第二连接图案162)的量较大，而有助于发光二极管元件200的第一电极240及第二电极250与第一导电图案151及第一导电图案152的电性连接。

在此必须说明的是，下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重述。

图7A至图7E为本发明一实施例的显示装置10A的制造流程的剖面示意图。

请参照图7A，首先，提供驱动背板100A。本实施例的驱动背板100A与前述的驱动背板100略有不同。具体而言，在本实施例中，驱动背板100A包括基底110、设置于基底110上的像素驱动电路120A、设置于像素驱动电路120A上的介电层130、设置于介电层130上的至少一第一电路电极141、142以及设置于介电层130上的至少一第二电路电极144。与前述的驱动背板100不同的是，本实施例的驱动背板100A的像素驱动电路120A与前述实施例的驱动背板100的像素驱动电路120不同。

图8为本发明一实施例的像素驱动电路120A的电路示意图。请参照图7A及图8，像素驱动电路120A包括电源线L_VDD、晶体管TFT2及共用线L_VSS，晶体管TFT2具有第一端T2a、第二端T2b及控制端T2c，且晶体管TFT2的第一端T2a电性连接至电源线L_VDD。在本实施例中，像素驱动电路120A还可更包括另一晶体管TFT1、电容C、数据线DL及扫描线GL，晶体管TFT1的第一端T1a电性连接至数据线DL，晶体管TFT1的控制端T1c电性连接至扫描线GL，晶体管TFT1的第二端T1b电性连接至晶体管TFT2的控制端T2c，电容C的一端Ca电性连接至晶体管TFT1的第二端T1b及晶体管TFT2的控制端T2c，且电容C的另一端Cb电性连接至晶体管TFT2的第一端T2a。简言之，在本实施例中，像素驱动电路120是采二个晶体管及一个电容(2T1C)的架构。

请参照图7A，介电层130设置于像素驱动电路120A上。像素驱动电路120A位于介电层130与基底110之间。请参照图7A及图8，第二电路电极144设置于介电层130上且电性连接至共用线L_VSS(即，图8的像素驱动电路120A的点P144)。第一电路电极141、142设置于介电层130上。第一电路电极141电性连接至晶体管TFT2的第二端T2b(即，图8的像素驱动电路120A的点P141)。第二电路电极142电性连接至图8的像素驱动电路120A的点P142。与前述实施例不同的是，在尚未完成电镀工序以前，在本实施例中，第一电路电极142并未与共用线L_VSS电性连接(即，图8的像素驱动电路120A的点P142与点P144未电性连接)。

请参照图7B及图7C，接着，利用电镀工序于驱动背板100A的第一电路电极141、第一电路电极142及第二电路电极144上分别形成第一导电图案151、第一导电图案152及第二导电图案154，其中第一导电图案151、第一导电图案152及第二导电图案154分别与第一电路电极141、第一电路电极142及第二电路电极144电性连接。第一导电图案151、第一导电图案152及第二导电图案154于同一电镀工序中完成的，而第一导电图案151、第一导电图案152及第二导电图案154的材质相同。

请参照图7C，值得注意的是，第一导电图案151、152的厚度H11、H12与第二导电图案154的厚度H22具有差值ΔH2。也就是说，第一导电图案151、152的顶面151a、152b与第二导电图案154的顶面154a具有高低差。在本实施例中，所述差值的绝对值|ΔH2|以大于或等于5μm为佳；举例而言，所述差值的绝对值|ΔH2|可大于或等于5μm且小于或等于30μm；但本发明不以此为限。

以下配合图7B、图7C、图8、图9、图10及图11，举例说明如何在同一电镀工序中形成厚度不同的第一导电图案151、152及第二导电图案154，并使第一电路电极142与像素驱动电路120A的共用线L_VSS电性连接。

图9示出于进行电镀工序时施加在本发明一实施例的像素驱动电路120A的电源线L_VDD上的信号V11。

图10示出于进行电镀工序时施加在本发明一实施例的第一电路电极142上的信号V12。

图11示出于进行电镀工序时施加在本发明一实施例的像素驱动电路120A的共用线L_VSS上的信号V22。

请参照图7B、图7C、图8、图9、图10及图11，在本实施例中，于进行电镀工序时，输入一栅极低电压至数据线DL，输入一栅极低电压至扫描线GL，输入图9的信号V11至电源线L_VDD，输入图10的信号V12至第一电路电极142，且输入图11的信号V22至共用线L_VSS。此时，提供至第一电路电极141(即，图8的像素驱动电路120A的点P141)的第一信号实质上等于图9的信号V11，提供至第一电路电极142的第一信号(即，图8的像素驱动电路120A的点P142)实质上等于图10的信号V12，且提供至第二电路电极144的第二信号(即，图8的像素驱动电路120A的点P144)实质上等图11的信号V22。

在本实施例中，电镀工序可包括第一阶段及第二阶段；于电镀工序的第一阶段的时间T1内，主要是制造出第一导电图案151、152与第二导电图案154的厚度差；于电镀工序的第二阶段的时间T2内，主要是使第一导电图案151、152与第二导电图案154增厚，进而使第一导电图案152与第二导电图案154相接触，且使第一导电图案152能通过第二导电图案154电性连接至像素驱动电路120A的共用线L_VSS。

请参照图7B、图9及图11，于电镀工序的第一阶段的时间T1内，信号V11包括多个第一脉冲，信号V11的多个第一脉冲具有第一周期t11p，且每一第一脉冲具有一时间长度t11；信号V22包括多个第二脉冲，多个第二脉冲具有第二周期t22p，且每一第二脉冲信号具有一时间长度t22；特别是，t11p、t11、t22p及t22满足下式：(T1/t11p)·t11≠(T1/t22p)·t22，其中T1为电镀工序的第一阶段的时间。

(T1/t11p)·t11≠(T1/t22p)·t22，意味着在电镀工序的第一阶段的时间T1内，第一电路电极141被施加电压的时间(例如：在第一阶段的时间T1内，信号V11的多个第一脉冲的多个时间长度t11的和)与第二电路电极144被施加电压的时间(例如：在第一阶段的时间T1内，信号V22的多个第二脉冲的多个时间长度t22的和)不同。藉此，累积在第一电路电极141上的电镀金属离子的数量与累积在第二电路电极144上的电镀金属离子的数量不同，进而使得分别形成在第一电路电极141及第二电路电极144上的第一导电图案151及第二导电图案154的厚度H11’、H22’不同。

在本实施例中，t11p、t11、t22p及t22可满足下式：(T1/t11p)·t11>(T1/t22p)·t22，而使得第一导电图案151的厚度H11’大于第二导电图案154的厚度H22’。然而，本发明不限于此，在其它实施例中，t11p、t11、t22p及t22也可以满足：(T1/t11p)·t11<(T1/t22p)·t22，而使得第一导电图案151的厚度H11’小于第二导电图案154的厚度H22’。

使得t11p、t11、t22p及t22满足下式：(T1/t11p)·t11≠(T1/t22p)·t22的方法有许多种。举例而言，在本实施例中，信号V11的每一第一脉冲的时间长度t11实质上可等于信号V22的每一第二脉冲的时间长度t22，而第一周期t11p与第二周期t22p不同(即，信号V11的多个第一脉冲的频率与信号V22的多个第二脉冲的频率不同)。然而，本发明不限于此，在另一实施例中，信号V11的每一第一脉冲的时间长度t11与信号V22的每一第二脉冲的时间长度t22可不同，而第一周期t11p与第二周期t22p可相同；在又一实施例中，信号V11的每一第一脉冲的时间长度t11与信号V22的每一第二脉冲的时间长度t22可不同，第一周期t11p与第二周期t22p也可不同，只要使得t11p、t11、t22p及t22满足下式：(T1/t11p)·t11≠(T1/t22p)·t22，即可。

请参照图7B、图10及图11，信号V12包括多个第一脉冲，信号V12的多个第一脉冲具有第一周期t12p，且每一第一脉冲具有一时间长度t12。信号V22包括多个第二脉冲，多个第二脉冲具有第二周期t22p，且每一第二脉冲信号具有一时间长度t22。特别是，t12p、t12、t22p及t22满足：(T1/t12p)·t12≠(T1/t22p)·t22，其中T1为电镀工序的第一阶段的时间。

(T1/t12p)·t12≠(T1/t22p)·t22，意味着在同一电镀工序的第一阶段中，第一电路电极142被施加电压的时间(即，在第一阶段的时间T1内，信号V12的多个第一脉冲的多个时间长度t12的和)与第二电路电极144被施加电压的时间(即，在第一阶段的时间T1内，信号V22的多个第二脉冲的多个时间长度t22的和)不同。藉此，累积在第一电路电极142上的电镀金属离子的数量与累积在第二电路电极144上的电镀金属离子的数量不同，进而使得分别形成在第一电路电极142及第二电路电极144上的第一导电图案152及第二导电图案154的厚度H12’、H22’不同。

举例而言，在本实施例中，t12p、t12、t22p及t22可满足下式：(T1/t12p)·t12>(T1/t22p)·t22，而使得第一导电图案152的厚度H12’大于第二导电图案154的厚度H22’。然而，本发明不限于此，在其它实施例中，t12p、t12、t22p及t22也可以满足：(T1/t12p)·t12<(T1/t22p)·t22，而使得第一导电图案152的厚度H12’小于第二导电图案154的厚度H22’。

使得t12p、t12、t22p及t22满足下式：(T1/t12p)·t12≠(T1/t22p)·t22的方法有许多种。举例而言，在本实施例中，信号V12的每一第一脉冲的时间长度t12实质上可等于信号V22的每一第二脉冲的时间长度t22，而第一周期t12p与第二周期t22p不同(即，信号V12的多个第一脉冲的频率与信号V21的多个第二脉冲的频率不同)。然而，本发明不限于此，在另一实施例中，信号V12的每一第一脉冲的时间长度t12与信号V22的每一第二脉冲的时间长度t22可不同，第一周期t12p与第二周期t22p可相同；在又一实施例中，信号V12的每一第一脉冲的时间长度t12与信号V22的每一第二脉冲的时间长度t22可不同，第一周期t12p与第二周期t22p也可不同，只要使得t12p、t12、t22p及t22满足下式：(T1/t12p)·t12≠(T1/t22p)·t22，即可。

此外，与前述实施例不同的是，在本实施例中，电镀工序还包括第二阶段，通过电镀工序的第二阶段可使第一电路电极142与像素驱动电路120A的共用线L_VSS电性连接(即，图8的像素驱动电路120A的点P142与点P144互相电性连接)。

请参照图7C、图8、图9、图10及图11，具体而言，在本实施例中，于侦测到第一导电图案152与第二导电图案154接触后，电镀工序的第一阶段的时间T1的结束，而进入电镀工序的第二阶段的时间T2。在进入电镀工序的第二阶段的时间T2后，可令信号V12与信号V22实质上相同，以使信号V12、V22不会互相干扰，且第一导电图案152及第二导电图案154可持续朝多个方向增厚。通过电镀工序的第二阶段，第一导电图案152及第二导电图案154的接触面积增加，而使得第一导电图案152及第二导电图案154的电性连接更为稳固。当第一导电图案152及第二导电图案154相接触后，原本未与像素驱动电路120A的共用线L_VSS电性连接的第一导电图案152便可通过第二导电图案154及第二电路电极144电性连接至像素驱动电路120A的共用线L_VSS。

图12为图7B的第一电路电极141、第一电路电极142、第二电路电极144、第一导电图案151、第一导电图案152及第二导电图案154的上视示意图。图7B对应图12的剖线I-I’。

图13为图7C的第一电路电极141、第一电路电极142、第二电路电极144、第一导电图案151、第一导电图案152及第二导电图案154的上视示意图。图7C对应图13的剖线II-II’。

请参照图7B及图12，在本实施例中，多个第一电路电极151、152在一方向d上具有一第一间距Xpad；第二电路电极154与第一电路电极152于结构上分离且在方向d上具有一第二间距Xppath，且第二间距Xppath小于第一间距Xpad。请参照图7C及图13，藉此，在完成上述的电镀工序的第一阶段及第二阶段后，第一导电图案152与第二导电图案154会相接触，而第一导电图案151与第一导电图案152不会相接触。

请参照图7C、图8及图13，在本实施例中，电性连接至晶体管TFT2的第二端T2b的第一导电图案151具有超出第一电路电极141的延伸部151-1，第一导电图案151的延伸部151-1在方向d上具有第一长度D1，第二导电图案154具有超出第二电路电极144的延伸部154-1，第二导电图案154的延伸部154-1在方向d上具有第二长度D2，第二间距Xppath小于或等于第一长度D1与第二长度D2的和，且第一间距Xpad大于第一长度D1的两倍。

请参照图7D，然后，在本实施例中，可选择性地进行一化学镀工序，以在第一导电图案151、第一导电图案152及第二导电图案154上形成第一连接图案161、第一连接图案162及第二连接图案164。

请参照图7E，最后，转置发光二极管元件200于至少一第一导电图案151、152上，且令发光二极管元件200电性连接至至少一第一导电图案151、152，于此便完成显示装置10A。

显示装置10A具有与前述的显示装置10类似的功效及优点，于此便不再重述。

图14A至图14D为本发明一实施例的显示装置10B的制造流程的剖面示意图。

请参照图14A，首先，提供驱动背板100B。驱动背板100A包括基底110、像素驱动电路120、介电层130、第一电路电极141及第一电路电极142。

图15为本发明一实施例的像素驱动电路120B的电路示意图。请参照图14A及图15，本实施例的像素驱动电路100B与前述的像素驱动电路100A可相同，于此便不再重述。

请参照图14A及图15，介电层130设置于像素驱动电路120B上。像素驱动电路120B位于介电层130与基底110之间。第一电路电极141、142及第二电路电极144设置于介电层130上。第一电路电极141电性连接至晶体管TFT2的第二端T2b。

请参照图14B，接着，利用电镀工序于驱动背板100B的第一电路电极141及第一电路电极142上分别形成第一导电图案151及第一导电图案152。

图16示出于进行电镀工序时施加于本发明一实施例的像素驱动电路120B的电源线L_VDD上的信号V11。

图17示出于进行电镀工序时施加于本发明一实施例的第一电路电极142上的信号V12。

请参照图7B、图9及图10，在前述的显示装置10A的实施例中，于进行电镀工序时，施加在像素驱动电路120A的电源线L_VDD上的信号V11实质上等于施加在第一电路电极142上的信号V12；也就是说，提供至第一电路电极141的第一信号实质上等于提供至第一电路电极142的第一信号。请参照图14B、图16及图17，然而，在本实施例中，提供至第一电路电极141的第一信号与提供至第一电路电极142的第一信号可不相同，以使得分别形成在第一电路电极141及第一电路电极142上的第一导电图案151的厚度H11及第一导电图案152的厚度H12不同。

请参照图14B、图15、图16及图17，在本实施例中，于进行电镀工序时，输入一栅极低电压至数据线DL，输入一栅极低电压至扫描线GL，输入图16的信号V11至电源线L_VDD，且输入图17的信号V12至第一电路电极142。此时，提供至第一电路电极141的第一信号实质上等于图16的信号V11。

信号V11包括多个第一脉冲，信号V11的多个第一脉冲具有第一周期t11p，且每一第一脉冲具有一时间长度t11。信号V12包括多个第一脉冲，多个第一脉冲具有第二周期t12p，且每一第一脉冲信号具有一时间长度t12。特别是，t11p、t11、t12p及t12满足下式：(T1/t11p)·t11≠(T1/t12p)·t12，其中T1为电镀工序的第一阶段的时间。也就是说，在同一电镀工序的第一阶段中，第一电路电极141被施加电压的时间(即，在第一阶段的时间T1之内，信号V11的多个第一脉冲的多个时间长度t11的和)与第一电路电极142被施加电压的时间(即，在第一阶段的时间T1内，信号V12的多个第一脉冲的多个时间长度t12的和)不同。藉此，累积在第一电路电极141上的电镀金属离子的数量与累积在第一电路电极142上的电镀金属离子的数量不同，进而使得分别形成在第一电路电极141及第一电路电极142上的第一导电图案151的厚度H11及第一导电图案152的厚度H12不同。

举例而言，在本实施例中，t11p、t11、t12p及t12可满足下式：(T1/t11p)·t11<(T1/t12p)·t12，而使得第一导电图案151的厚度H11小于第一导电图案152的厚度H12。然而，本发明不以此为限，在其它实施例中，t11p、t11、t12p及t12也可满足下式：(T1/t11p)·t11>(T1/t12p)·t12，而使得第一导电图案151的厚度H11大于第一导电图案152的厚度H12。

使得t11p、t11、t12p及t12满足：(T1/t11p)·t11≠(T1/t12p)·t12的方法有许多种。举例而言，在本实施例中，信号V11的每一第一脉冲的时间长度t11可小于信号V12的每一第一脉冲的时间长度t12，而第一周期t11p与第一周期t12p可相同。然而，本发明不限于此，在另一实施例中，信号V11的每一第一脉冲的时间长度t11与信号V12的每一第一脉冲的时间长度t12可相同，而第一周期t11p与第一周期t21p可不同；在又一实施例中，信号V11的每一第一脉冲的时间长度t11与信号V12的每一第一脉冲的时间长度t12可不同，且第一周期t11p与第一周期t12p也可不同，只要使得t11p、t11、t12p及t12满足下式：(T1/t11p)·t11≠(T1/t12p)·t12，即可。

请参照图14C，然后，在本实施例中，可选择性地进行一化学镀工序，以在第一导电图案151及第一导电图案152形成第一连接图案161及第一连接图案162。

请参照图14D，最后，转置发光二极管元件200于至少一第一导电图案151、152上，且令发光二极管元件200电性连接至至少一第一导电图案151、152，于此便完成显示装置10B。

值得一提的是，在本实施例中，用以与发光二极管元件200电性连接的第一导电图案151及第一导电图案152具有一厚度差(即，H11-H12)，第一导电图案151及第一导电图案152的厚度差(即，H11-H12)可弥补发光二极管元件200的第一电极240及第二电极250的高低差(即，高度h1减去高度h2)，进而提升发光二极管元件200的转置良率。举例而言，在本实施例中，H11、H12、h1及h2可满足下式：(h1-h2)≤(H12-H11)，但本发明不以此为限。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明做出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (12)

1.一种显示装置，其特征在于，包括：

一基底；

一像素驱动电路，设置于该基底上，其中该像素驱动电路包括：

一电源线；

一晶体管，具有一第一端、一第二端及一控制端，其中该晶体管的该第一端电性连接至该电源线；以及

一共用线；

一介电层，设置于该像素驱动电路上；

至少一第一电路电极，设置于该介电层上，且电性连接至该晶体管的该第二端及该共用线的至少一者；

至少一第二电路电极，设置于该介电层上，且电性连接至该电源线及该共用线的至少一者；

至少一第一导电图案，设置于该至少一第一电路电极上，且电性连接至该至少一第一电路电极；

至少一第二导电图案，设置于该至少一第二电路电极上，且电性连接至该至少一第二电路电极，其中该至少一第一导电图案的材质与该至少一第二导电图案的材质相同，且该至少一第一导电图案的厚度与该至少一第二导电图案的厚度具有一差值；以及

一发光二极管元件，设置于该至少一第一导电图案上，且电性连接至该至少一第一导电图案。

2.如权利要求1所述的显示装置，其特征在于，该至少一第一电路电极包括多个第一电路电极，该些第一电路电极分别电性连接至该晶体管的该第二端及该共用线，该些第一电路电极在一方向上具有一第一间距；该至少一第二电路电极包括电性连接至该共用线的一第二电路电极，该第二电路电极与电性连接至该共用线的一该第一电路电极于结构上分离且在该方向上具有一第二间距，且该第二间距小于该第一间距。

3.如权利要求2所述的显示装置，其特征在于，该至少一第一导电图案包括分别设置于该些第一电路电极上的多个第一导电图案；该至少一第二导电图案包括设置于该第二电路电极上的一第二导电图案；电性连接至该共用线的该第一导电图案与该第二导电图案接触。

4.如权利要求2所述的显示装置，其特征在于，电性连接至该晶体管的该第二端的一该第一导电图案具有超出一该第一电路电极的一延伸部，该第一导电图案的该延伸部在该方向上具有一第一长度，该第二导电图案具有超出该第二电路电极的一延伸部，该第二导电图案的该延伸部在该方向上具有一第二长度，且该第二间距小于或等于该第一长度与该第二长度的和。

5.如权利要求2所述的显示装置，其特征在于，电性连接至该晶体管的该第二端的一该第一导电图案具有超出一该第一电路电极的一延伸部，该第一导电图案的该延伸部在该方向上具有一第一长度，且该第一间距大于该第一长度的两倍。

6.如权利要求1所述的显示装置，其特征在于，该至少一第一电路电极包括分别电性连接至该晶体管的该第二端及该共用线的多个第一电路电极，该至少一第一导电图案包括分别设置于该些第一电路电极上的多个第一导电图案，该发光二极管元件的一第一电极及一第二电极分别电性至该些第一导电图案，且该些第一导电图案的多个厚度不同。

7.如权利要求1所述的显示装置，其特征在于，该差值的绝对值大于或等于5μm。

8.如权利要求1所述的显示装置，其特征在于，该差值的绝对值大于或等于5μm且小于或等于30μm。

9.一种显示装置的制造方法，其特征在于，包括：

提供一驱动背板，该驱动背板包括一基底、一像素驱动电路、一介电层、至少一第一电路电极及至少一第二电路电极，该像素驱动电路设置于该基底上，该像素驱动电路包括一电源线、一晶体管及一共用线，该晶体管具有一第一端、一第二端及一控制端，该晶体管的该第一端电性连接至该电源线，该介电层设置于该像素驱动电路上，该至少一第一电路电极设置于该介电层上且电性连接至该晶体管的该第二端及该共用线的至少一者，该至少一第二电路电极设置于该介电层上且电性连接至该电源线及该共用线的至少一者；

利用一电镀工序于该驱动背板的该至少一第一电路电极及该至少一第二电路电极上分别形成该至少一第一导电图案及该至少一第二导电图案，其中该至少一第一导电图案的材质与该至少一第二导电图案的材质相同，且该至少一第一导电图案的厚度与该至少一第二导电图案的厚度具有一差值；以及

转置一发光二极管元件于该至少一第一导电图案上，且令该发光二极管元件电性连接至该至少一第一导电图案。

10.如权利要求9所述的显示装置的制造方法，其特征在于，利用该电镀工序于该驱动背板的该至少一第一电路电极及该至少一第二电路电极上分别形成该至少一第一导电图案及该至少一第二导电图案的步骤包括：

提供至少一第一信号及至少一第二信号分别至该至少一第一电路电极及该至少一第二电路电极，其中该电镀工序至少包括一第一阶段；于该电镀工序的该第一阶段，该至少一第一信号及该至少一第二信号分别包括多个第一脉冲及多个第二脉冲，该些第一脉冲具有一第一周期t1p，每一该第一脉冲具有一时间长度t1，该些第二脉冲具有一第二周期t2p，每一该第二脉冲信号具有一时间长度t2，T1为该电镀工序的该第一阶段的时间，且(T1/t1p)·t1≠(T1/t2p)·t2。

11.如权利要求10所述的显示装置的制造方法，其特征在于，该第一周期t1p与该第二周期t2p不同。

12.如权利要求10所述的显示装置的制造方法，其特征在于，利用该电镀工序于该驱动背板的该至少一第一电路电极及该至少一第二电路电极上分别形成该至少一第一导电图案及该至少一第二导电图案的步骤更包括：

在一该第一导电图案与一该第二导电图案接触后，该电镀工序进入接续该第一阶段的一第二阶段；于该电镀工序的该第二阶段，令该第一信号与该第二信号实质上相同。

Images