CN112514052A - 多层特征填充 - Google Patents

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邓若鹏
高举文
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Abstract

本发明描述了用导电材料填充半导体衬底结构的方法和装置。所述方法包括在结构中沉积多层主体金属膜，其中一种或多种沉积条件在从层到层过渡时改变。所述方法导致高填充质量、高产量、低前体消耗和低粗糙度。还提供了执行该方法的多站式室。

Description

多层特征填充
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背景技术
含钨和含其他金属材料的沉积是许多半导体制造工艺不可或缺的一部分。这些材料可用于水平互连件、相邻金属层之间的通孔以及金属层和器件之间的触点。然而，随着器件的缩小以及工业中使用更复杂的图案化方案，钨薄膜的沉积成为一个挑战。在复杂的高深宽比结构(例如3D NAND结构)中进行沉积特别具有挑战性。
这里提供的背景描述是为了总体呈现本公开的背景的目的。当前指定的发明人的工作在其在此背景技术部分以及在提交申请时不能确定为现有技术的说明书的各方面中描述的范围内既不明确也不暗示地承认是针对本公开的现有技术。
发明内容
本公开内容的一个方面涉及一种用导电材料填充部分制成的半导体衬底的3-D结构的方法，所述3-D结构包括侧壁，在所述侧壁中的多个开口通向具有多个内部区域的多个特征，所述多个内部区域能通过所述开口流体地进入，所述方法包括：在所述3-D结构内沉积所述导电材料的第一主体层，使得所述第一主体层部分地填充所述3-D结构的所述多个内部区域；在所述3-D结构内，在所述第一主体层上沉积所述导电材料的第二主体层，使得所述第二主体层至少部分地填充所述3-D结构的所述多个内部区域；以及在所述3-D结构内，在所述侧壁上沉积所述导电材料的第三主体层，其中在不同条件下沉积所述第一主体层、所述第二主体层和所述第三主体层。根据多种实施方案，所述方法可以包括以下特征中的一个或多个。所述方法中，所述导电材料是钨。所述方法中，通过原子层沉积(ALD)工艺来沉积所述第一主体层和所述第二主体层。所述方法中，通过ALD工艺沉积第三主体层。所述方法中，通过化学气相沉积(CVD)工艺沉积所述第三主体层。所述方法中，所述ALD工艺中的每一种包括含金属前体与还原剂的连续脉冲。所述方法中，所述含金属前体的脉冲的流率和脉冲时间中的一者或多者在所述第一主体层的沉积期间是较大的。所述方法还包括在所述第三主体层上沉积所述导电材料的第四主体层。所述方法中，所述导电材料是钼、钌或钴。所述方法还包括在所述主体层中的两者的沉积之间将所述衬底暴露于氮气(N2)浸泡中。
本公开内容的另一方面还涉及一种方法，其包括：提供衬底至多站式沉积室；在第一组条件下，在所述多站式沉积室的第一站中在所述衬底上沉积第一金属主体层；将所述衬底传送到所述多站式沉积室的第二站，并且在第二组条件下，在所述第一主体层上沉积第二金属主体层；将所述衬底传送到所述多站式沉积室的第三站，并且在第三组条件下，在所述第二主体层上沉积第三金属主体层，其中从所述第一组条件过渡到所述第二组条件包括以下项中的一项或多项：改变金属前体的脉冲时间，改变金属前体流率，以及改变基座温度，而从所述第二组条件过渡到所述第三组条件包括以下项中的一项或多项：改变金属前体的脉冲时间，改变金属前体的流率，以及改变基座温度。改变工艺条件(例如，基座温度)涉及在不同的站设置不同的条件；例如，第一站的第一基座温度和第二站的第二基座温度。
根据多种实施方案，所述方法可以包括以下特征中的一个或多个。所述方法中，所述金属是钨、钼、钴和钌中的一种。所述方法中，从所述第一组条件过渡到所述第二组条件包括：增大金属前体的流率或增加金属前体的脉冲时间。所述方法中，从所述第一组条件过渡到所述第二组条件包括：增加清扫时间。所述方法中，从所述第一组条件过渡到所述第二组条件包括：减小金属前体的流率或减少金属前体的脉冲时间。
本公开内容的另一方面涉及一种多站式室，其包括：第一站，其包括第一喷头和第一基座；第二站，其包括第二喷头和第二基座；第一站，其包括第三喷头和第三基座；以及控制器，其包括机器可读指令以：在第一组条件下，在所述多站式沉积室的所述第一站中在所述衬底上沉积第一金属主体层；将所述衬底传送到所述多站式沉积室的所述第二站，并且在第二组条件下，在所述第一主体层上沉积第二金属主体层；将所述衬底传送到所述多站式沉积室的所述第三站，并且在第三组条件下，在所述第二主体层上沉积第三金属主体层，其中从所述第一组条件过渡到所述第二组条件包括以下项中的一项或多项：改变金属前体的脉冲时间，改变金属前体流率，以及改变基座温度，而从所述第二组条件过渡到所述第三组条件包括以下项中的一项或多项：改变金属前体的脉冲时间，改变金属前体的流率，以及改变基座温度。
这些和其他方面在下面参考附图进一步描述。
附图说明
图1A根据多种实施方案示出了可以被设计为填充有钨材料或者其他导电材料的衬底中的竖直特征的横截面。
图1B示出了与图1A类似的特征的示例，但是该示例由于存在衬于特征的底部、侧壁和开口的下层而具有内凹轮廓。
图1C根据多种实施方案示出了水平特征的自顶向下的俯视图，该水平特征大致在其侧壁的中间呈现出收缩部，其可以用钨材料或者其他导电材料填充。在一些实施方案中，这种水平特征可以是在竖直集成的存储器结构中被称为字线特征的特征。
图1D示出了与图1C相同的水平特征的侧视图，但是这里示出了通向竖直结构的开口，因此形成竖直结构的一部分。
图2A呈现了3D竖直存储器NAND(VNAND)结构(形成在半导体衬底上)的横截面侧视图，该结构具有VNAND堆叠件(左和右)、中央竖直结构以及在中央竖直结构的相对侧壁上具有开口的多个堆叠的水平特征。
图2B呈现了图2A的侧视图中所示的VNAND结构的俯视截面图，其中，截面图是通过沿图2A中的虚线水平线所指示的水平截面截取获得。
图3A显示了与图2A中所示的VNAND结构类似的竖直横截面(切口)，但是在图3A中，集中于单对的字线，并且另外示意性地示出了导致字线中形成空隙的钨填充工艺。
图3B显示了与图2A所示的VNAND结构类似的VNAND结构的水平横截面(切口)，并且还示意性地示出了图3A中的空隙的存在。
图3C显示了从上方横截面观看的单个字线，并且示出了由于图中所示的柱的存在，钨材料的通常共形的沉积如何开始夹断所展示的字线特征的内部。
图4根据多种实施方案示出了说明用钨或其他导电材料填充3D NAND结构的方法中的某些操作的工艺流程图。
图5提供了3D NAND结构的单个字线的示意图，其包括导电材料的多个主体层。
图6A根据多种实施方案示出了用于形成3D NAND结构的整体集成方案，其包括多层主体沉积工艺。
图6B示出了产生的3D NAND结构的示例的一部分，该3D NAND结构包括导电字线、氧化物层和通孔。
图7是根据本文描述的实施方案的适于进行沉积工艺的处理系统的框图。
具体实施方式
在以下的描述中，阐述了许多具体细节以提供对所呈现的实施方案的充分理解。所公开的实施方案可以在没有这些具体细节中的一些或全部的情况下实施。在其他实例中，未详细描述公知的处理操作，以避免不必要地模糊所公开的实施方案。虽然将结合具体实施方案描述所公开的实施方案，但应当理解的是其并不旨在限制所公开的实施方案。
对特征的金属填充用于半导体器件的制造中，以形成电触点。在一些沉积工艺中，首先将金属成核层沉积到特征中。通常，成核层是薄的保形层，其用于促进随后在其上形成主体材料。可以沉积成核层以保形地涂覆特征表面(侧壁和如果存在的底部)。与这些表面的保形可能对于支持高质量沉积至关重要。通常使用原子层沉积(ALD)方法沉积成核层。
在ALD技术中，顺序地向反应室注入反应物的脉冲。这些脉冲通常通过反应物之间的清扫气体的脉冲从反应室中清除。第一反应物可以被吸附到衬底上，其可用于与下一反应物反应。以周期性的方式重复该工艺，直到实现所需的厚度。使用反应物的连续脉冲来沉积成核层也可以称为脉冲成核层(PNL)技术。在所公开的实施方案的上下文中，化学气相沉积(CVD)体现了一些工艺，在这些工艺中，将反应物一起引入到反应器中以进行气相或表面反应。PNL和ALD工艺不同于CVD工艺，反之亦然。
在沉积金属成核层之后，通常通过CVD或ALD工艺，可以沉积主体金属。主体金属膜不同于金属成核层。如本文所使用的主体金属是指用于填充特征的大部分或全部(例如特征的至少约50％)的金属。与成核层不同(该成核层是薄的保形膜，其用于促进随后在其上形成主体材料)，主体金属用于承载电流。与成核膜相比，其特征可能在于较大的晶粒尺寸和较低的电阻率。在多种实施方案中，主体材料沉积到至少50埃
Figure BDA0002927198520000051
的厚度。
随着器件缩放到较小的技术节点并使用更复杂的图案化结构，钨填充面临着各种挑战。例如，钨的常规沉积涉及使用含氟前体六氟化钨(WF6)。然而，WF6的使用导致氟某种程度地掺入沉积的钨膜中。氟的存在会导致电迁移和/或氟扩散到相邻的部件中并损坏触点，从而降低器件的性能。一个挑战是减少沉积的钨膜中的氟含量。某些氟浓度的影响随着特征尺寸的减小而增加。这是因为较薄的膜在较小的特征中沉积，而沉积的钨膜中的氟更可能穿过较薄的膜扩散。
另一个挑战是实现均匀的台阶覆盖，特别是在沉积到高深宽比和复杂结构(例如3D NAND结构)中时。这是因为可能难以实现均匀地暴露于沉积气体，特别是当结构的某些部分更容易被沉积气体接触时。在小的特征或具有高深宽比的特征中的沉积会导致在沉积的钨内形成空隙。空隙只是结构或特征内的区域，该区域在周围区域填充之后将不被填充。通常，空隙的形成是由于在特征入口附近的沉积材料不成比例的堆积所致，导致入口被阻塞并夹断了特征的内部空间，从而阻止了内部容积空间内的进一步沉积。一旦被阻塞或夹断，反应沉积前体物质就没有进入内部空间的进入路径，从而阻止了这些区域内任何进一步的沉积发生。
本文描述了用导电材料填充半导体衬底结构的方法、装置和系统。以下优点中的一个或多个可以通过本文描述的方法的实现方案来实现。在一些实施方案中，在挑战填充结构中实现了良好的(即，低空隙的)填充。在相同或其他实施方案中，前体消耗被控制并且可以在多层工艺上平衡以最小化总消耗。在相同或其他实施方案中，产量增加。
如上所述，与用钨材料填充半导体衬底结构和特征有关的重大问题是在钨填充工艺中形成接缝和空隙。特别地，具有特征(其具有一个或多个狭窄和/或内凹的开口或狭窄部或仅仅具有相对高的深宽比)的结构可能是有问题的。图1A示出了可以用钨材料填充的衬底103中的竖直特征101的横截面。这样的竖直特征具有特征开口105和侧壁107。竖直特征101可具有至少约2：1，或至少约4：1，或至少约6：1，或至少约10：1，或至少约20：1，或者甚至更高的深宽比。特征开口105的直径可以在约10纳米至500纳米之间，例如，在约25至300纳米之间。
同样，图1B示出了类似的特征101的示例，但是由于存在衬于特征101的底部、侧壁和开口的下层113，所以具有内凹的轮廓。内凹的轮廓是表现出在特征开口与特征的底部或闭合端之间的某个位置处的横截面变窄，从而在轮廓上显示出“瓶颈”的横截面。在某些情况下，内凹的轮廓可能会从特征开口向内逐渐变窄，或者刚好在特征开口本身处包括突起。图1B再次示出了后者的示例，其中变窄是由于存在下层113，该下层113在特征开口附近比在特征的底部上或进一步在特征侧壁107下方更厚，从而形成突起115。下层113可以是例如扩散阻挡层、粘附层、成核层或前述项的任意组合，或任何其他潜在有用或有利的材料层。
在一些实施方案中，特征的侧壁中的一个或多个收缩部可能造成难以实现均匀的钨填充。图1C示出了示例性水平特征121的俯视图，该水平特征121大致在其侧壁107的中间呈现出限制进入内部区域110的收缩部109。在一些实施方案中，这种水平特征可以是在竖直集成存储器结构中被称为“字线”的特征，所述竖直集成存储器结构诸如以下更详细描述的3-D竖直NAND(VNAND)结构。图1D示出了相同的水平特征121的侧视图，该特征具有通向竖直结构122的开口105，从而形成竖直结构122的一部分。在一些实施方案中，并且对于某些沉积化学和工艺，在这种结构中实现均匀的钨填充可能具有挑战性，因为足够数量的每种沉积前体必须竖直向下行进到结构122的底部，然后水平穿过水平特征121，尤其是穿过收缩区域109。再次，注意，图1C示出了水平特征121和收缩部109的俯视图表示，而图1D示出了其侧视图。因此，根据这些图，显而易见的是，在该实施方案中，收缩部109从特征121的侧壁107水平地和竖直地向内延伸。然而，应当理解，在其他实施方案中，特征内的收缩部仅可以存在于两个横截面维度中的一个中，并且任何类型的收缩部(无论是一维还是二维)都可能使均匀的钨填充更具挑战性。
本文所述的方法、装置和系统可用于填充竖直特征(例如，通孔)以及水平特征(例如竖直NAND(VNAND)结构内的水平字线)，这将在下面更详细地描述。具有要填充的结构或特征的衬底可以是200毫米、300毫米或450毫米的半导体晶片，或者直径在约200毫米到300毫米之间、或在约300毫米到450毫米之间、或大于约450毫米的晶片，或任何适当的尺寸的晶片。此外，所述方法、装置和系统可用于在其他类型的衬底(包括面板、显示衬底等)上用钨填充特征。尽管下面的描述主要涉及钨，但是这些方法和装置也可以用于填充可以使用CVD和ALD技术沉积的任何金属，包括钼、钌和钴。
在一些实施方案中，要填充在半导体衬底上的结构可以是具有多个水平特征的竖直结构，所述水平特征在竖直结构的侧壁中具有开口，所述开口通向(水平特征的)多个内部空间，这些内部空间可以从主竖直结构通过特征开口流体性地进入(fluidicallyaccessible)。
例如，图2A呈现了(形成在半导体衬底201上的)3D竖直存储器NAND(VNAND)结构200的截面侧视图，该结构200具有VNAND堆叠件(左205和右206)、中央竖直结构210以及具有在中央竖直结构210的相对侧壁240上的开口230的多个水平堆叠特征220。注意，图2A显示了所展示的VNAND结构的两个“堆叠件”，它们一起形成了“沟槽状”中央竖直结构210，但是，在某些实施方案中，可能有两个以上的“堆叠件”按顺序排列并且在空间上彼此平行地延伸，每对相邻的“堆叠件”之间的间隙形成中心竖直结构210，如图2A中明确示出的那样。在该实施方案中，水平特征220实际上是3D存储器“字线”，其可以通过开口230从竖直结构210流体性地进入。尽管在图中未明确指示，但是在图2A所示的两个VNAND堆叠件205、206(即左VNAND堆叠件和右VNAND堆叠件206)中都存在的水平特征220还可以从所述VNAND堆叠件的另一侧(分别位于最左边和最右边)通过由附加的VNAND堆叠件形成的相似的竖直结构(分别为最左边和最右边，但未显示)进入。换句话说，每个VNAND堆叠件205、206包含堆叠的字线，这些字线可通过中央竖直结构210从VNAND堆叠件的两侧流体性地进入。在图2A中示意性示出的特定示例中，每个VNAND堆叠件包含6对堆叠的字线，但是，在其他实施方案中，3-D VNAND存储器布局可以包含8对、或16对、或32对或64对竖直堆叠的字线，其对应于有开口230的16个、或32个、或64个或128个堆叠的水平字线特征220。注意，VNAND堆叠件中的字线通常是通过沉积交替堆叠的氧化硅层和氮化硅层并且接着使用工艺以去除氮化物层而形成的，从而在堆叠的氧化物层之间留有间隙。
这些间隙是待用钨填充的字线特征(在下面的描述中也简称为字线)。原理上，可以将任何数量的字线竖直堆叠在这种VNAND结构中，只要存在使其能形成的技术以及可以成功地(基本)实现竖直特征的无空隙填充的技术即可。因此，例如，VNAND堆叠件可包括2至256个之间的水平字线特征，或8至128个之间的水平字线特征，或16至64个之间的水平字线特征，依此类推(所列范围理解为包括所述端点)。图2B示出了与在图2A的侧视图中示出的相同VNAND结构200的俯视截面图，其中横截面穿过图2A中所示(即，由水平虚线所示)的水平部分260取得。图2B的横截面图示出了图2A所示的几排支柱250，这些支柱从半导体衬底201的底部竖直延伸到VNAND叠层200的顶部。在一些实施方案中，这些支柱250由多晶硅材料形成，并且在结构和功能上对VNAND结构200是重要的。在一些应用中，这种多晶硅柱可以用作由字线形成的堆叠存储器单元的栅电极。图2B的俯视图示出了支柱250在开口230中形成到字线220的收缩部，即，字线220从竖直结构210经由开口230的流体可进入性(如图2B中的箭头所示)被支柱250抑制。在一些实施方案中，相邻的多晶硅柱之间的水平间隙的尺寸在约1nm至20nm之间。流体可进入性的这种降低增加了用钨材料均匀填充字线220的难度。
字线220的结构以及由于柱250的存在而导致的用钨材料均匀填充字线的挑战在图3A、3B和3C中进一步示出。图3A展示了类似于图2A中所示的竖直贯穿VNAND结构200，但是这里集中于一对字线220，并且另外示意性地示出了钨填充工艺，其导致在字线220中形成空隙275。图3B也示意性地示出了空隙270，但是在该图中，通过水平穿过支柱250来示出，类似于图2B中所示的水平切口。图3B示出了在收缩部形成支柱250周围的钨材料的累积，该累积导致开口230的夹断，使得在空隙270的区域中不能沉积额外的钨材料。根据图3A和3B显而易见的是，无空隙的钨填充物依赖于足够数量的沉积前体向下迁移穿过竖直结构210、穿过开口220、经过收缩支柱250并且进入字线220的最远范围，然后围绕支柱250累积沉积的钨会导致开口220的夹断，并且防止进一步的前体迁移到字线230中。图3C展示了从上方横截面观看的单个字线230，并且示出了由于支柱250的显著宽度起到部分地阻塞、和/或缩小和/或限制本来应是通过字线220的开放路径的事实，钨材料的通常共形的沉积如何开始夹断字线220的内部。(应注意，图3C中的示例可以理解为图3B中所示的柱收缩部的支柱结构的3-D特征的2-D渲染，因此说明了在平面图而不是截面图中将看到的收缩部。)
在将钨沉积到上述字线中时，低电阻率和低应力很重要。然而，可以提供低电阻率和低应力的主体沉积工艺可能导致字线侧壁粗糙。也就是说，沉积在3D NAND结构的侧壁240上的钨膜可能具有高粗糙度，这可能导致后续集成工艺方面的问题。特别地，当回蚀钨以去除钨时，粗糙度可以传递到下伏的且随后沉积的层。
图4示出了说明用钨填充3D NAND结构的方法中的某些操作的工艺流程图。首先，可以在3D NAND结构的字线特征中沉积钨成核层(框401)。成核层的沉积会涉及含钨前体和还原剂的交替脉冲。含钨前体的实例包括氟化钨(WFx)、氯化钨(WClx)和六羰基钨(W(CO)6)。具体实例包括六氟化钨(WF6)、五氯化钨(WCl5)、六氯化钨(WCl6)和卤氧化钨(例如，WOxCly)。还原剂的实例包括硅烷(例如，SiH4)和硼烷，例如，乙硼烷(B2H6)。在一些实施方案中，成核层可能不是必需的。
接下来，使用第一组条件在字线特征中沉积第一主体层(框403)。在一些实施方案中，该主体层的特征在于低电阻率，并且在一些实施方案中，其特征在于低应力和/或低氟。由于未填充字线特征(成核层(如果沉积的话)除外)，因此可以使用相对较快的沉积技术。在一些实施方案中，这涉及在ALD工艺中含钨前体和氢(H2)或其他还原剂的交替脉冲以沉积第一钨层。清扫操作可能会将脉冲分离。相对较短的脉冲时间可用于沉积以增加产量。
在一些实施方案中，含钨前体是含氟前体，例如WF6。但是，可以使用其他含钨前体，其包括WFx、WClx和W(CO)6，示例包括WCl5、WCl6和WOxCly，其中x和y均大于0。
一旦这些特征开始闭合，可以改变沉积条件以避免夹断。在操作405，使用第二组条件沉积第二主体层。像第一主体层一样，第二主体层是低电阻率层，并且在一些实施方案中，是低应力和/或低氟层。与操作403一样，第二主体层可以用ALD沉积，其中第二组条件包括相对于操作403的一个或多个不同的时序、流率和温度。
例如，在一些实施方案中，操作405涉及相对于操作403增加的脉冲时间和增加的清扫时间。在特定实施方案中，可增加含钨前体脉冲时间。增加脉冲和/或清扫时间可以促进反应物扩散到字线中。在一些实施方案中，温度从操作403到操作405也可以改变；例如，较高的温度可用于加快反应时间。在一些实施方案中，可以使用较低的温度以使得反应物能在反应之前扩散到字线特征中。在一些实施方案中，第二组条件可以包括流率的变化。例如，可以增大含钨前体和/或还原剂的流率。
在操作407，在第三条件下沉积第三主体层。这可以被表征为覆盖层，例如覆盖层沉积在诸如3D NAND结构中的侧壁240之类的侧壁上。该层可以表征为低粗糙度。随着钨的去除，可以容许更高的电阻率和氟浓度。第三组条件可以包括以下任一条件：更快的计时，条件是使用ALD，脉冲时间比操作405的脉冲时间短；使用CVD代替ALD；在一种或多种反应气体流动期间或之间引入氮气(N2)；和B2H6/WF6 ALD。图5提供了3D NAND结构的单字线500的示意图，其包括第一主体层503、第二主体层505和第三主体层507。
在一些实施方案中，可以在主体层沉积之间改变含钨前体。
图6A示出了用于形成3D NAND结构的整体集成方案，其包括上述多层主体沉积工艺。在操作682中，提供衬底。在多种实施方案中，衬底是半导体衬底。衬底可以是硅晶片，例如200mm晶片，300mm晶片或450mm晶片，包括具有一层或多层材料的晶片，所述材料例如沉积在其上的介电、导电或半导电材料。
在操作684中，将交替的氧化物膜和氮化物膜的膜堆叠件沉积在衬底上。在多种实施方案中，沉积的氧化物层是氧化硅层。在多种实施方案中，沉积的氮化物层是氮化硅层。在一些实施方案中，每个氧化物层和氮化物层被沉积到大约相同的厚度，例如在约60nm至约600nm之间，或约
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膜堆叠件可以包括在48和562层之间的交替的氧化物层和氮化物层，其中每个氧化物层或氮化物层构成一层。包括交替的氧化物层和氮化物层的膜堆叠件可被称为ONON堆叠件。
在沉积ONON堆叠件之后，可以在衬底中蚀刻沟道。随后，参考图6A，在操作686中，在衬底上形成阶梯图案。本文所指的“阶梯图案”包括两个或更多个台阶，每个台阶包括氧化物层和氮化物层。每组氧化物层和氮化物层的顶层可以是用于在楼梯中形成台阶的氧化物或氮化物。在一些示例中，阶梯图案包括介于24至256个之间的台阶。可以使用多种图案化技术来形成阶梯图案。例如，一种技术可以包括在衬底上方沉积牺牲层并掩蔽衬底的区域以蚀刻每组氧化物层和氮化物层，从而形成阶梯。
每个台阶包括氮化物层和氧化物层，并且可以在约650nm至大约6000nm之间，例如约500nm。每个台阶的从上方的台阶的边缘伸出的区域可以称为“垫”。在图6A的操作688中，将氧化物沉积在衬底上方。在多种实施方案中，该氧化物可以与沉积在ONON堆叠件的层中的氧化物具有相同的组成。沉积温度可以介于室温至约600℃之间。在沉积氧化物之后，可以随后将竖直狭缝蚀刻到衬底中。
在操作690中，相对于衬底上的氧化物选择性地蚀刻氮化物。在一些示例中，可以使用选择性干蚀刻工艺来执行蚀刻。该操作从ONON堆叠件去除氮化物层，使得蚀刻物质流入竖直狭缝并选择性地蚀刻氮化物。应理解的是，选择性蚀刻涉及以比蚀刻第二材料更快的速率蚀刻第一材料。例如，相对于氧化物选择性地蚀刻氮化物意指以比氧化物蚀刻更快的速率蚀刻氮化物。使用湿蚀刻工艺选择性地蚀刻氮化物，例如通过将衬底暴露于磷酸(H3PO4)和/或稀氢氟酸(“DHF”)或这些溶液的混合物中进行。
在操作692中，将钨沉积到衬底的间隙中以形成钨字线。可以通过参照图4和图5描述的多层工艺来沉积主体钨。在一些实施方案中，在沉积主体钨之前，沉积阻挡层和/或钨成核层。可以回蚀第三主体钨层。在操作694中，竖直蚀刻氧化物以形成通孔。可以通过干蚀刻来蚀刻氧化物。在操作696中，将钨沉积在通孔中以形成连接钨字线的互连件。图6B示出了所得结构，其包括钨字线140和氧化物层111以及氧化物162中的通孔142。
尽管图4-6B提供了多层主体钨的示例性应用，但是所述方法可以被应用以填充包括图1a和1b所示的结构在内的其他结构。可以在每个阶段调整该工艺以便以不同的速度沉积膜，并且具有不同的台阶覆盖率、氟含量、应力和粗糙度。根据多种实施方案，任何多层主体层可以涉及以下操作之一：1)H2/WF6 ALD工艺；2)H2/WF6 ALD工艺与N2并流；3)H2/WF6 CVD工艺；和4)B2H6/WF6 ALD。
在一些实施方案中，在沉积后续的主体层之前，将主体层暴露于氮气(N2)或含氮的浸泡中。这样的处理可以产生界面来中断晶体生长，使得随后的主体层随较小晶体的生长而继续生长。
在一些实施方案中，可以实施上述方法来控制前体消耗。含金属前体的较短脉冲时间和/或较低流率可用于填充具有相对可进入的特征的结构(例如，如图4中的操作403和/或操作407中所示的)。所产生的相对较低的消耗可以平衡被用于填充结构的相对难以进入的部分(例如，如图4的操作405中所示的)的较长的脉冲时间和/或较高的流率。
还可以控制衬底温度以调整沉积速率、氟的掺入和应力。在3D NAND结构中沉积主体钨的示例性温度范围为300℃至500℃。
可以使用的含钨前体包括
尽管上面的描述主要描述了多层体钨层，但是这些方法可以使用例如包括钼、钴和钌在内的任何材料来实现复杂结构的特征填充。例如，可以通过在特征被封闭之前首先使用较快的沉积来控制前体消耗，然后使用较长的脉冲时间或较高的流速过渡到第二主体层。
为了沉积钼(Mo)，可以使用含钼的前体，包括使用六氟化钼(MoF6)、五氯化钼(MoCl5)、二氯二氧化钼(MoO2Cl2)、四氯氧化钼(MoOCl4)和六羰基钼(Mo(CO)6)。
为了沉积钌(Ru)，可以使用Ru前体。可以用于氧化反应的钌前体的实例包括(乙基苄基)(1-乙基-1,4-环己二烯基)Ru(0)、(1-异丙基-4-甲基苄基)(1,3-环己二烯基)Ru(0)、2,3-二甲基-1,3-丁二烯基)Ru(0)三羰基、(1,3-环己二烯基)Ru(0)三羰基和(环戊二烯基)(乙基)Ru(II)二羰基。与非氧化反应物反应的钌前体的实例是双(5-甲基-2,4-己二酮基)Ru(II)二羰基和双(乙基环戊二烯基)Ru(II)。
为了沉积钴(Co)，可以使用含钴的前体，包括使用二羰基环戊二烯基钴(I)、羰基钴、各种脒基钴前体、二氮杂二烯酸钴络合物、脒基钴/胍基钴前体及其组合。
为了沉积镍(Ni)，可使用包括环戊二烯基烯丙基镍(CpAllylNi)和MeCp2Ni的镍前体。
更一般地，所述方法和装置可以应用于使用任何导电材料来沉积多个主体层的复杂结构的特征填充。通过多层主体沉积可改善金属前体的消耗、产量优化、粗糙度控制和填充质量。
在一些实施方案中，多层体膜可包括不止一种金属。在特定示例中，钼和钨可以用于特征填充。参照图5，例如，第一主体层503可以是钼层，第二主体层505可以是ALD钨层，而第三主体层507可以是CVD钨层。
装置
任何合适的室均可用于实现所公开的实施方案。示例性沉积装置包括多种系统，例如
Figure BDA0002927198520000141
和
Figure BDA0002927198520000142
Max，其可从加州弗里蒙特的Lam Research Corp.获得，或多种其他市售的处理系统中的任何一种。该工艺可以在单个沉积站中或在多个沉积站上并行进行。图7是根据本文描述的实施方案的适于进行沉积工艺的处理系统的框图。系统700包括传送模块703。传送模块703提供清洁、加压的环境，以当被处理的衬底在各个反应器模块之间移动时使衬底被污染的风险最小化。根据本文所述的实施方案，能够执行PNL、ALD和CVD沉积的室709安装在传送模块703上。室709可以包括可以顺序地或并行地执行这些操作的多个站711、713、715和717。例如，室709可以被配置为使站沉积成核层，而站713-717分别如上所述沉积主体层。在一些实施方案中，站713和715可执行ALD，而站717执行CVD。在一些实施方案中，站713-717中的每一个执行ALD。
每个沉积站可包括加热的晶片基座和喷头、分散板或其他气体入口。每个站也可以连接到气体源。温度、气流和定时中的每一者都可以独立于其他站进行控制。
也可以安装在所述传送模块703上的是一个或更多个单或多站式模块707，其能进行等离子体或化学(非等离子体)预清洗。该模块也可用于多种其他处理，例如还原剂浸泡。所述系统700还包括一个或更多个(在该案例中为两个)晶片源模块701，在处理之前和之后晶片被存储在晶片源模块701。大气转移室719中的大气机械手(未示出)可以首先将晶片从源模块701移动到装载锁721。传送模块703中的晶片传送设备(通常为机械手臂单元)将晶片从装载锁721移动到安装在传送模块703上的模块上以及将晶片在这些模块之间移动。
在某些实施方案中，采用系统控制器729控制沉积过程中的工艺条件。所述控制器将通常包括一个或更多个存储器器件和一个或更多个处理器。所述处理器可包括CPU或计算机、模拟和/或数字输入/输出连接、步进电机控制器板等。
所述控制器可控制所有沉积装置的活动。所述系统控制器运行系统控制软件，所述系统控制软件包括用于控制定时、气体混合、室压力、室温度、晶片温度、射频(RF)功率电平(假如使用的话)、晶片卡盘或基座位置和特定工艺的其他参数的指令集。在一些实施方案中，可以使用存储在与控制器相关的存储器器件上的其他计算机程序。
通常，将有与控制器相关联的用户界面。用户界面可包括显示屏，所述装置和/或工艺条件的图形软件显示器和用户输入装置，例如定点装置、键盘、触摸屏、麦克风等。
系统控制逻辑可以任何合适的方式进行配置。一般情况下，所述逻辑可被设计或配置在硬件和/或软件中。用于控制驱动电路的指令可被硬编码或作为软件提供。所述指令可通过“编程”提供。这样的编程被理解为包括任何形式的逻辑，该逻辑包括数字信号处理器、专用集成电路以及具有作为硬件实施的具体算法的其他装置中的硬编码逻辑。编程也被理解为包括可在通用处理器上执行的软件或固件指令。系统控制软件可以以任何合适的计算机可读编程语言编码。可替代地，控制逻辑可以在控制器中被硬编码。专用集成电路、可编程逻辑器件(例如，现场可编程门阵列或FPGA)等可以用于这些目的。在下面的讨论中，无论在何处使用“软件”或“代码”，都可以使用在功能上相当的硬编码逻辑来替代。
用于控制沉积以及其他工艺的计算机程序代码可以任何常规的计算机可读编程语言：例如，汇编语言、C、C++、Pascal、Fortran或其它写入。由处理器执行编译后的目标代码或脚本以进行程序中识别的任务。
控制器参数涉及工艺条件，诸如例如工艺气体组成和流率、温度、压力、冷却气体压强和室壁温度。这些参数以配方的形式提供给用户，并且可利用用户界面输入。
用于监控工艺的信号可以通过系统控制器的模拟和/或数字输入连接来提供。用于控制工艺的信号通过沉积装置的模拟和数字输出连接件输出。
所述系统软件可以许多不同的方式进行设计或配置。例如，可以写入多个室组件子程序或控制目标以控制执行本发明的沉积工艺所需要的室部件的操作。用于此目的的程序或程序段的示例包括衬底定位代码、工艺气体控制代码、压力控制代码、加热器控制代码和等离子体控制代码。
在一些实施方案中，控制器729是系统的一部分，该系统可以是上述实施例的一部分。这样的系统包括半导体处理装置，半导体处理装置包括一个或多个处理工具、一个或多个室、用于处理的一个或多个平台、和/或特定的处理部件(晶片基座、气体流系统等)。这些系统可以与电子器件集成，以便在半导体晶片或衬底的处理之前、期间或之后控制这些系统的操作。电子器件可以被称为“控制器”，其可以控制一个或多个系统的各种组件或子部分。根据处理要求和/或系统的类型的不同，控制器729可以被编程，以控制本发明所公开的工艺中的任何一些，包括控制工艺气体的输送、温度设置(例如，加热和/或冷却)、压强设置、真空设置、功率设置、流率设置、流体输送设置、位置和操作设置、晶片的进出工具和其他转移工具和/或连接到特定系统的或与该系统接口的加载锁的传送。
从广义上讲，控制器可以被定义为接收指令、发出指令、控制操作、使能清洁操作、使能终点测量等的具有各种集成电路、逻辑、存储器、和/或软件的电子器件。该集成电路可以包括固件形式的存储程序指令的芯片、数字信号处理器(DSP)、定义为专用集成电路(ASIC)的芯片、和/或执行程序指令(例如，软件)的一个或多个微处理器或微控制器。程序指令可以是以各种不同的设置(或程序文件)形式输送到控制器或系统的指令，不同的设置(或程序文件)定义用于在半导体晶片上或针对半导体晶片进行特定处理的操作参数。在一些实施方案中，所述操作参数可以是由工艺工程师定义的用以完成在晶片的一个或多个(种)层、材料、金属、氧化物、硅、二氧化硅、表面、电路和/或裸芯片的制造过程中的一个或多个处理步骤的配方的一部分。
在一些实施方案中，控制器729可以是与系统集成、耦接或者说是通过网络连接系统或它们的组合的计算机的一部分或者与该计算机耦接。例如，控制器729可以在“云端”或者是晶片厂(fab)主计算机系统的全部或一部分，它们可以允许远程访问晶片处理。计算机可以启用对系统的远程访问以监测制造操作的当前进程，检查过去的制造操作的历史，检查多个制造操作的趋势或性能标准，以改变当前处理的参数，设置处理步骤以跟随当前的处理或者开始新的工艺。在一些实施例中，远程计算机(例如，服务器)可以通过网络给系统提供工艺配方，网络可以包括本地网络或互联网。远程计算机可以包括允许输入或编程参数和/或设置的用户界面，这些参数和/或设置然后从远程计算机传输到系统。在一些示例中，控制器接收数据形式的指令，这些指令指明在一个或多个操作期间将要执行的每个处理步骤的参数。应当理解，这些参数可以针对将要执行的工艺类型以及工具类型，控制器被配置成连接或控制该工具类型。因此，如上所述，控制器可以例如通过包括一个或多个分立的控制器而分布，这些分立的控制器通过网络连接在一起并且朝着共同的目标(例如，本文所述的工艺和控制)工作。用于这些目的的分布式控制器的实例将是与一个或多个远程集成电路(例如，在平台水平或作为远程计算机的一部分)通信的在室内的一个或多个集成电路，它们结合以控制室内的工艺。
示例性系统可以包括但不限于等离子体蚀刻室或模块、沉积室或模块、旋转冲洗室或模块、金属电镀室或模块、清洁室或模块、倒角边缘蚀刻室或模块、物理气相沉积(PVD)室或模块、CVD室或模块、ALD室或模块、原子层蚀刻(ALE)室或模块、离子注入室或模块、轨道室或模块、以及在半导体晶片的制备和/或制造中可以关联的或使用的任何其他的半导体处理系统。
如上所述，根据工具将要执行的一个或多个工艺步骤，控制器可以与一个或多个其他的工具电路或模块、其他工具组件、组合工具、其他工具界面、相邻的工具、邻接工具、位于整个工厂中的工具、主机、另一个控制器、或者将晶片的容器往来于半导体制造工厂中的工具位置和/或装载口搬运的材料搬运中使用的工具通信。
控制器729可以包括不同的程序。衬底定位程序可包括用于控制室组件的程序代码，所述室组件用于将衬底加载到基座或卡盘上并控制衬底和室的其他部件例如气体入口和/或靶之间的间隔。工艺气体控制程序可包括用于控制气体组成、流率以及任选地用于在沉积之前使气体流入室以稳定室中的压力的代码。压力控制程序可包括用于通过调节例如室中的排气系统中的节流阀而控制室中的压力的代码。加热器控制程序可包括用于控制用于加热衬底的加热单元的电流的代码。或者，所述加热器控制程序可控制传热气体例如氦气向晶片卡盘的输送。
可在沉积过程中被监控的室传感器的示例包括质量流量控制器、压力传感器例如压力计和位于基座或卡盘中的热电偶。经适当编程的反馈和控制算法可与来自这些传感器的数据一起用于维持所需的工艺条件。
上文描述了在单室或多室半导体处理工具中的本公开的实施方案的实现方式。
上述内容描述了在单室或多室半导体处理工具中的本公开的实施方案的实现方式。本文描述的设备和工艺可以与光刻图案化工具或工艺结合使用，例如，用于制备或制造半导体器件、显示器、LED、光伏电池板等。通常，虽然不是必要地，这些工具/过程将在共同的制造设施中一起使用或操作。膜的光刻图案化通常包括以下步骤中的一些或所有，每个步骤启用多个可行的工具：(1)使用旋涂或喷涂工具在工件，即，衬底上涂覆光致抗蚀剂；(2)使用热板或加热炉或紫外线固化工具固化光致抗蚀剂；(3)使用例如晶片步进曝光机之类的工具使光致抗蚀剂暴露于可见光或紫外线或X射线；(4)使抗蚀剂显影以便选择性地去除抗蚀剂并且从而使用例如湿式清洗台之类的工具将其图案化；(5)通过使用干式或等离子体辅助蚀刻工具将抗蚀剂图案转印到下方的膜或工件上；并且(6)使用例如射频或微波等离子体抗蚀剂剥离器之类的工具去除抗蚀剂。
结论
虽然为了清楚理解的目的，已经在一定程度上详细描述了上述实施方案，但显而易见的是，某些变化和修改可在所附权利要求的范围内实施。应当注意，有实现本发明的实施方案的工艺、系统、和设备的许多替代方式。因此，本发明的实施方案应被认为是说明性的而不是限制性的，并且这些实施方案并不受限于这里给出的细节。

Claims (16)

1.一种用导电材料填充部分制成的半导体衬底的3-D结构的方法，所述3-D结构包括侧壁，在所述侧壁中的多个开口通向具有多个内部区域的多个特征，所述多个内部区域能通过所述开口流体地进入，所述方法包括：
在所述3-D结构内沉积所述导电材料的第一主体层，使得所述第一主体层部分地填充所述3-D结构的所述多个内部区域；
在所述3-D结构内，在所述第一主体层上沉积所述导电材料的第二主体层，使得所述第二主体层至少部分地填充所述3-D结构的所述多个内部区域；以及
在所述3-D结构内，在所述侧壁上沉积所述导电材料的第三主体层，其中在不同条件下沉积所述第一主体层、所述第二主体层和所述第三主体层。
2.根据权利要求1所述的方法，其中，所述导电材料是钨。
3.根据权利要求1所述的方法，其中，通过原子层沉积(ALD)工艺来沉积所述第一主体层和所述第二主体层。
4.根据权利要求3所述的方法，其中通过ALD工艺沉积第三主体层。
5.根据权利要求3所述的方法，其中，通过化学气相沉积(CVD)工艺沉积所述第三主体层。
6.根据权利要求3所述的方法，其中，所述ALD工艺中的每一种包括含金属前体与还原剂的连续脉冲。
7.根据权利要求6所述的方法，其中，所述含金属前体的脉冲的流率和脉冲时间中的一者或多者在所述第一主体层的沉积期间是较大的。
8.根据权利要求1-7中任一项所述的方法，其还包括在所述第三主体层上沉积所述导电材料的第四主体层。
9.根据权利要求1所述的方法，其中，所述导电材料是钼、钌或钴。
10.根据权利要求1所述的方法，其还包括在所述主体层中的两者的沉积之间将所述衬底暴露于氮气(N2)浸泡中。
11.一种方法，其包括：
提供衬底至多站式沉积室；
在第一组条件下，在所述多站式沉积室的第一站中在所述衬底上沉积第一金属主体层；将所述衬底传送到所述多站式沉积室的第二站，并且在第二组条件下，在所述第一主体层上沉积第二金属主体层；将所述衬底传送到所述多站式沉积室的第三站，并且在第三组条件下，在所述第二主体层上沉积第三金属主体层，其中从所述第一组条件过渡到所述第二组条件包括以下项中的一项或多项：改变金属前体的脉冲时间，改变金属前体流率，以及改变基座温度，而从所述第二组条件过渡到所述第三组条件包括以下项中的一项或多项：改变金属前体的脉冲时间，改变金属前体的流率，以及改变基座温度。
12.根据权利要求11所述的方法，其中，所述金属是钨、钼、钴和钌中的一种。
13.根据权利要求11所述的方法，其中，从所述第一组条件过渡到所述第二组条件包括：增大金属前体的流率或增加金属前体的脉冲时间。
14.根据权利要求11-13中任一项所述的方法，其中从所述第一组条件过渡到所述第二组条件包括：增加清扫时间。
15.根据权利要求11-14中任一项所述的方法，其中，从所述第一组条件过渡到所述第二组条件包括：减小金属前体的流率或减少金属前体的脉冲时间。
16.一种多站式室，其包括：
第一站，其包括第一喷头和第一基座；
第二站，其包括第二喷头和第二基座；
第一站，其包括第三喷头和第三基座；以及
控制器，其包括机器可读指令以：
在第一组条件下，在所述多站式沉积室的所述第一站中在所述衬底上沉积第一金属主体层；将所述衬底传送到所述多站式沉积室的所述第二站，并且在第二组条件下，在所述第一主体层上沉积第二金属主体层；将所述衬底传送到所述多站式沉积室的所述第三站，并且在第三组条件下，在所述第二主体层上沉积第三金属主体层，其中从所述第一组条件过渡到所述第二组条件包括以下项中的一项或多项：改变金属前体的脉冲时间，改变金属前体流率，以及改变基座温度，而从所述第二组条件过渡到所述第三组条件包括以下项中的一项或多项：改变金属前体的脉冲时间，改变金属前体的流率，以及改变基座温度。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114908326A (zh) * 2022-05-06 2022-08-16 北京北方华创微电子装备有限公司 半导体工艺设备及形成叠层薄膜结构的方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10573522B2 (en) 2016-08-16 2020-02-25 Lam Research Corporation Method for preventing line bending during metal fill process
KR102572271B1 (ko) 2017-04-10 2023-08-28 램 리써치 코포레이션 몰리브덴을 함유하는 저 저항률 막들
TWI799494B (zh) 2018-01-19 2023-04-21 荷蘭商Ａｓｍ 智慧財產控股公司 沈積方法
KR20200140391A (ko) 2018-05-03 2020-12-15 램 리써치 코포레이션 3d nand 구조체들에 텅스텐 및 다른 금속들을 증착하는 방법
JP2022509621A (ja) 2018-11-19 2022-01-21 ラム リサーチ コーポレーション タングステン用モリブデンテンプレート
SG11202108217UA (en) 2019-01-28 2021-08-30 Lam Res Corp Deposition of metal films
US11821071B2 (en) 2019-03-11 2023-11-21 Lam Research Corporation Precursors for deposition of molybdenum-containing films
US11447864B2 (en) * 2019-04-19 2022-09-20 Asm Ip Holding B.V. Layer forming method and apparatus
US11805645B2 (en) * 2019-08-16 2023-10-31 Micron Technology, Inc. Integrated assemblies having rugged material fill, and methods of forming integrated assemblies
US20220375792A1 (en) * 2019-10-15 2022-11-24 Lam Research Corporation Molybdenum fill
JP2023550331A (ja) * 2020-11-19 2023-12-01 ラム リサーチ コーポレーション 低抵抗率コンタクト及びインターコネクト
JP2024534326A (ja) * 2021-09-10 2024-09-20 ラム リサーチ コーポレーション 半導体処理の間のプロセスガスランプ

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150024592A1 (en) * 2009-08-04 2015-01-22 Lam Research Corporation Void free tungsten fill in different sized features
JP2015029097A (ja) * 2013-07-25 2015-02-12 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ 異なるサイズのフィーチャへのボイドフリータングステン充填
US20160118345A1 (en) * 2009-04-16 2016-04-28 Novellus Systems, Inc. Low tempature tungsten film deposition for small critical dimension contacts and interconnects

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI117944B (fi) 1999-10-15 2007-04-30 Asm Int Menetelmä siirtymämetallinitridiohutkalvojen kasvattamiseksi
US5028565A (en) 1989-08-25 1991-07-02 Applied Materials, Inc. Process for CVD deposition of tungsten layer on semiconductor wafer
KR950012738B1 (ko) 1992-12-10 1995-10-20 현대전자산업주식회사 반도체소자의 텅스텐 콘택 플러그 제조방법
US5804249A (en) 1997-02-07 1998-09-08 Lsi Logic Corporation Multistep tungsten CVD process with amorphization step
US5956609A (en) 1997-08-11 1999-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reducing stress and improving step-coverage of tungsten interconnects and plugs
US5795824A (en) 1997-08-28 1998-08-18 Novellus Systems, Inc. Method for nucleation of CVD tungsten films
JPH11260759A (ja) 1998-03-12 1999-09-24 Fujitsu Ltd 半導体装置の製造方法
US6066366A (en) 1998-07-22 2000-05-23 Applied Materials, Inc. Method for depositing uniform tungsten layers by CVD
US6143082A (en) 1998-10-08 2000-11-07 Novellus Systems, Inc. Isolation of incompatible processes in a multi-station processing chamber
US6303480B1 (en) 1999-09-13 2001-10-16 Applied Materials, Inc. Silicon layer to improve plug filling by CVD
US6635965B1 (en) 2001-05-22 2003-10-21 Novellus Systems, Inc. Method for producing ultra-thin tungsten layers with improved step coverage
US7141494B2 (en) 2001-05-22 2006-11-28 Novellus Systems, Inc. Method for reducing tungsten film roughness and improving step coverage
US7211144B2 (en) 2001-07-13 2007-05-01 Applied Materials, Inc. Pulsed nucleation deposition of tungsten layers
JP2005518088A (ja) 2001-07-16 2005-06-16 アプライド　マテリアルズ　インコーポレイテッド タングステン複合膜の形成
US6607976B2 (en) 2001-09-25 2003-08-19 Applied Materials, Inc. Copper interconnect barrier layer structure and formation method
TW589684B (en) 2001-10-10 2004-06-01 Applied Materials Inc Method for depositing refractory metal layers employing sequential deposition techniques
US7279432B2 (en) * 2002-04-16 2007-10-09 Applied Materials, Inc. System and method for forming an integrated barrier layer
JP2005150416A (ja) 2003-11-17 2005-06-09 Hitachi Ltd 半導体集積回路装置及びその製造方法
US8119527B1 (en) 2009-08-04 2012-02-21 Novellus Systems, Inc. Depositing tungsten into high aspect ratio features
TWI602283B (zh) 2012-03-27 2017-10-11 諾發系統有限公司 鎢特徵部塡充
US9748105B2 (en) 2013-08-16 2017-08-29 Applied Materials, Inc. Tungsten deposition with tungsten hexafluoride (WF6) etchback
US9589808B2 (en) 2013-12-19 2017-03-07 Lam Research Corporation Method for depositing extremely low resistivity tungsten
US9443865B2 (en) 2014-12-18 2016-09-13 Sandisk Technologies Llc Fabricating 3D NAND memory having monolithic crystalline silicon vertical NAND channel
US20210140048A1 (en) * 2015-08-04 2021-05-13 Samsung Electronics Co., Ltd. Semiconductor manufacturing apparatus
US10573522B2 (en) 2016-08-16 2020-02-25 Lam Research Corporation Method for preventing line bending during metal fill process
US20180142345A1 (en) 2016-11-23 2018-05-24 Entegris, Inc. Low temperature molybdenum film deposition utilizing boron nucleation layers
KR102572271B1 (ko) 2017-04-10 2023-08-28 램 리써치 코포레이션 몰리브덴을 함유하는 저 저항률 막들
US20220375792A1 (en) 2019-10-15 2022-11-24 Lam Research Corporation Molybdenum fill

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160118345A1 (en) * 2009-04-16 2016-04-28 Novellus Systems, Inc. Low tempature tungsten film deposition for small critical dimension contacts and interconnects
US20150024592A1 (en) * 2009-08-04 2015-01-22 Lam Research Corporation Void free tungsten fill in different sized features
JP2015029097A (ja) * 2013-07-25 2015-02-12 ラム リサーチ コーポレーションＬａｍ Ｒｅｓｅａｒｃｈ Ｃｏｒｐｏｒａｔｉｏｎ 異なるサイズのフィーチャへのボイドフリータングステン充填

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114908326A (zh) * 2022-05-06 2022-08-16 北京北方华创微电子装备有限公司 半导体工艺设备及形成叠层薄膜结构的方法

Also Published As

Publication number Publication date
US20210313183A1 (en) 2021-10-07
US20240282580A1 (en) 2024-08-22
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US12014928B2 (en) 2024-06-18
WO2020028587A1 (en) 2020-02-06

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