CN112487751A - 带自检查功能的io pad自动化布局的方法 - Google Patents
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Abstract
本发明公开了一种带自检查功能的IO PAD自动化布局的方法,其特征在于,包括:步骤一:读写填写好的配置文件;步骤二:根据所述配置文件,生成IO PAD DEF文件和pin‑assignment表格文件;步骤三:检查IO PAD布局;如果检查IO PAD布局未通过,重新执行步骤一;步骤四:当IO PAD需要重新布局,调整所述配置文件中IO列表信息,重复以上步骤,生成新的IO PAD DEF文件和pin‑assignment表格文件。本发明的有益效果:可以快速高效地实现IO PAD布局,自动检查IO PAD布局的完整性、一致性以及是否违反SSO、ESD、Latch‑up设计规则,显著地提高了芯片后端物理设计的效率。
Description
技术领域
本发明涉及芯片设计领域,具体涉及一种带自检查功能的IO PAD自动化布局的方法。
背景技术
传统的IO PAD布局的方式是在后端实现的工具里手动布局或手动编辑后端实现工具支持的IO PAD文件来实现。随着集成电路产业的快速发展,芯片的集成度按照摩尔定律在不断增加、规模越来越大、功能也变得越来越复杂,导致芯片的IO PAD数量变得越来越多,规模达到成百上千个,这就对芯片IO PAD布局的方法提出了更高的要求,针对系统芯片的IO PAD布局开发一种带有自检查功能的自动化流程将会极大的提高芯片后端物理设计的效率。
传统技术存在以下技术问题:
在整个芯片物理实现的过程中,随着前端设计的不断完善或者调整、后端顶层布局的调整或者芯片封装设计的调整等都需要IO PAD布局做出相应的调整,因此IO PAD布局是一个不断迭代、多次优化收敛的过程,传统的IO PAD布局的方式有很大的缺陷,每次IOPAD布局的调整都需要重新编辑IO PAD文件,工作量巨大、重复、冗繁需要花费大量的人力、时间并且效率低下,极易出现错误并难以及时检查纠错,严重影响芯片物理设计的质量和工程收敛时间。
发明内容
本发明要解决的技术问题是提供一种带自检查功能的IO PAD自动化布局的方法,IO PAD布局完成后,通过脚本检查IO PAD布局的完整性、一致性以及是否违反SSO、ESD、Latch-UP等规则,显著提高芯片后端物理设计的效率。
为了解决上述技术问题,本发明提供了一种带自检查功能的IO PAD自动化布局的方法,包括:
步骤一:读写填写好的配置文件;
步骤二:根据所述配置文件,生成IO PAD DEF文件和pin-assignment表格文件;
步骤三:检查IO PAD布局,所述检查IO PAD布局包括检查IO PAD布局的完整性、检查IO PAD布局的一致性、检查IO PAD布局的每个IO域是否遵守SSO仿真的结果、检查IO PAD布局是否满足ESD的要求、检查IO PAD布局是否满足Latch-UP规则的要求;如果检查IO PAD布局未通过,重新执行步骤一;
步骤四:当IO PAD需要重新布局,调整所述配置文件中IO列表信息,重复以上步骤,生成新的IO PAD DEF文件和pin-assignment表格文件。
本发明的有益效果:
可以快速高效地实现IO PAD布局,自动检查IO PAD布局的完整性、一致性以及是否违反SSO、ESD、Latch-up设计规则,显著地提高了芯片后端物理设计的效率。
在其中一个实施例中,生成所述填写好的配置文件,具体包括以下步骤:
认真阅读所用IO PAD的相关文档,理解IO PAD的结构、电气性能和应用规则;所述应用规则包括ESD和Latch-up;将ESD、Latch-up量化并填写在所述配置文件中;
根据提供的IO列表,结合实际的网表中的IO PAD名字、类型,填写IO列表信息,所述IO列表信息包括按照不同功能和电压划分出的IO域;IO的类型、输入输出的方向,布局在哪个边和顺序;
对IO PAD的驱动能力进行H-spice仿真并选择能够驱动负载的最小驱动能力的IOPAD类型,根据仿真结果选择合适驱动能力的IO PAD;
对每个IO域中的输出IO PAD分别进行同步翻转输出噪声仿真,得到每个IO域的SSO比例,用来计算每个IO域应该插入多少后驱动电源地IO PAD;
基于整个芯片的功耗、核心电压以及IO PAD应用文档中提供的前驱动电源地IOPAD的最大限制电流Imax,计算最少需要多少对前驱动电源地IO PAD给芯片供电才能保证正常工作,计算公式:Num=(P/Vcore)/Imax;
在配置文件中定义IO PAD LEF和芯片的尺寸。
在其中一个实施例中,“步骤二:根据所述配置文件,生成IO PAD DEF文件和pin-assignment表格文件”,具体包括:运行脚本读取配置文件,根据配置文件中定义的IO列表信息、网表、IO PAD的LEF、各个IO域的SSO比例、给核心供电的前驱动电源地的最少数目、ESD量化结果、Latch-up量化结果,计算并插入前驱动电源地IO PAD、后驱动电源地IO PAD、Break IO Cell、Bridge IO Cell、IO FILLER,生成IO PAD的DEF文件和pin-assignment表格文件。
在其中一个实施例中,“检查IO PAD布局的完整性”具体包括:读取IO PAD DEF、读取网表,比较DEF和网表中的IO PAD名字、类型,检查是否有遗漏没有布局的IO PAD。
在其中一个实施例中,“检查IO PAD布局的一致性”具体包括:运行脚本读取IO列表信息、网表,检查IO PAD DEF、pin-assignment表格文件中的IO PAD是否有名字、类型或端口名字的错误,检查各个IO域内的IO PAD是否齐全与IO列表和网表是否一致。
在其中一个实施例中,“检查IO PAD布局的每个IO域是否遵守SSO仿真的结果”具体包括:,读取IO PAD DEF,根据配置文件中之前的SSO仿真结果,运行脚本遍历每个IO域,确认每个IO域中后驱动电源地IO PAD的数量,看是否违反SSO比例要求。
在其中一个实施例中,“检查IO PAD布局是否满足ESD的要求和检查IO PAD布局是否满足Latch-UP规则的要求”,具体包括:根据IO PAD文档中ESD的要求和根据IO PAD文档中Latch-UP的要求,量化转换成距离进行检查。
基于同样的发明构思,本申请还提供一种计算机设备,包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序,所述处理器执行所述程序时实现任一项所述方法的步骤。
基于同样的发明构思,本申请还提供一种计算机可读存储介质,其上存储有计算机程序,该程序被处理器执行时实现任一项所述方法的步骤。
基于同样的发明构思,本申请还提供一种处理器,所述处理器用于运行程序,其中,所述程序运行时执行任一项所述的方法。
附图说明
图1是本发明带自检查功能的IO PAD自动化布局的方法中的驱动能力(DRV)仿真图。
图2是本发明带自检查功能的IO PAD自动化布局的方法中的同步翻转输出噪声(SSO)仿真图。
图3是本发明带自检查功能的IO PAD自动化布局的方法中的ESD检查结果图。
图4是本发明带自检查功能的IO PAD自动化布局的方法中的Latch-up检查结果图。
图5是本发明带自检查功能的IO PAD自动化布局的方法中的流程图。
具体实施方式
下面结合附图和具体实施例对本发明作进一步说明,以使本领域的技术人员可以更好地理解本发明并能予以实施,但所举实施例不作为对本发明的限定。
参阅图5,本发明一种带自检查功能的IO PAD自动化布局的方法,包括:
步骤一:读写填写好的配置文件。
具体地,生成填写好的配置文件需要以下步骤:
在开始IO PAD布局之前,首先需要认真阅读所用IO PAD的相关文档,理解IO PAD的结构、电气性能和应用规则,所述应用规则包括ESD、Latch-up;将ESD、Latch-up量化并填写在配置文件中。
根据前端设计工程师提供的IO列表,结合实际的网表中的IO PAD名字、类型,在配置文件中填写IO列表信息,所述IO列表信息包括按照不同功能和电压划分出的IO域;IO的类型、输入输出的方向,布局在哪个边和顺序。
参阅图1,对IO PAD的驱动能力(DRV)进行H-spice仿真并选择能够驱动负载的最小驱动能力的IO PAD类型,将仿真结果反馈给前端设计工程师选择合适驱动能力的IOPAD。
参阅图2,对每个IO域中的输出IO PAD分别进行同步翻转输出噪声(SSO)仿真,得到每个IO域的SSO比例,用来计算每个IO域应该插入多少后驱动电源地IO PAD。
基于整个芯片的功耗(P)、核心电压以及IO PAD应用文档中提供的前驱动电源地IO PAD的最大限制电流Imax,计算最少需要多少对前驱动电源地IO PAD给芯片供电才能保证正常工作,计算公式:Num=(P/Vcore)/Imax;
配置文件中定义IO PAD LEF和芯片的尺寸。
步骤二:根据所述配置文件,生成IO PAD DEF文件和pin-assignment表格文件。
具体地,运行脚本读取配置文件,根据配置文件中定义的IO列表信息、网表、IOPAD的LEF、各个IO域的SSO比例、给核心供电的前驱动电源地的最少数目、ESD量化结果、Latch-up量化结果,自动计算并插入前驱动电源地IO PAD、后驱动电源地IO PAD、Break IOCell、Bridge IO Cell、IO FILLER,生成IO PAD的DEF文件给顶层布局工程师使用并产生pin-assignment表格文件给封装组做封装绕线尝试;
步骤三:检查IO PAD布局;如果检查IO PAD布局未通过,重新执行步骤一。
具体地,检查IO PAD布局的完整性,运行脚本读取IO PAD DEF、读取网表,比较DEF和网表中的IO PAD名字、类型,检查是否有遗漏没有布局的IO PAD。
具体地,检查IO PAD布局的一致性,运行脚本读取IO列表信息、网表,检查IO PADDEF、pin-assignment表格文件中的IO PAD是否有名字、类型或端口名字的错误,检查各个IO域内的IO PAD是否齐全与IO列表和网表是否一致。
具体地,检查IO PAD布局的每个IO域是否遵守SSO仿真的结果,读取IO PAD DEF,根据配置文件中之前的SSO仿真结果,运行脚本遍历每个IO域,确认每个IO域中后驱动电源地IO PAD的数量,看是否违反SSO比例要求;
具体地,参阅图3,检查IO PAD布局是否满足ESD的要求,根据IO PAD文档中ESD的要求,量化转换成距离进行检查。
具体地,参阅图4,运行脚本检查IO PAD布局是否满足Latch-UP规则的要求,根据IO PAD文档中Latch-UP的要求,量化转换成距离进行检查。
步骤四:当IO PAD需要重新布局,调整所述配置文件中IO列表信息,重复以上步骤,生成新的IO PAD DEF文件和pin-assignment表格文件。
可以理解,每次前端设计的调整、后端顶层布局的调整或者芯片封装设计的调整等都需要IO PAD布局做出相应的调整,IO PAD重新布局只需要调整配置文件中IO列表信息,然后重新跑整个流程,就可以自动产生新的IO PAD DEF和pin-assignment表格文件。
以上对本发明提供的带自检查功能的IO PAD自动化布局的方法做了详细的描述,还有以下几点本发明的关键技术需要说明:
1.读取网表,得到所有IO PAD单元,基于配置文件中定义的输入信息,自动布局IOPAD;
2.在IO PAD布局的过程中,基于配置文件中的输入信息,自动地计算每个IO域中的前驱动电源地IO PAD和后驱动电源地IO PAD的数量并选择合理的位置插入到信号IOPAD中间;
3.可以自动检查IO PAD布局的IO PAD DEF和pin assignment表格文件的完整性,横向对比网表中的IO PAD看是否有遗漏未布局的信号IO PAD;
4.可以自动检查IO列表、网表以及IO PAD布局结果IO PAD DEF和pin assignment表格文件的一致性,包括IO PAD的名字、类型、布局的边以及IO PAD对应的端口名;
5.通过对SSO、ESD、Latch-up规则的量化,可以自动检查IO PAD布局是否违反了这些规则;
以上所述实施例仅是为充分说明本发明而所举的较佳的实施例,本发明的保护范围不限于此。本技术领域的技术人员在本发明基础上所作的等同替代或变换,均在本发明的保护范围之内。本发明的保护范围以权利要求书为准。
Claims (10)
1.一种带自检查功能的IO PAD自动化布局的方法,其特征在于,包括:
步骤一:读写填写好的配置文件;
步骤二:根据所述配置文件,生成IO PAD DEF文件和pin-assignment表格文件;
步骤三:检查IO PAD布局,所述检查IO PAD布局包括检查IO PAD布局的完整性、检查IOPAD布局的一致性、检查IO PAD布局的每个IO域是否遵守SSO仿真的结果、检查IO PAD布局是否满足ESD的要求、检查IO PAD布局是否满足Latch-UP规则的要求;如果检查IO PAD布局未通过,重新执行步骤一;
步骤四:当IO PAD需要重新布局,调整所述配置文件中IO列表信息,重复以上步骤,生成新的IO PAD DEF文件和pin-assignment表格文件。
2.如权利要求1所述的带自检查功能的IO PAD自动化布局的方法,其特征在于,生成所述填写好的配置文件,具体包括以下步骤:
认真阅读所用IO PAD的相关文档,理解IO PAD的结构、电气性能和应用规则;所述应用规则包括ESD和Latch-up;将ESD、Latch-up量化并填写在所述配置文件中;
根据提供的IO列表,结合实际的网表中的IO PAD名字、类型,填写IO列表信息,所述IO列表信息包括按照不同功能和电压划分出的IO域;IO的类型、输入输出的方向,布局在哪个边和顺序;
对IO PAD的驱动能力进行H-spice仿真并选择能够驱动负载的最小驱动能力的IO PAD类型,根据仿真结果选择合适驱动能力的IO PAD;
对每个IO域中的输出IO PAD分别进行同步翻转输出噪声仿真,得到每个IO域的SSO比例,用来计算每个IO域应该插入多少后驱动电源地IO PAD;
基于整个芯片的功耗、核心电压以及IO PAD应用文档中提供的前驱动电源地IO PAD的最大限制电流Imax,计算最少需要多少对前驱动电源地IO PAD给芯片供电才能保证正常工作,计算公式:Num=(P/Vcore)/Imax;
在配置文件中定义IO PAD LEF和芯片的尺寸。
3.如权利要求1所述的带自检查功能的IO PAD自动化布局的方法,其特征在于,“步骤二:根据所述配置文件,生成IO PAD DEF文件和pin-assignment表格文件”,具体包括:运行脚本读取配置文件,根据配置文件中定义的IO列表信息、网表、IO PAD的LEF、各个IO域的SSO比例、给核心供电的前驱动电源地的最少数目、ESD量化结果、Latch-up量化结果,计算并插入前驱动电源地IO PAD、后驱动电源地IO PAD、BreakIO Cell、Bridge IO Cell、IOFILLER,生成IO PAD的DEF文件和pin-assignment表格文件。
4.如权利要求1所述的带自检查功能的IO PAD自动化布局的方法,其特征在于,“检查IO PAD布局的完整性”具体包括:读取IO PAD DEF、读取网表,比较DEF和网表中的IO PAD名字、类型,检查是否有遗漏没有布局的IO PAD。
5.如权利要求1所述的带自检查功能的IO PAD自动化布局的方法,其特征在于,“检查IO PAD布局的一致性”具体包括:运行脚本读取IO列表信息、网表,检查IO PAD DEF、pin-assignment表格文件中的IO PAD是否有名字、类型或端口名字的错误,检查各个IO域内的IO PAD是否齐全与IO列表和网表是否一致。
6.如权利要求1所述的带自检查功能的IO PAD自动化布局的方法,其特征在于,“检查IO PAD布局的每个IO域是否遵守SSO仿真的结果”具体包括:,读取IO PAD DEF,根据配置文件中之前的SSO仿真结果,运行脚本遍历每个IO域,确认每个IO域中后驱动电源地IO PAD的数量,看是否违反SSO比例要求。
7.如权利要求1所述的带自检查功能的IO PAD自动化布局的方法,其特征在于,“检查IO PAD布局是否满足ESD的要求和检查IO PAD布局是否满足Latch-UP规则的要求”,具体包括:根据IO PAD文档中ESD的要求和根据IO PAD文档中Latch-UP的要求,量化转换成距离进行检查。
8.一种计算机设备,包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序,其特征在于,所述处理器执行所述程序时实现权利要求1到7任一项所述方法的步骤。
9.一种计算机可读存储介质,其上存储有计算机程序,其特征在于,该程序被处理器执行时实现权利要求1到7任一项所述方法的步骤。
10.一种处理器,其特征在于,所述处理器用于运行程序,其中,所述程序运行时执行权利要求1到7任一项所述的方法。
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Citations (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5384710A (en) * | 1990-03-13 | 1995-01-24 | National Semiconductor Corporation | Circuit level netlist generation |
WO2004023350A2 (en) * | 2002-09-05 | 2004-03-18 | Koninklijke Philips Electronics N.V. | Method for checking an integrated circuit for electrostatic discharge robustness |
US20060217916A1 (en) * | 2005-03-24 | 2006-09-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for integrally checking chip and package substrate layouts for errors |
US7281232B1 (en) * | 2004-02-12 | 2007-10-09 | Nvidia Corporation | Method and apparatus for automatically checking circuit layout routing |
CN102819625A (zh) * | 2011-06-10 | 2012-12-12 | 上海华虹集成电路有限责任公司 | 一种数模复用io管脚结构的设计方法 |
US20130283221A1 (en) * | 2012-04-18 | 2013-10-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for input/output design of chip |
CN104850692A (zh) * | 2015-05-07 | 2015-08-19 | 中国科学院自动化研究所 | 一种用于芯片设计的智能布线系统设计方法 |
CN105512425A (zh) * | 2015-12-25 | 2016-04-20 | 浪潮集团有限公司 | 一种基于图形界面的io pad布局构建方法 |
AU2014402329A1 (en) * | 2014-08-01 | 2017-02-09 | Northrop Grumman Systems Corporation | Superconducting circuit physical layout system and method |
CN109284578A (zh) * | 2018-02-27 | 2019-01-29 | 上海安路信息科技有限公司 | 逻辑电路布局布线方法、图形化显示方法及其系统 |
CN109684755A (zh) * | 2018-12-28 | 2019-04-26 | 佛山中科芯蔚科技有限公司 | 一种数模混合芯片异步电路全定制方法及系统 |
CN110854071A (zh) * | 2018-08-21 | 2020-02-28 | 台湾积体电路制造股份有限公司 | 半导体装置中布局的方法 |
CN111241768A (zh) * | 2019-01-29 | 2020-06-05 | 叶惠玲 | 建立标准单元库的方法与系统、芯片设计方法与系统 |
CN111400992A (zh) * | 2020-02-26 | 2020-07-10 | 中科亿海微电子科技(苏州)有限公司 | 一种自动化验证装箱布局布线的测试方法及系统 |
-
2020
- 2020-11-18 CN CN202011295411.XA patent/CN112487751B/zh active Active
Patent Citations (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5384710A (en) * | 1990-03-13 | 1995-01-24 | National Semiconductor Corporation | Circuit level netlist generation |
WO2004023350A2 (en) * | 2002-09-05 | 2004-03-18 | Koninklijke Philips Electronics N.V. | Method for checking an integrated circuit for electrostatic discharge robustness |
US7281232B1 (en) * | 2004-02-12 | 2007-10-09 | Nvidia Corporation | Method and apparatus for automatically checking circuit layout routing |
US20060217916A1 (en) * | 2005-03-24 | 2006-09-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for integrally checking chip and package substrate layouts for errors |
CN102819625A (zh) * | 2011-06-10 | 2012-12-12 | 上海华虹集成电路有限责任公司 | 一种数模复用io管脚结构的设计方法 |
CN103378849A (zh) * | 2012-04-18 | 2013-10-30 | 创意电子股份有限公司 | 芯片输入输出设计的方法 |
US20130283221A1 (en) * | 2012-04-18 | 2013-10-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for input/output design of chip |
AU2014402329A1 (en) * | 2014-08-01 | 2017-02-09 | Northrop Grumman Systems Corporation | Superconducting circuit physical layout system and method |
CN104850692A (zh) * | 2015-05-07 | 2015-08-19 | 中国科学院自动化研究所 | 一种用于芯片设计的智能布线系统设计方法 |
CN105512425A (zh) * | 2015-12-25 | 2016-04-20 | 浪潮集团有限公司 | 一种基于图形界面的io pad布局构建方法 |
CN109284578A (zh) * | 2018-02-27 | 2019-01-29 | 上海安路信息科技有限公司 | 逻辑电路布局布线方法、图形化显示方法及其系统 |
CN110854071A (zh) * | 2018-08-21 | 2020-02-28 | 台湾积体电路制造股份有限公司 | 半导体装置中布局的方法 |
CN109684755A (zh) * | 2018-12-28 | 2019-04-26 | 佛山中科芯蔚科技有限公司 | 一种数模混合芯片异步电路全定制方法及系统 |
CN111241768A (zh) * | 2019-01-29 | 2020-06-05 | 叶惠玲 | 建立标准单元库的方法与系统、芯片设计方法与系统 |
CN111400992A (zh) * | 2020-02-26 | 2020-07-10 | 中科亿海微电子科技(苏州)有限公司 | 一种自动化验证装箱布局布线的测试方法及系统 |
Non-Patent Citations (3)
Title |
---|
李昀, 韩月秋: ""采用标准单元法的ASIC设计实例"", 《微电子学》, no. 05, pages 369 - 372 * |
王仁平;何明华;: ""MAC控制器IP硬核的设计与验证"", 《电子工艺技术》, no. 04, pages 200 - 204 * |
陈赟,等: ""大规模集成电路自动布局布线设计方法的研究"", 《中国优秀博硕士学位论文全文数据库 信息科技辑》, no. 3, pages 135 - 106 * |
Also Published As
Publication number | Publication date |
---|---|
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PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
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GR01 | Patent grant | ||
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