CN114757139A - 层次化设计中穿透模块层次的模块引脚对齐方法 - Google Patents

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Abstract

本发明实施例涉及一种层次化设计中穿透模块层次的模块引脚对齐方法。执行顶层的布局规划，确定将要被单独物理实现的逻辑功能模块；对各个逻辑功能模块进行时序路径追踪，确定第一逻辑功能模块与其它逻辑功能模块之间存在的时序路径；根据每个时序路径，遍历第一逻辑功能模块中的二级子模块与其它逻辑功能模块中的二级子模块之间的连接关系，对存在强耦合连接关系的第一逻辑功能模块中的第一二级子模块和第二逻辑功能模块中的第二二级子模块生成连接约束文件；根据包含连接约束文件的一级划分数据文件使第一逻辑功能模块中的第一二级子模块的第三引脚和第二逻辑功能模块中的第二二级子模块的第四引脚在顶层设计中对齐。

Description

层次化设计中穿透模块层次的模块引脚对齐方法
技术领域
本发明涉及芯片设计技术领域，尤其涉及一种层次化设计中穿透模块层次的模块引脚对齐方法。
背景技术
芯片后端设计通常采用两种思路，一种为展平化设计(flatten)，另一种为层次化设计(hierarchical)。
展平化的设计方法是一种自下而上的设计思路，这种设计方法会一下子导入所有芯片中所需要的元件，而每个元件都要经过充分的验证，确保各个元件的功能无误。而后将所有这些原件组合，构成整个芯片系统。工程师在设计的时候，可以随意调动任意一个原件，也就是说所有元件都是看得到的，也就是说工程师可以看到芯片所有内容的完整的设计，因此这样的设计通常由一个或少数几个工程师来完成。
然而，随着芯片的规模越来越大，全芯片模式的设计数据量和复杂程度与过去相比已经不可同日而语，直接完成全芯片设计的工作越来越不现实。层次化设计逐渐替代了展平式设计，成为了主流的设计方法。
层次化的设计方法是一种自上而下的设计思路。对于前端设计来说，它会首先分析整个芯片要实现的功能，而后划分(partition)为不同的功能模块，在划分的时候只关心每个模块的输入输出，不考虑模块内部具体是怎么构成的。之后对划分的每个单一的一个功能模块可以分派给一位工程师完成设计，在功能模块内部还可以再进行进一步的展平化设计或者层次化设计，直到最终最低一级的模块的展平化设计。设计工作就可以层层展开由不同的工程师完成，以此将复杂庞大的全芯片设计拆解为多级子模块的设计，对于各子模块保证时序收敛，没有设计规则违例(DRC)等等，而后由一位工程师在顶层将所有功能模块连接起来，最终做到整个芯片功能正常。层次化设计最大的优点就是可以并行处理多个功能模块，大大减少设计周期。层次化设计需要在划分(partition)初期就对功能模块进行充分的预估，做好时序的裕量(timing budget)。
然而在实际设计过程中，往往存在不同功能模块向下的子模块之间存在时序路径，且其中一些有较为苛刻的时序约束，按照目前现有的设计流程，在不同的工程师分别进行各个功能模块的设计时不能清楚的知晓自己所负责的功能模块与其它功能模块(由其它工程师负责设计)之间的约束，造成各个功能模块设计完成在顶层进行功能模块连接后，这些子模块之间的时序不能满足时序约束要求，导致顶层设计的工程师还需要对功能模块及其子模块再进行重新调整，或者进行局部的重新布线，导致设计周期增加，时序收敛困难，给设计实现增加了技术难度。
发明内容
本发明的目的是提供一种层次化设计中穿透模块层次的模块引脚对齐方法，通过该方法能够实现层次化设计中存在时序路径并且是较为苛刻的时序约束的不同功能模块的子模块之间的走线直连，加速时序收敛,也有益于减小芯片面积,解决了潜在的布线问题。
为此，本发明实施例提供了一种层次化设计中穿透模块层次的模块引脚对齐方法，包括：
执行顶层的布局规划(floorplan)，确定将要被单独物理实现的逻辑功能模块；
对各个逻辑功能模块进行时序路径追踪，确定第一逻辑功能模块与其它逻辑功能模块之间存在的时序路径；
根据每个时序路径，遍历所述第一逻辑功能模块中的二级子模块与其它逻辑功能模块中的二级子模块之间的连接关系，确定所述连接关系是否为强耦合，并对存在强耦合连接关系的第一逻辑功能模块中的第一二级子模块和第二逻辑功能模块中的第二二级子模块生成连接约束文件；
对所述第一逻辑功能模块和第二逻辑功能模块分别生成一级划分数据文件，所述一级划分数据文件包含所述连接约束文件，根据所述一级划分数据文件确定所述第一逻辑功能模块和第二逻辑功能模块在所述强耦合连接关系的时序路径上第一引脚和第二引脚在顶层设计中的第一位置坐标和第二位置坐标，以及所述第一二级子模块在所述强耦合连接关系的时序路径上第三引脚的第三位置坐标，和所述第二二级子模块在所述强耦合连接关系的时序路径上第四引脚的第四位置坐标，并通过所述第一位置坐标、第二位置坐标、第三位置坐标和第四位置坐标使所述第一逻辑功能模块中的第一二级子模块的第三引脚和第二逻辑功能模块中的第二二级子模块的第四引脚在顶层设计中对齐。
优选的，所述二级子模块为展平化设计的子模块。
优选的，所述二级子模块为将要被单独物理实现的逻辑功能子模块。
进一步优选的，当确定存在强耦合连接关系时，所述方法还包括：
遍历所述第一二级子模块中的三级子模块和所述第二二级子模块中的三级子模块之间的连接关系，确定是否具有存在强耦合连接关系的第一三级子模块和第二三级子模块；如果有，生成连接约束子文件；
对所述第一二级子模块和第二二级子模块分别生成二级划分数据文件，所述二级划分数据子文件包含所述连接约束子文件，用以确定所述第一三级子模块在所述强耦合连接关系的时序路径上第五引脚的第五位置坐标，和所述第二三级子模块在所述强耦合连接关系的时序路径上第六引脚的第六位置坐标，并通过所述第五位置坐标使所述第五引脚与所述第三引脚对齐，并且通过所述第六位置坐标使所述第六引脚与所述第四引脚对齐。
优选的，所述一级划分数据文件还包括：当前逻辑功能模块的网表文件、库交换格式(LEF)文件、时序库(.lib)文件以及分配到模块级的标准时序约束(SDC)文件；其中所述网表文件包括：门级网表(netlist)文件和设计交换格式(DEF)文件。
优选的，所述确定所述连接关系是否为强耦合具体包括：
根据每个所述连接关系对应的时序约束条件确定所述连接关系是否为强耦合；当时序约束条件对应的时序的裕量小于第一阈值时，确定所述连接关系为强耦合。
进一步优选的，所述第一阈值为自定义数值。
优选的，所述确定所述连接关系是否为强耦合具体包括：
当第一逻辑功能模块中的一个二级子模块与第二逻辑功能模块中的一个二级子模块之间存在超过设定数量的逻辑连接时，确定所述连接关系为强耦合。
进一步优选的，所述设定数量为自定义数值。
优选的，所述方法用于层次化设计中。
本发明实施例提供的层次化设计中穿透模块层次的模块引脚对齐方法，通过该方法能够实现层次化设计中存在时序路径并且是较为苛刻的时序约束的不同功能模块的子模块之间的走线直连，加速时序收敛,也有益于减小芯片面积,解决了潜在的布线问题。
附图说明
图1为本发明实施例提供的层次化设计中穿透模块层次的模块引脚对齐方法步骤流程图；
图2为本发明实施例提供的模块引脚对齐方法的过程示意图之一；
图3A为未采用发明实施例提供的模块引脚对齐方法的一种连接实现的示意图；
图3B为未采用发明实施例提供的模块引脚对齐方法的另一种连接实现的示意图；
图4为本发明实施例提供的模块引脚对齐方法的过程示意图之二；
图5为本发明实施例提供的模块引脚对齐方法的过程示意图之三；
图6为本发明实施例提供的模块引脚对齐方法的过程示意图之四。
具体实施方式
下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
本发明实施例提供了一种层次化设计中穿透模块层次的模块引脚对齐方法，该方法应用于芯片设计的层次化设计中，通过本方法使得在顶层布局规划(floorplan)进划分(partition)后，提供给各功能模块的数据(database)中能包含有限定与其它功能模块的子模块之间的强耦合连接关系的连接约束文件，并且通过连接约束文件来限定上述功能模块和子模块的逻辑输出或逻辑输入的引脚位置，从而使得在独立完成各个功能模块的设计后，不同功能模块间，以及不同模块中的子模块间，存在强耦合连接关系的时序路径上的逻辑输入、输出引脚，能够在顶层设计中对齐。
图1为本发明实施例提供的层次化设计中穿透模块层次的模块引脚对齐方法步骤流程图；图2，图4-图6为本发明实施例提供的模块引脚对齐方法的过程示意图。以下结合各附图，对本发明提供的方法进行说明。
如图1所示，主要步骤包括：
步骤110，执行顶层的布局规划(floorplan)，确定将要被单独物理实现的逻辑功能模块；
布局规划(floorplan)的主要目的是为模块、I/O接口、电源焊盘分配相对的位置，并定义时钟和电源分配,布局规划(floorplan)的好坏将影响到芯片的面积、速度、信号完整性和设计周期。
因此，通过布局规划可以获得被划分(partition)出的将要被单独物理实现的逻辑功能模块，这里所说的一个单独物理实现的逻辑功能模块也就是在层次化设计中一个单一的将被分配给独立的一位工程师实现设计的功能模块。
步骤120，对各个逻辑功能模块进行时序路径追踪，确定第一逻辑功能模块与其它逻辑功能模块之间存在的时序路径；
时序分析工具可以查找并分析设计中的所有时序路径(timing paths)。每条时序路径有一个起点(startpoint)和一个终点(endpoint)。在这里，关注的是将要被单独物理实现的逻辑功能模块之间的时序路径。那么每条路径的起点都是一个逻辑功能模块的一个引脚，终点是另一个逻辑功能模块的一个引脚。时序分析工具对每一个将要被单独物理实现的逻辑功能模块所存在的这样的时序路径进行追踪，确定出每一个逻辑功能模块与其它逻辑功能模块间的时序路径。
比如，在图2所示的芯片顶层布局中，第一逻辑功能模块(module)A的引脚pin C和第二逻辑功能模块(module)B的引脚pin D之间存在时序路径pass a。需要说明的是，虽然在图2中是用直线表示了时序路径pass a的连接，但是在设计过程的这个步骤中还没有实际存在这一物理连线，是在本方法执行完成后才物理存在。在没有应用本方法的情况下，采用常规的设计方法，可实现的物理连线也不一定是直线，而可以是如图3A或图3B所示的连接方式。
步骤130，根据每个时序路径，遍历第一逻辑功能模块中的二级子模块与其它逻辑功能模块中的二级子模块之间的连接关系，确定连接关系是否为强耦合，并对存在强耦合连接关系的第一逻辑功能模块中的第一二级子模块和第二逻辑功能模块中的第二二级子模块生成连接约束文件；
这里所说的二级子模块，是指在要被单独物理实现的逻辑功能模块的实现过程中生成的逻辑子模块。上述所说的模块(module)A和模块(module)B在层次化设计中也被称为一级子模块，它们之间存在时序路径pass a，那么这个时序路径pass a的真正起始点应当是在模块(module)A中的一个二级子模块(sub-module)A(缩写为SA)，这个二级子模块SA的逻辑输出引脚pin E连接模块(module)A的引脚pin C，如图4所示；这个时序路径pass a的真正终止点应当是在模块(module)B中的一个二级子模块(sub-module)B(缩写为SB)，模块(module)B的引脚pin D连接这个二级子模块SB的逻辑输入引脚pin F，如图5所示。需要说明的是，虽然在图4、图5中是用直线表示了连接的关系，但是在设计过程的这个步骤中还没有存在这一物理连线，在没有应用本方法的情况下，实际的物理连线也不一定是直线。
每一逻辑功能模块的各个时序路径的起止点，可以通过遍历该逻辑功能模块中的二级子模块与其它逻辑功能模块中的二级子模块之间的连接关系来获得。
二级子模块可以为展平化设计的子模块，也可以为对模块A和模块B再分别进行划分的将要被单独物理实现的逻辑功能子模块，即三级子模块。通常在层次化设计中，划分的层次不超过三层，即最多出现三级子模块。
在获得连接关系后，需要确定连接关系是否为强耦合，对存在强耦合连接关系的第一逻辑功能模块中的第一二级子模块和第二逻辑功能模块中的第二二级子模块生成连接约束文件；如果不是强耦合连接关系，则不进行处理。
强耦合连接关系可以理解为具有强烈的时序耦合关系，或者具有大量的逻辑连接。具有强烈的时序耦合关系可以理解为时序裕量比较小，时序约束比较严格；具有大量的逻辑连接表明这两个二级子模块之间具有很密的走线，要占用大量的走线资源。
因此，可以根据每个连接关系对应的时序约束条件确定连接关系是否为强耦合；当时序约束条件对应的时序的裕量小于第一阈值时，确定连接关系为强耦合；第一阈值为自定义数值，或者也可以是时序分析工具里设定的默认值。另外，当第一逻辑功能模块中的一个二级子模块与第二逻辑功能模块中的一个二级子模块之间存在超过设定数量的逻辑连接时，确定连接关系为强耦合；设定数量为自定义数值，或者也可以是时序分析工具里设定的默认值。
对存在强耦合连接关系的第一逻辑功能模块中的第一二级子模块和第二逻辑功能模块中的第二二级子模块生成连接约束文件，该连接约束文件用于限定第一逻辑功能模块中的第一二级子模块和第二逻辑功能模块中的第二二级子模块在物理实现时引脚对齐。也就是说，对于模块(module)A的子模块SA和模块(module)B的子模块SB引脚的物理位置进行限定，使其在最终设计顶层的物理布局中的引脚位置对齐。
步骤140，对第一逻辑功能模块和第二逻辑功能模块分别生成一级划分数据文件，一级划分数据文件包含连接约束文件，根据一级划分数据文件确定第一逻辑功能模块和第二逻辑功能模块在强耦合连接关系的时序路径上第一引脚和第二引脚在顶层设计中的第一位置坐标和第二位置坐标，以及第一二级子模块在强耦合连接关系的时序路径上第三引脚的第三位置坐标，和第二二级子模块在强耦合连接关系的时序路径上第四引脚的第四位置坐标，并通过第一位置坐标、第二位置坐标、第三位置坐标和第四位置坐标使第一逻辑功能模块中的第一二级子模块的第三引脚和第二逻辑功能模块中的第二二级子模块的第四引脚在顶层设计中对齐。
一级划分数据文件是提供给工程师的包含有将要被单独物理实现的逻辑功能模块的各种数据(database)。在本发明中，该数据中包括有连接约束文件。当然，还包括当前逻辑功能模块的网表文件、库交换格式(LEF)文件、时序库(.lib)文件以及分配到模块级的标准时序约束(SDC)文件等；其中网表文件包括：门级网表(netlist)文件和设计交换格式(DEF)文件。工程师可以根据一级划分数据文件进行该逻辑功能模块的设计。
对于逻辑功能模块A，因为其连接约束文件的存在，使得逻辑功能模块A在时序路径pass a上引脚pin C与二级子模块SA的逻辑输出引脚pin E的位置坐标被固定下来，不能再像常规设计中可以由工程师随意摆放了。
同时，对于逻辑功能模块B，因为其连接约束文件的存在，使得逻辑功能模块B在时序路径pass a上引脚pin D与二级子模块SB的逻辑输出引脚pin F的位置坐标被固定下来，也不能再像常规设计中可以由工程师随意摆放了。
那么最终在实现顶层各模块拼接的时候，就会得到一条由二级子模块SA的逻辑输出引脚pin E开始的时序路径pass a，该路径径直的穿过模块A的引脚pin C和模块B的引脚pin D，连接到二级子模块SB的逻辑输入引脚pin F。该时序路径的物理连线为一条直线。如图6所示。
可以看到，这样连接的物理实现，可以在满足设计规则情况下的最短走线，从而能够达到最小化的延时，加速时序收敛,同时避免了垂直方向的走线，使得模块A和模块B在物理位置摆放上可以更为贴近，减小芯片面积。
同时，对于存在大量逻辑连接的情况，这种方法能够更明显的减小芯片面积。因为在二级子模块SA和二级子模块SB之间如果存在大量逻辑连接时，如果需要纵向走线，那么各条纵向走线相互平行，大量的占用了纵向走线资源，且模块A和模块B必须相距一定位置摆放以便在二者之间给纵向走线提供物理空间。而通过本发明的方法使得二级子模块SA和二级子模块SB之间走线直连，可以节省芯片面积。
本方法通过识别层次化设计中存在较为苛刻的时序约束的不同功能模块的子模块的之间的时序路径，对其在顶层设计中的物理位置的要求通过连接约束文件加入到划分数据文件传递到逻辑功能模块设计，使得即便采用划分(partition)的设计也能够在独立完成各个功能模块的设计后，实现不同功能模块间，以及不同模块中的子模块间，存在强耦合连接关系的时序路径上的逻辑输入、输出引脚，能够在顶层设计中对齐，实现关键路径上的走线直连。
以上举例是层次化设计中，划分的层次为两层的处理方案。
对于在层次化设计中，划分的层次为三层的，还可以在确定存在强耦合连接关系后，进一步遍历第一二级子模块中的三级子模块和第二二级子模块中的三级子模块之间的连接关系，确定是否具有存在强耦合连接关系的第一三级子模块和第二三级子模块；如果有，生成对二级子模块的连接约束子文件；
对第一二级子模块和第二二级子模块分别生成二级划分数据文件，二级划分数据子文件包含上述连接约束子文件，用以确定第一三级子模块在强耦合连接关系的时序路径上第五引脚的第五位置坐标，和第二三级子模块在强耦合连接关系的时序路径上第六引脚的第六位置坐标，并通过第五位置坐标使第五引脚与第三引脚对齐，并且通过第六位置坐标使第六引脚与第四引脚对齐。
这一过程与上面所述过程的实现方法相同，本领域技术人员均可理解如何实现，在此不再展开赘述。
本发明实施例提供的层次化设计中穿透模块层次的模块引脚对齐方法，该方法应用于芯片设计的层次化设计中，通过本方法使得在顶层布局规划(floorplan)进划分(partition)后，提供给各功能模块的数据(database)中能包含有限定与其它功能模块的子模块之间的强耦合连接关系的连接约束文件，并且通过连接约束文件来限定上述功能模块和子模块的逻辑输出或逻辑输入的引脚位置，从而使得在独立完成各个功能模块的设计后，不同功能模块间，以及不同模块中的子模块间，存在强耦合连接关系的时序路径上的逻辑输入、输出引脚，能够在顶层设计中对齐。通过本方法能够实现层次化设计中存在时序路径并且是较为苛刻的时序约束的不同功能模块的子模块之间的走线直连，加速时序收敛,也有益于减小芯片面积,解决了潜在的布线问题。
专业人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种层次化设计中穿透模块层次的模块引脚对齐方法，其特征在于，所述方法包括：
执行顶层的布局规划(floorplan)，确定将要被单独物理实现的逻辑功能模块；
对各个逻辑功能模块进行时序路径追踪，确定第一逻辑功能模块与其它逻辑功能模块之间存在的时序路径；
根据每个时序路径，遍历所述第一逻辑功能模块中的二级子模块与其它逻辑功能模块中的二级子模块之间的连接关系，确定所述连接关系是否为强耦合，并对存在强耦合连接关系的第一逻辑功能模块中的第一二级子模块和第二逻辑功能模块中的第二二级子模块生成连接约束文件；
对所述第一逻辑功能模块和第二逻辑功能模块分别生成一级划分数据文件，所述一级划分数据文件包含所述连接约束文件，根据所述一级划分数据文件确定所述第一逻辑功能模块和第二逻辑功能模块在所述强耦合连接关系的时序路径上第一引脚和第二引脚在顶层设计中的第一位置坐标和第二位置坐标，以及所述第一二级子模块在所述强耦合连接关系的时序路径上第三引脚的第三位置坐标，和所述第二二级子模块在所述强耦合连接关系的时序路径上第四引脚的第四位置坐标，并通过所述第一位置坐标、第二位置坐标、第三位置坐标和第四位置坐标使所述第一逻辑功能模块中的第一二级子模块的第三引脚和第二逻辑功能模块中的第二二级子模块的第四引脚在顶层设计中对齐。
2.根据权利要求1所述的层次化设计中穿透模块层次的模块引脚对齐方法，其特征在于，所述二级子模块为展平化设计的子模块。
3.根据权利要求1所述的层次化设计中穿透模块层次的模块引脚对齐方法，其特征在于，所述二级子模块为将要被单独物理实现的逻辑功能子模块。
4.根据权利要求3所述的层次化设计中穿透模块层次的模块引脚对齐方法，其特征在于，当确定存在强耦合连接关系时，所述方法还包括：
遍历所述第一二级子模块中的三级子模块和所述第二二级子模块中的三级子模块之间的连接关系，确定是否具有存在强耦合连接关系的第一三级子模块和第二三级子模块；如果有，生成连接约束子文件；
对所述第一二级子模块和第二二级子模块分别生成二级划分数据文件，所述二级划分数据子文件包含所述连接约束子文件，用以确定所述第一三级子模块在所述强耦合连接关系的时序路径上第五引脚的第五位置坐标，和所述第二三级子模块在所述强耦合连接关系的时序路径上第六引脚的第六位置坐标，并通过所述第五位置坐标使所述第五引脚与所述第三引脚对齐，并且通过所述第六位置坐标使所述第六引脚与所述第四引脚对齐。
5.根据权利要求1所述的层次化设计中穿透模块层次的模块引脚对齐方法，其特征在于，所述一级划分数据文件还包括：当前逻辑功能模块的网表文件、库交换格式(LEF)文件、时序库(.lib)文件以及分配到模块级的标准时序约束(SDC)文件；其中所述网表文件包括：门级网表(netlist)文件和设计交换格式(DEF)文件。
6.根据权利要求1所述的层次化设计中穿透模块层次的模块引脚对齐方法，其特征在于，所述确定所述连接关系是否为强耦合具体包括：
根据每个所述连接关系对应的时序约束条件确定所述连接关系是否为强耦合；当时序约束条件对应的时序的裕量小于第一阈值时，确定所述连接关系为强耦合。
7.根据权利要求6所述的层次化设计中穿透模块层次的模块引脚对齐方法，其特征在于，所述第一阈值为自定义数值。
8.根据权利要求1所述的层次化设计中穿透模块层次的模块引脚对齐方法，其特征在于，所述确定所述连接关系是否为强耦合具体包括：
当第一逻辑功能模块中的一个二级子模块与第二逻辑功能模块中的一个二级子模块之间存在超过设定数量的逻辑连接时，确定所述连接关系为强耦合。
9.根据权利要求8所述的层次化设计中穿透模块层次的模块引脚对齐方法，其特征在于，所述设定数量为自定义数值。
10.根据权利要求1所述的层次化设计中穿透模块层次的模块引脚对齐方法，其特征在于，所述方法用于层次化设计中。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115329713A (zh) * 2022-10-13 2022-11-11 飞腾信息技术有限公司 一种布局模块、生成布线文件以及布线的方法、装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106209341A (zh) * 2016-07-27 2016-12-07 上海航天控制技术研究所 多通道lvds时序对齐探测器图像采集方法
CN106407497A (zh) * 2015-07-29 2017-02-15 格罗方德半导体公司 用以调整电路符号的方法及系统
CN108830008A (zh) * 2018-06-28 2018-11-16 中国科学院微电子研究所 一种标准单元库全模型的测试方法及测试系统
US10902175B1 (en) * 2019-09-11 2021-01-26 International Business Machines Corporation Cross-hierarchical block pin placement
CN112685991A (zh) * 2020-12-22 2021-04-20 北京华大九天科技股份有限公司 一种满足约束的布线方法
CN114239137A (zh) * 2021-12-09 2022-03-25 中国船舶重工集团公司第七0三研究所 一种分层级的船舶传动装置简图设计方法
CN114282486A (zh) * 2021-12-30 2022-04-05 海光信息技术股份有限公司 时序逻辑器件的布局方法及装置、电子设备及存储介质

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106407497A (zh) * 2015-07-29 2017-02-15 格罗方德半导体公司 用以调整电路符号的方法及系统
CN106209341A (zh) * 2016-07-27 2016-12-07 上海航天控制技术研究所 多通道lvds时序对齐探测器图像采集方法
CN108830008A (zh) * 2018-06-28 2018-11-16 中国科学院微电子研究所 一种标准单元库全模型的测试方法及测试系统
US10902175B1 (en) * 2019-09-11 2021-01-26 International Business Machines Corporation Cross-hierarchical block pin placement
CN112685991A (zh) * 2020-12-22 2021-04-20 北京华大九天科技股份有限公司 一种满足约束的布线方法
CN114239137A (zh) * 2021-12-09 2022-03-25 中国船舶重工集团公司第七0三研究所 一种分层级的船舶传动装置简图设计方法
CN114282486A (zh) * 2021-12-30 2022-04-05 海光信息技术股份有限公司 时序逻辑器件的布局方法及装置、电子设备及存储介质

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115329713A (zh) * 2022-10-13 2022-11-11 飞腾信息技术有限公司 一种布局模块、生成布线文件以及布线的方法、装置
CN115329713B (zh) * 2022-10-13 2023-02-03 飞腾信息技术有限公司 一种布局模块、生成布线文件以及布线的方法、装置

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