CN112468757B - 一种基于fpga的自适应分辨率arinc818视频转换电路 - Google Patents
一种基于fpga的自适应分辨率arinc818视频转换电路 Download PDFInfo
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Abstract
本发明提供了一种基于FPGA的自适应分辨率ARINC818视频转换电路,高速收发器单元将ARINC818串行视频数据转换为并行视频数据后输入ARINC818视频解析单元,在ARINC818视频解析单元自动检测视频分辨率,将检测出的分辨率帧频和并行视频流输入视频转换单元,根据帧头和视频分辨率信息提取视频帧,转换为AXI4S时序视频流;检测并输出视频状态。本发明实现了自适应分辨率的视频采集功能,能够降低视频采集功能开发的复杂程度;可以与视频处理、压缩、存储等功能快速集成,能够有效提高ARINC818采集的通用性,能够提高ARINC818视频采集的可靠性和鲁棒性。
Description
技术领域
本发明涉及机载视频接口技术领域,尤其是一种基于FPGA的视频转换电路。
背景技术
随着航空电子技术的进步,为了满足高性能的航空数字视频传输要求,ARINC和航空电子委员会(AEEC)联合发布ARINC818航空视频传输总线协议标准,又名航空数字视频总线ADVB(Avion-ics Digital Video Bus)。ARINC818的主要特点体现在高带宽、高可靠性、低延迟、非压缩视频传输、抵抗电磁干扰、减轻线缆重量、灵活性高,兼容扩展性强,已经成为新一代航空电子数字视频总线的统一标准,在一些商业和军事项目中得到广泛应用。
AXI4-Stream(简称AXIS)总线是以突发传输为机制并没有突发长度限制的总线。总线采用握手机制实现数据的收发,没有地址通道,没有读写使能,一般情况均是写数据从主设备到从设备的传输。AXI4S总线接口协议主要面向高速流数据传输,可用于连接一个产生数据的主机和一个接受数据的从机,当然也可用于连接多个主机和从机。该协议支持多种数据流使用相同共享总线集合,允许建立能执行扩展、压缩和路由的互联结构。
发明内容
为了克服现有技术的不足,本发明提供一种基于FPGA的自适应分辨率ARINC818视频转换电路。本发明的目的在于提供一种通用、灵活、鲁棒性强的自适应分辨率的ARINC818视频转换电路。本发明设计一种在FPGA中实现的ARINC818视频转换电路,支持多种分辨率视频采集、AXI4S输出接口通用,具有广泛应用场景,可提高ARINC818视频采集的可靠性和鲁棒性。
本发明解决其技术问题所采用的技术方案是:
一种基于FPGA的自适应分辨率ARINC818视频转换电路,包括高速收发器、ARINC818视频解析单元和视频转换单元,高速收发器单元基于FPGA的高速收发器IP实现,将ARINC818串行视频数据转换为并行视频数据后输入ARINC818视频解析单元,在ARINC818视频解析单元自动检测视频分辨率,将检测出的分辨率帧频和并行视频流输入视频转换单元,根据帧头和视频分辨率信息提取视频帧,转换为AXI4S时序视频流;检测并输出视频状态。
所述ARINC818协议解析单元,包含分辨率及帧频检测单元、视频解析及封装单元和FIFO,ARINC818协议解析单元接收并行视频数据后,按照ARINC818协议要求,从FC0帧中提取视频分辨率及帧频,从FCn帧中提取视频数据,并在每帧视频数据前封装4字节用户自定义帧头,然后通过分辨率及帧频检测单元输出视频分辨率及帧频,依次通过视频解析及封装单元和FIFO输出并行视频流,
所述视频转换单元,包含视频帧提取单元、FIFO、AXI4S时序发生单元和状态统计单元,视频分辨率及帧频、并行视频流分别输入视频帧提取单元,根据用户自定义帧头和视频分辨率信息提取视频帧,通过FIFO和AXI4S时序发生单元转换为AXI4S时序视频流,同时通过状态统计单元检测并输出视频状态。
所述ARINC818协议解析单元采用有限状态机实现ARINC818视频解析和封装,状态机上电初始化进入FC0_IDLE状态,在该状态下接收到SOFi后,进入FC0_HEAD状态;等待7个时钟周期,进入FC0_DATA状态,在FC0_DATA状态下进行辅助信息处理,解析并输出视频信息(视频列数量、视频行数量、帧频等);完成辅助信息帧处理后,进入FC0_CRC状态,进行CRC校验;然后进入FC0_EOF状态,进行FC0帧帧尾校验;然后进入FC0_USER状态,在FC0_USER状态下封装用户帧头;然后进入FCN_IDLE状态,在收到SOFn后进入FCN_HEAD状态;等待7个时钟周期,进入FCN_DATA状态;在FCN_DATA状态下解析FCn帧并输出视频像素数据;完成一行视频数据解析后,进入FCN_CRC状态,进行CRC校验;然后进入FCN_EOF状态,进行FCn帧帧尾校验;在FCN_EOF状态下,判断已解析的视频行数量,不足一帧视频则进入FCN_IDLE状态,足够一帧视频则回到FC0_IDLE状态。
所述视频转换单元接收视频分辨率及帧频,计算并设置视频转换需要的相关参数,包括视频一帧数据量(视频行数量×视频列数量),视频帧提取单元接收ARINC818视频解析单元发送的视频帧数据,检测到用户帧头后,将用户帧头去除,按照视频一帧数据量对视频进行缓冲,缓冲的同时,将视频每个数据(像素)进行扩充,为每个像素添加行列信息后写入FIFO,用于AXIS视频时序生成;采用循环计数的方法,设置列计数器和行计数器,检测到用户帧头时,两个计数器均清零,每缓冲1个像素,列计数器加1,当列计数器计数到(视频列数量-1)后回零,列计数器每次回零时,行计数器加1,当行计数器计数到(视频行数量-1)且列计数器回零时,行计数器回零。
所述AXI4S时序发生单元从FIFO中读取扩充后的视频数据,并按照标准AXI4S时序进行发送,AXI4S时序发生单元包含一组FIFO读取接口和一组AXI4S发送接口,其中FIFO读取接口包括2个输入接口FIFO空状态(高表示FIFO空,以下称FIFO_EMPTY)和FIFO数据(扩充后的视频数据,包括列计数值、行计数值和视频数据,以下称FIFO_DATA)以及1个输出接口FIFO读使能(高表示读取一个视频数据,以下称FIFO_RD_EN);AXI4S发送接口包括一个输入接口AXI4S_TREADY(为高时表示后端准备好接收数据)以及四个输出接口,四个输出接口分别为AXI4S_TVALID(高有效,与AXI4S_TREADY同时为高时,表示发送1个视频数据)、AXI4S_TLAST(高有效,表示视频每行的最后一个数据)、AXI4S_TUSER(高有效,表示视频每帧的第一个数据)和AXI4S_TDATA(视频数据);
所述AXI4S时序发生单元的时序发生为:将FIFO_DATA中的视频像素部分赋值给AXI4S_TDATA;FIFO_EMPTY取反后和AXI4S_TREADY相与产生AXI4S_TVALID;AXI4S_TVALID为高且列FIFO_DATA中的列计数器值等于(视频列数量-1)时,AXI4S_TLAST为高;AXI4S_TVALID为高且列FIFO_DATA中的列计数器值和行计数器均等于零时,AXI4S_TUSER为高。
本发明的有益效果在于:
本发明实现了自适应分辨率的视频采集功能,在需要采集多种分辨率视频或视频分辨率会动态变化的应用场景,能够降低视频采集功能开发的复杂程度;
第二,本发明完成视频采集后转换为AXI4-Streaming接口输出,AXI4-Streaming接口作为目前应用最为广泛的高速流数据传输接口,可以与视频处理、压缩、存储等功能快速集成,能够有效提高ARINC818采集的通用性;
第三,本发明通过视频帧的封装和解析过程,能够实时检测ARINC818视频异常,如ARINC818视频链路中断、恢复过程中引起的视频帧长度错误等,并能保证AXIS接口始终按照正确分辨率的时序输出,不会向后续视频处理等流程引入错误,能够提高ARINC818视频采集的可靠性和鲁棒性。
附图说明
图1为本发明自适应分辨率的ARINC818视频转换电路图。
图2为本发明ARINC818视频解析及封装状态机。
图3为本发明视频帧提取流程图。
图4为本发明视频数据扩充示意图。
图5为本发明AXI4S视频转换流程示意图。
具体实施方式
下面结合附图和实施例对本发明进一步说明。
本发明提供一种基于FPGA实现的自适应分辨率的ARINC818视频转换电路。
自适应分辨率的ARINC818视频转换电路如图1所示。
通过高速收发器接收ARINC818串行信号,并解析为ARINC818并行数据;高速收发器采用FPGA的标准IP实现,如Xilinx FPGAGT Transceiver IP等。
ARINC818视频解析单元,接收ARINC818并行数据,解析出视频帧数据并写入FIFO进行缓冲,解析出视频分辨率,并计算帧频。视频解析单元通过ARINC818视频的辅助信息帧(FC0帧)中的相应字段,解析出视频信息,视频信息包括视频列数量、视频行数量和帧频;在解析完FC0帧后,解析FCn帧前,封装用户帧头用于后续视频提取和扩充流程,然后从FCn帧中解析视频像素数据并进行缓冲。
图2示例采用有限状态机实现的ARINC818视频解析和封装。状态机上电初始化进入FC0_IDLE状态,在该状态下接收到SOFi后,进入FC0_HEAD状态;等待7个时钟周期,进入FC0_DATA状态,在FC0_DATA状态下进行辅助信息处理,解析并输出视频信息(视频列数量、视频行数量、帧频等);完成辅助信息帧处理后,进入FC0_CRC状态,进行CRC校验;然后进入FC0_EOF状态,进行FC0帧帧尾校验;然后进入FC0_USER状态,在FC0_USER状态下封装用户帧头;然后进入FCN_IDLE状态,在收到SOFn后进入FCN_HEAD状态;等待7个时钟周期,进入FCN_DATA状态;在FCN_DATA状态下进行解析FCn帧并输出视频像素数据;完成一行视频数据解析后,进入FCN_CRC状态,进行CRC校验;然后进入FCN_EOF状态,进行FCn帧帧尾校验;在FCN_EOF状态下,判断已解析的视频行数量,不足一帧视频则进入FCN_IDLE状态,足够一帧视频则回到FC0_IDLE状态。
帧频计算采用计时的方法,按秒统计辅助信息帧的数量。
视频转换单元接收视频分辨率及帧频,计算并设置视频转换需要的相关参数,包括视频一帧数据量(视频行数量×视频列数量)。视频转换单元包含视频帧提取单元、FIFO、AXI4S时序发生单元和状态统计单元。
视频帧提取单元接收ARINC818视频解析单元发送的视频帧数据,检测到用户帧头后,将用户帧头去除,按照视频一帧数据量对视频进行缓冲,缓冲的同时,将视频每个数据(像素)进行扩充,为每个像素添加行列信息后写入FIFO,用于AXIS视频时序生成;采用循环计数的方法,设置列计数器和行计数器,检测到用户帧头时,两个计数器均清零,每缓冲1个像素,列计数器加1,当列计数器计数到(视频列数量-1)后回零,列计数器每次回零时,行计数器加1,当行计数器计数到(视频行数量-1)且列计数器回零时,行计数器回零。以视频分辨率1024×768为例,pcnt为视频列计数,pcnt计数范围为0~1023,lcnt为视频行计数,lcnt计数范围为0~767,则扩充后的部分数据如图4所示。
AXI4S时序发生单元从FIFO中读取扩充后的视频数据,并按照标准AXI4S时序进行发送。AXI4S时序发生单元包含一组FIFO读取接口和一组AXI4S发送接口,其中FIFO读取接口包括2个输入接口FIFO空状态(高表示FIFO空,以下称FIFO_EMPTY)和FIFO数据(扩充后的视频数据,包括列计数值、行计数值和视频数据,以下称FIFO_DATA),以及1个输出接口FIFO读使能(高表示读取一个视频数据,以下称FIFO_RD_EN);AXI4S发生接口包括一个输入接口AXI4S_TREADY(为高时表示后端准备好接收数据),以及四个输出接口AXI4S_TVALID(高有效,与AXI4S_TREADY同时为高时,表示发送1个视频数据)、AXI4S_TLAST(高有效,表示视频每行的最后一个数据)、AXI4S_TUSER(高有效,表示视频每帧的第一个数据)和AXI4S_TDATA(视频数据)。
AXI4S视频时序发生方法如下,将FIFO_DATA中的视频像素部分赋值给AXI4S_TDATA;FIFO_EMPTY取反后和AXI4S_TREADY相与产生AXI4S_TVALID;AXI4S_TVALID为高且列FIFO_DATA中的列计数器值等于(视频列数量-1)时,AXI4S_TLAST为高;AXI4S_TVALID为高且列FIFO_DATA中的列计数器值和行计数器均等于零时,AXI4S_TUSER为高。以视频列数量分辨率1024×768为例,AXI4S_TDATA等于FIFO_DATA的低位(视频像素部分);AXI4S_TREADY为高且fifo_empty为低时,AXI4S_TVALID置高;AXI4S_TVALID为高、pcnt等于1023时,AXI4S_TLAST置高;AXI4S_TVALID为高、pcnt和lcnt均等于0时,AXI4S_TUSER置高。
状态统计单元输出当前视频状态,包括视频分辨率及帧频、视频错误帧数量等。视频错误帧数量的统计方法为,检测2个用户帧头间的视频数据数量,若不等于视频列数量×视频行数量,则错误帧数量加1。
最后所应说明的是:以上实例仅用以说明而非限定本发明的技术方案,不同实例包含单元不同。对本发明进行修改或者等同替换,而不脱离本发明的精神和范围的任何修改或局部替换,其均应涵盖在本发明的权利要求范围当中。
Claims (7)
1.一种基于FPGA的自适应分辨率ARINC818视频转换电路,包括高速收发器、ARINC818视频解析单元和视频转换单元,其特征在于:
所述高速收发器单元基于FPGA的高速收发器IP实现,将ARINC818串行视频数据转换为并行视频数据后输入ARINC818视频解析单元,在ARINC818视频解析单元自动检测视频分辨率,将检测出的视频分辨率及帧频、并行视频流输入视频转换单元,视频转换单元根据帧头、视频分辨率及帧频提取视频帧,转换为AXI4S时序视频流,检测并输出视频状态;
视频解析单元通过ARINC818视频的辅助信息帧FC0帧中的相应字段,解析出视频信息,视频信息包括视频列数量、视频行数量和帧频;在解析完FC0帧后,解析视频数据帧FCn帧前,封装用户帧头用于后续视频提取和扩充流程,然后从FCn帧中解析视频像素数据并进行缓冲;视频转换单元接收视频分辨率和帧频信息,计算并设置视频转换需要的相关参数,包括视频一帧数据量视频行数量×视频列数量;视频转换单元包含视频帧提取单元、FIF0、AXI4S时序发生单元和状态统计单元;视频帧提取单元接收ARINC818视频解析单元发送的视频帧数据,检测到用户帧头后,将用户帧头去除,按照视频一帧数据量对视频进行缓冲,缓冲的同时,将视频每个像素进行扩充,为每个像素添加行列信息后写入FIFO,用于AXIS视频时序生成。
2.根据权利要求1所述的基于FPGA的自适应分辨率ARINC818视频转换电路,其特征在于:
所述ARINC818视频解析单元,包含分辨率及帧频检测单元、视频解析及封装单元和FIFO;分辨率及帧频检测单元接收并行视频数据后,按照ARINC818协议要求,从FC0帧中提取并输出视频分辨率及帧频;视频解析及封装单元在每帧视频数据前封装4字节用户自定义帧头,将封装后的视频数据写入FIFO,通过FIFO输出并行视频流;
ARINC818视频解析单元,接收ARINC818并行数据,解析出视频帧数据并写入FIFO进行缓冲,解析出视频分辨率,并计算帧频。
3.根据权利要求1所述的基于FPGA的自适应分辨率ARINC818视频转换电路,其特征在于:
所述视频转换单元,包含视频帧提取单元、FIFO、AXI4S时序发生单元和状态统计单元,视频分辨率及帧频、并行视频流分别输入视频帧提取单元,根据用户自定义帧头和视频分辨率信息及帧频提取视频帧,通过FIFO和AXI4S时序发生单元转换为AXI4S时序视频流,同时通过状态统计单元检测并输出视频状态。
4.根据权利要求2所述的基于FPGA的自适应分辨率ARINC818视频转换电路,其特征在于:
所述ARINC818视频解析单元采用有限状态机实现ARINC818视频解析和封装,状态机上电初始化进入FC0_IDLE状态,在该状态下接收到SOFi后,进入FC0_HEAD状态;等待7个时钟周期,进入FC0_DATA状态,在FC0_DATA状态下进行辅助信息处理,解析并输出视频信息;完成辅助信息帧处理后,进入FC0_CRC状态,进行CRC校验;然后进入FC0_EOF状态,进行FC0帧帧尾校验;然后进入FC0_USER状态,在FC0_USER状态下封装用户帧头;然后进入FCN_IDLE状态,在收到SOFn后进入FCN_HEAD状态;等待7个时钟周期,进入FCN_DATA状态;在FCN_DATA状态下解析FCn帧并输出视频像素数据;完成一行视频数据解析后,进入FCN_CRC状态,进行CRC校验;然后进入FCN_EOF状态,进行FCn帧帧尾校验;在FCN_EOF状态下,判断已解析的视频行数量,不足一帧视频则进入FCN_IDLE状态,足够一帧视频则回到FC0_IDLE状态。
5.根据权利要求1所述的基于FPGA的自适应分辨率ARINC818视频转换电路,其特征在于:
所述电路采用循环计数的方法,设置列计数器和行计数器,检测到用户帧头时,两个计数器均清零,每缓冲1个像素,列计数器加1,当列计数器计数到视频列数量-1后回零,列计数器每次回零时,行计数器加1,当行计数器计数到视频行数量-1且列计数器回零时,行计数器回零。
6.根据权利要求3所述的基于FPGA的自适应分辨率ARINC818视频转换电路,其特征在于:
所述AXI4S时序发生单元从FIFO中读取扩充后的视频数据,并按照标准AXI4S时序进行发送,AXI4S时序发生单元包含一组FIFO读取接口和一组AXI4S发送接口,其中FIFO读取接口包括2个输入接口FIFO空状态和FIFO数据以及1个输出接口FIFO读使能;AXI4S发送接口包括一个输入接口AXI4S_TREADY以及四个输出接口,四个输出接口分别为AXI4S_TVALID、AXI4S_TLAST、AXI4S_TUSER和XI4S_TDATA。
7.根据权利要求3所述的基于FPGA的自适应分辨率ARINC818视频转换电路,其特征在于:
所述AXI4S时序发生单元的时序发生为:将FIFO_DATA中的视频像素部分赋值给AXI4S_TDATA;FIFO_EMPTY取反后和AXI4S_TREADY相与产生AXI4S_TVALID;AXI4S_TVALID为高且列FIFO_DATA中的列计数器值等于视频列数量-1时,AXI4S_TLAST为高;AXI4S_TVALID为高且列FIFO_DATA中的列计数器值和行计数器均等于零时,AXI4S_TUSER为高。
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