CN112468115A - 节省乘法器数量的5g高速信号并行滤波方法、系统及装置 - Google Patents

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Abstract

本发明提供一种节省乘法器数量的5G高速信号并行滤波方法、系统及装置，其中，滤波方法包括：设高速信号采样数据率和FPGA工作频率的倍数关系设为N，将N表达为N=X2 α2 ,X≥1,α2≥ 0，如α2≥设定值，则对高速信号中并行的每一路进行双相滤波处理和复数滤波处理，否则对高速信号中并行的每一路进行多通道分解；双相滤波处理和复数滤波处理均包括：在输入侧增设一加法器，在输出侧增设一减法器，通过加法器进行两路相加滤波后，再通过减法器减去其它两路的输出；通过多级延时、加减法操作后，输出滤波结果。本发明在输入侧增设加法器，在输出侧增设减法器的方式，节省了子滤波器。同时，还利用多通道技术进一步节约乘法器数量。

Description

节省乘法器数量的5G高速信号并行滤波方法、系统及装置
技术领域
本发明涉及5G通信技术领域，尤其涉及一种节省乘法器数量的5G高速信号并行滤波方法、系统及装置。
背景技术
第五代移动通信技术（简称5G）是最新一代蜂窝移动通信技术，也是继4G（LTE-A、WiMax）、3G（UMTS、LTE）和2G（GSM）系统之后的延伸。5g移动通信技术在4g的基础上优化了帧结构，扩展了子载波配置参数，支持15khz,30khz,60khz,120khz,240khz，同时支持1008个小区。通过一系列的技术改进，使得5g最大可支持400mhz带宽，具有带宽大、速率高、能效高等优点，能够满足新一代移动通信中各类场景的需求。
在5G通信技术的实际应用中，需要监测通信带宽信号。有时需要对大带宽信号做频域补偿，其总带宽超过1G，采样率达到2G以上。一般FPGA工作时钟大约在250Mhz，需要多路并行滤波。而并行滤波器是通过FIR滤波器方式实现的，需要耗费大量乘法器资源。
乘法器如果用逻辑实现，需要耗费大量的逻辑资源，当前主流FPGA芯片内部都带有乘法器硬核IP，但数量有限，属于稀缺资源。例如，当输入3GSPS复数数据，滤波器128阶复数，工作频率250MHz，需要的乘法器个数为：3GSPS/250MHz*128*4(复数)=6144，该数目超出了目前绝大部分FPGA芯片的乘法器硬核IP的数量。因此，针对上述问题，有必要提出进一步地解决方案。
发明内容
本发明旨在提供一种节省乘法器数量的5G高速信号并行滤波方法、系统及装置，以克服现有技术中存在的不足。
为解决上述技术问题，本发明的技术方案是：
一种节省乘法器数量的5G高速信号并行滤波方法，其包括：
设高速信号采样数据率和FPGA工作频率的倍数关系设为N，将N表达为N=X2 α2 ,X≥1,α2 ≥0，如α2≥设定值，则对高速信号中并行的每一路进行双相滤波处理和复数滤波处理，否则对高速信号中并行的每一路进行双相滤波处理和复数滤波处理的同时，还进行多通道分解；
所述双相滤波处理和复数滤波处理中，均包括：在输入侧增设一加法器，在输出侧增设一减法器，且通过所述加法器进行两路相加滤波后，再通过所述减法器减去其它两路的输出；
通过多级延时、加减法操作后，输出滤波结果。
作为本发明的节省乘法器数量的5G高速信号并行滤波方法的改进，所述双相滤波处理中，包括：在输入侧增设一加法器，在输出侧增设一减法器，且通过所述加法器进行奇偶两路相加滤波后，再通过所述减法器减去其它两路的输出，得到奇相或者偶相的滤波结果。
作为本发明的节省乘法器数量的5G高速信号并行滤波方法的改进，进行多级双相滤波处理时包括：
将一组数据逐级分为三组，使得每组数据并行路数减半，将最后一级两个单路数据输入对应的双相滤波器单元中。
作为本发明的节省乘法器数量的5G高速信号并行滤波方法的改进，对各双相滤波器单元输出的数据，以三个为一组，逐级延时、加减法操作后，输出滤波结果。
作为本发明的节省乘法器数量的5G高速信号并行滤波方法的改进，每一级双相滤波处理后，消耗的乘法器个数为不增设加法器和加法器所消耗乘法器个数的0.75。
作为本发明的节省乘法器数量的5G高速信号并行滤波方法的改进，所述复数滤波处理中，包括：在输入侧增设一加法器，在输出侧增设一减法器，且通过所述加法器进行实虚部相加滤波后，其它两路再通过所述减法器减去实虚部相加滤波后的结果，得到结果实部和结果虚部。
作为本发明的节省乘法器数量的5G高速信号并行滤波方法的改进，每一级复数滤波处理后，消耗的乘法器个数为不增设加法器和加法器所消耗乘法器个数的3/4。
作为本发明的节省乘法器数量的5G高速信号并行滤波方法的改进，所述多通道分解包括：对并行的每一路进行多通道技术处理，所述多通道技术处理中，N=X2 α2 2 n (1/2) n ,X ≥1,α2≥0,n≥0，其中，n为多通道滤波器的通道数。
为解决上述技术问题，本发明的技术方案是：
一种节省乘法器数量的5G高速信号并行滤波系统，其包括：
分解滤波模块，其用于：设高速信号采样数据率和FPGA工作频率的倍数关系设为N，将N表达为N=X2 α2 ,X≥1,α2≥0，如α2≥设定值，则对高速信号中并行的每一路进行双相滤波处理和复数滤波处理，否则对高速信号中并行的每一路进行双相滤波处理和复数滤波处理的同时，还进行多通道分解；
所述双相滤波处理和复数滤波处理中，均包括：在输入侧增设一加法器，在输出侧增设一减法器，且通过所述加法器进行两路相加滤波后，再通过所述减法器减去其它两路的输出；
输出模块，其用于通过多级延时、加减法操作后，输出滤波结果。
为解决上述技术问题，本发明的技术方案是：
一种节省乘法器数量的5G高速信号并行滤波装置，其包括：存储器以及处理器；
所述存储器中存储有计算机程序，所述计算机程序被所述处理器运行时执行如上所述的节省乘法器数量的5G高速信号并行滤波方法。
与现有技术相比，本发明的有益效果是：本发明的节省乘法器数量的5G高速信号并行滤波方法中，双相滤波处理和复数滤波处理通过在输入侧增设加法器，在输出侧增设减法器的技术手段，节省了子滤波器。同时，根据高速信号采样数据率和FPGA工作频率的倍数关系，还可利用多通道技术进一步节约乘法器数量。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明节省乘法器数量的5G高速信号并行滤波方法一实施例的流程图；
图2为未优化前，Y 0 (z 2 )、Y 1 (z 2 )对应时域信号为y(2k)和y(2k+1)时，相应的时域双相滤波单元图；
图3为优化后，Y 0 (z 2 )、Y 1 (z 2 )对应时域信号为y(2k)和y(2k+1)时，相应的时域双相滤波单元图；
图4为多级双相滤波处理的流程图；
图5为高速信号为8路并行输入时的多级双相滤波处理流程图；
图6为优化后，复数滤波处理对应的滤波单元图；
图7为本发明节省乘法器数量的5G高速信号并行滤波系统一实施例的模块图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1所示，本发明一实施例提供一种节省乘法器数量的5G高速信号并行滤波方法，其包括：
S1、设高速信号采样数据率和FPGA工作频率的倍数关系设为N，将N表达为N=X2 α2 ,X≥ 1,α2≥0，如α2≥设定值，则对高速信号中并行的每一路进行双相滤波处理和复数滤波处理，否则对高速信号中并行的每一路进行双相滤波处理和复数滤波处理的同时，还进行多通道分解；
步骤S1是考虑到，若果高速信号为多路，则需要将输入信号分为并行的多路，该步骤不能节省乘法器，不再考虑优化。而后续每一路里面包含的N 2 =2 α2 ，此时可以通过嵌套级联节省乘法器。
其中，选择合适的工作频率，使得N=X2 α2 ,X≥1,α2≥0，滤波器系数长度需选择N的倍数，以充分利用其处理能力。针对不够的情况，需要补零处理，以凑够N的整数倍。优选地，设定值可以选择为3，此时则可进行至少三级的双相滤波处理，进而能够满足实际的节省乘法器的需求。在其他实施方式中，根据实际的需求也可以选择其它的设定值。
双相滤波处理和复数滤波处理中，均包括：在输入侧增设一加法器，在输出侧增设一减法器，且通过加法器进行两路相加滤波后，再通过减法器减去其它两路的输出。
对于双相滤波处理，结合计算公式对滤波过程进行如下说明：
输入数据x(k)二相分解的频域信号为：
Figure DEST_PATH_IMAGE001
滤波器系数h(k)二相分解的频域信号为：
Figure 799221DEST_PATH_IMAGE002
滤波输出y(k)二相分解的频域信号为：
Y(z)=X(Z)×H(z)
=(X 0 (z 2 )+z -1 X 1 (z 2 ))×(H 0 (z 2 )+z -1 H 1 (z 2 ))
=(X 0 (z 2 )H 0 (z 2 )+z -2 X 1 (z 2 )H 1 (z 2 ))+z -1 ×(X 0 (z 2 )H 1 (z 2 )+X 1 (z 2 )H 0 (z 2 ))
=Y 0 (z 2 )+z -1 ×Y 1 (z 2 )
Y 0 (z 2 )=X 0 (z 2 )H 0 (z 2 )+z -2 X 1 (z 2 )H 1 (z 2 )
Y 1 (z 2 )=X 0 (z 2 )H 1 (z 2 )+X 1 (z 2 )H 0 (z 2 )
Y 0 (z 2 )、Y 1 (z 2 )对应时域信号为y(2k)和y(2k+1)，相应的时域双相滤波单元图如图2所示。
进一步地，对于奇相输出，可以通过在输入、输出侧各自增设加法器和减法器，从而可节省一组子滤波器，将乘法器消耗降到原先的75%，公式推导见下：
Y 1 (z 2 )=X 0 (z 2 )H 1 (z 2 )+X 1 (z 2 )H 0 (z 2 )
=((X 0 (z 2 )+X 1 (z 2 ))×(H 0 (z 2 )+H 1 (z 2 ))-X 0 (z 2 )H 0 (z 2 )-X 1 (z 2 )H 1 (z 2 )
Y 0 (z 2 )、Y 1 (z 2 )对应时域信号为y(2k)和y(2k+1)，相应的时域双相滤波单元图如图3所示。由图3可知，输入数据和系数各自奇偶相加滤波后的结果，减去其它两路的输出，则可得到奇相的滤波结果。从而，只需要增加两个只消耗逻辑资源的加、减法器，即可省下一路子滤波器。另一个实施方式中，输入数据和系数各自奇偶相加滤波后的结果，减去其它两路的输出，也可得到偶相的滤波结果。
下面针对进行多级双相滤波处理的步骤进行说明。
如图4所示，具体地，多级双相滤波处理包括：
将一组数据逐级分为三组，使得每组数据并行路数减半，将最后一级两个单路数据输入对应的双相滤波器单元中。进一步地，对各双相滤波器单元输出的数据，以三个为一组，逐级延时、加减法操作后，输出滤波结果。
如图5所示，以8路并行输入为例，图5中具有9个双相滤波器单元，每个双相滤波器单元保护3组FIR滤波器，总共有27组子滤波器，其长度只有原先的1/8。双相滤波器的输出后，经几级延时和加减法操作以后，得到最后的滤波器结果。
从而按级数表示，N 2 =2·2·…·2。经多级双相滤波器级联分解，每一级分解后，消耗的乘法器个数都降为原先的0.75，最终降到0.75 α2 。例如，α2=1时，降到0.75；α2=2时，降到0.5625；α2=3时，降到0.421875，乘法器数量节约效果显著。
如图6所示，对于复数滤波处理，结合计算公式对滤波过程进行如下说明：
设a=a_i+j*a_q、b=b_i+j*b_q。
从而，(a_i+j*a_q)*(b_i+j*b_q)
=a_i*b_i+j*a_q*b_i+j*a_i*b_q-a_q*b_q
=(a_i*b_i-a_q*b_q)+j*(a_i*b_q+a_q*b_i)。
由此可知，结果实部：result_i=a_i*b_i-a_q*b_q；结果虚部：result_q=a_i*b_q+a_q*b_i。从而，需要四个乘法器。
进一步地，在输入侧增设一加法器，在输出侧增设一减法器，且通过加法器进行实虚部相加滤波后，其它两路再通过减法器减去实虚部相加滤波后的结果，得到结果实部和结果虚部。
此时，结果实部：result_i=a_i*b_i-a_q*b_q
=a_i*b_i-a_q*b_q+a_i*b_q-a_i*b_q
=a_i*(b_i+b_q)-b_q*(a_i+a_q)。
结果虚部：result_q=a_i*b_q+a_q*b_i
=a_i*b_q+a_q*b_i+a_i*b_i-a_i*b_i
=a_i*(b_i+b_q)-b_i*(a_i-a_q)。
即，result_i=a_i*(b_i+b_q)-b_q*(a_i+a_q)；
result_q=a_i*(b_i+b_q)-b_i*(a_i-a_q)。
由上式可知，通过增设加法器和减法器，只用了三个乘法器，优化了资源。一个实施方式中，可使用3组实数滤波器，在输入输出各自增加几个加、减法器，即可完成复数FIR滤波处理。从而，每一级复数滤波处理后，消耗的乘法器个数为不增设加法器和加法器所消耗乘法器个数的3/4。
对于双相滤波处理和复数滤波处理，需要满足N=X2 α2 ,X≥1,α2≥0，N中需要包含2的因子，但某些情况下，比如N=3或者N=1时，则上述条件无法满足。即，N被表达为N=X2 α2 ,X≥ 1,α2≥0时，其中2的幂值较低时，为了节约乘法器，需要利用多通道分解技术进一步优化。
此时，上述多通道分解还包括：对并行的每一路进行多通道技术处理，该多通道技术处理中，N=X2 α2 2 n (1/2) n ,X≥1,α2≥0,n≥0，其中，n为多通道滤波器的通道数。
由于2n(1/2)n=1，如此通过引入上述等效过程，2n可以进行n级双相滤波器分解，最后的乘法器消耗比值为0.75n；(1/2)n部分会带来2n个子滤波器，虽然会增加逻辑资源的消耗，但不会带来乘法器资源的变化。综合考虑，最终的乘法器消耗比值为0.75n。
由上述分析过程可知，如果n越大，节约的乘法器越多，但同时考虑到分解成多个子滤波器也会占有额外的资源，因此需要在复杂度和节约效率间进行折中。实际应用中，一般n≤5。节约后的乘法器比值0.753=0.421875、0.754=0.31640625或0.755=0.2373046875。
S2、通过多级延时、加减法操作后，输出滤波结果。
下面结合两组对比例，对本实施例的节省乘法器数量的5G高速信号并行滤波方法的技术效果进行说明。
对比例1
输入2GSPS复数数据，滤波器128阶复数，工作频率250MHz，N=2GSPS/250MHz=8=1·23。
如采用未进行优化的方式进行滤波处理，则需要的乘法器个数：2GSPS/250MHz*128*4(复数)=4096，该数目超出了目前大部分FPGA芯片的乘法器硬核IP的数量。
如采用本实施例的节省乘法器数量的5G高速信号并行滤波方法，利用双相滤波优化和3乘法器复数乘法进行优化，则N=1·23。
此时，第一级被分为三路，每路3级双相滤波器，比率降低到0.753×(3/4)=0.31640625，其中0.753是通过双相滤波优化实现的；3/4是通过3乘法器复数乘法实现的。全部优化完成后，乘法器个数大约是未优选前的0.32(1296个左右)，目前的FPGA芯片完全可以满足要求。
对比例2
输入750M复数数据，滤波器96阶复数，工作频率250MHz，N=750/250MHz=3=3·24·(1/2)4。
如采用未进行优化的方式进行滤波处理，则需要的乘法器个数：750/250MHz*96*4(复数)=1152。
如采用本实施例的节省乘法器数量的5G高速信号并行滤波方法，利用双相滤波优化、3乘法器复数乘法和多通道子载波方式进行优化，则N=3·24·(1/2)4。
此时，第一级被分为三路，每路4级双相滤波器，比率降低到0.754×(3/4)=0.2373046875，其中0.754是通过双相滤波优化实现的；3/4是通过3乘法器复数乘法实现的。全部优化完成后，乘法器个数大约是未优选前的0.23(265个左右)，目前的FPGA芯片完全可以满足要求。
基于相同的技术构思，本发明另一实施例还提供一种节省乘法器数量的5G高速信号并行滤波系统。
如图7所示，该节省乘法器数量的5G高速信号并行滤波系统100包括：分解模块10以及输出模块20。
其中，分解模块10用于：设高速信号采样数据率和FPGA工作频率的倍数关系设为N，将N表达为N=X2 α2 ,X≥1,α2≥0，如α2≥设定值，则对高速信号中并行的每一路进行双相滤波处理和复数滤波处理，否则对高速信号中并行的每一路进行双相滤波处理和复数滤波处理的同时，还进行多通道分解。输出模块20用于：通过多级延时、加减法操作后，输出滤波结果。
基于相同的技术构思，本发明再一实施例还提供一种节省乘法器数量的5G高速信号并行滤波装置，其包括：存储器以及处理器。其中，存储器中存储有计算机程序，计算机程序被处理器运行时执行如上所述的节省乘法器数量的5G高速信号并行滤波方法。
综上所述，本发明的节省乘法器数量的5G高速信号并行滤波方法中，双相滤波处理和复数滤波处理通过在输入侧增设加法器，在输出侧增设减法器的技术手段，节省了子滤波器。同时，根据高速信号采样数据率和FPGA工作频率的倍数关系，还可利用多通道技术进一步节约乘法器数量。
本领域内的技术人员应明白，本发明实施例的实施例可提供为方法、系统、或计算机程序产品。因此，本发明实施例可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明实施例可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本发明实施例是参照根据本发明实施例的方法、系统、和计算机程序产品的流程图和/或框图来描述的。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理终端设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理终端设备的处理器执行的指令产生用于实现在流程图和/或中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理终端设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理终端设备上，使得在计算机或其他可编程终端设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程终端设备上执行的指令提供用于实现在流程图中指定的功能的步骤。
可以以一种或多种程序设计语言的任意组合来编写用于执行本发明操作的数据处理程序，程序设计语言包括面向对象的程序设计语言—诸如Java、C++等，还包括常规的过程式程序设计语言—诸如“C”语言或类似的程序设计语言。数据处理程序可以完全地在用户计算设备上执行、部分地在用户设备上执行、作为一个独立的软件包执行、部分在用户计算设备上部分在远程计算设备上执行、或者完全在远程计算设备或服务器上执行。在涉及远程计算设备的情形中，远程计算设备可以通过任意种类的网络，包括局域网(LAN)或广域网(WAN)，连接到用户计算设备，或者，可以连接到外部计算设备(例如利用因特网服务提供商来通过因特网连接)。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (10)

1.一种节省乘法器数量的5G高速信号并行滤波方法，其特征在于，所述5G高速信号并行滤波方法包括：
设高速信号采样数据率和FPGA工作频率的倍数关系设为N，将N表达为N=X2 α2 ,X≥1,α2 ≥0，如α2≥设定值，则对高速信号中并行的每一路进行双相滤波处理和复数滤波处理，否则对高速信号中并行的每一路进行双相滤波处理和复数滤波处理的同时，还进行多通道分解；
所述双相滤波处理和复数滤波处理中，均包括：在输入侧增设一加法器，在输出侧增设一减法器，且通过所述加法器进行两路相加滤波后，再通过所述减法器减去其它两路的输出；
通过多级延时、加减法操作后，输出滤波结果。
2.根据权利要求1所述的节省乘法器数量的5G高速信号并行滤波方法，其特征在于，所述双相滤波处理中，包括：在输入侧增设一加法器，在输出侧增设一减法器，且通过所述加法器进行奇偶两路相加滤波后，再通过所述减法器减去其它两路的输出，得到奇相或者偶相的滤波结果。
3.根据权利要求1所述的节省乘法器数量的5G高速信号并行滤波方法，其特征在于，进行多级双相滤波处理时包括：
将一组数据逐级分为三组，使得每组数据并行路数减半，将最后一级两个单路数据输入对应的双相滤波器单元中。
4.根据权利要求3所述的节省乘法器数量的5G高速信号并行滤波方法，其特征在于，对各双相滤波器单元输出的数据，以三个为一组，逐级延时、加减法操作后，输出滤波结果。
5.根据权利要求1至4任一项所述的节省乘法器数量的5G高速信号并行滤波方法，其特征在于，每一级双相滤波处理后，消耗的乘法器个数为不增设加法器和加法器所消耗乘法器个数的0.75。
6.根据权利要求1所述的节省乘法器数量的5G高速信号并行滤波方法，其特征在于，所述复数滤波处理中，包括：在输入侧增设一加法器，在输出侧增设一减法器，且通过所述加法器进行实虚部相加滤波后，其它两路再通过所述减法器减去实虚部相加滤波后的结果，得到结果实部和结果虚部。
7.根据权利要求1或6所述的节省乘法器数量的5G高速信号并行滤波方法，其特征在于，每一级复数滤波处理后，消耗的乘法器个数为不增设加法器和加法器所消耗乘法器个数的3/4。
8.根据权利要求1所述的节省乘法器数量的5G高速信号并行滤波方法，其特征在于，所述多通道分解包括：对并行的每一路进行多通道技术处理，所述多通道技术处理中，N=X2 α 2 2 n (1/2) n ,X≥1,α2≥0,n≥0，其中，n为多通道滤波器的通道数。
9.一种节省乘法器数量的5G高速信号并行滤波系统，其特征在于，所述5G高速信号并行滤波系统包括：
分解滤波模块，其用于：设高速信号采样数据率和FPGA工作频率的倍数关系设为N，将N表达为N=X2 α2 ,X≥1,α2≥0，如α2≥设定值，则对高速信号中并行的每一路进行双相滤波处理和复数滤波处理，否则对高速信号中并行的每一路进行双相滤波处理和复数滤波处理的同时，还进行多通道分解；
所述双相滤波处理和复数滤波处理中，均包括：在输入侧增设一加法器，在输出侧增设一减法器，且通过所述加法器进行两路相加滤波后，再通过所述减法器减去其它两路的输出；
输出模块，其用于通过多级延时、加减法操作后，输出滤波结果。
10.一种节省乘法器数量的5G高速信号并行滤波装置，其特征在于，所述5G高速信号并行滤波装置包括：存储器以及处理器；
所述存储器中存储有计算机程序，所述计算机程序被所述处理器运行时执行如权利要求1至8任一项所述的节省乘法器数量的5G高速信号并行滤波方法。
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