CN201226530Y - 多载波低中频信号发生器 - Google Patents

Abstract

本实用新型公开一种多载波低中频信号发生器，包括PC机及其分别连接的基带I、Q信号发生器与多载波数字上变频子系统、D/A转换器、时钟子系统、微芯片控制子系统，且所述基带I、Q信号发生器还与多载波数字上变频子系统、D/A转换器依次连接；时钟子系统还与基带I、Q信号发生及多载波数字上变频子系统、D/A转换器、时钟子系统、微芯片控制子系统同时连接；微芯片控制子系统还与基带I、Q信号发生器及多载波数字上变频子系统、D/A转换器、时钟子系统同时连接；D/A转换器设有多载波低中频信号输出端。本多载波信号发生器的性能及可行性好，系统灵活性和可扩展性强，易于实现小型化、低功耗的多载波低中频信号发生器。

Description

多载波低中频信号发生器

技术领域

本实用新型涉及移动通信领域，尤其涉及一种多载波低中频信号发生器。

背景技术

随着移动通信的发展，移动通信用户数也急剧增加，运营商不得不对移动通信系统进行扩容处理，移动通信系统逐步由单载波发展到多载波系统，以满足用户的通信需求。

随着多载波系统的需求的增多，迫切需要开发出支持多载波功能的通信系统，这样，在通信系统开发中，需要多载波信号源进行相关的测试和验证。而现有的多载波信号源存在的一个重大缺陷就是当输出多载波信号的时候，出现很大的交调信号，导致无法在测试中应用信号源产生的多载波信号。因此，实际测试一般是需要将多个信号源进行合路处理，减少交调信号，输出满足实际要求的多载波信号，这样的处理方式，虽然可以满足实际测试，但比较浪费资源。

通信技术的不断进步，也使得当今越来越多的通信产品采用数字技术来实现，可以采用数字信号处理技术来产生多载波信号。如公开号为CN1972179A的中国实用新型专利申请“一种多载波信号的产生方法”，该专利申请的方法是基于数字处理技术，多载波信号是采用若干单载波合并而成，将各单载波数字中频信号进行合并以产生多载波合路输出信号。

这种简单将单载波信号并联起来合成多载波信号的处理方式，往往会使得系统体积急剧扩大，功耗也显著增加，随着客户追求产品的低功耗、小型化、微型化，因此，不能经过上述简单的合路处理以形成多载波信号。

同时，上述公开号为CN1972179A的中国实用新型专利申请“一种多载波信号的产生方法”中，数字上变频器只采用一级混频处理，使得输出信号的频率范围有一定的限制，限制了信号源的应用场合。每个通道单独处理，需要较多的硬件资源，尤其是一些内插滤波器处理模块，可以在累加和处理之后进行，这样，多通道可以复用资源，从而节约器件的资源。累加和在最后一级进行，由于数字上变频处理之后，最后的数据速率很高，这样，累加处理需要加法树来支持，需要较多的资源。

实用新型内容

本实用新型的目的在于克服现有技术的缺点，提出了一种多载波低中频信号发生器，本实用新型基于数字中频技术，能有效降低多载波信号输出所产生的交调，提高系统性能，降低系统成本和功耗，易于实现系统的小型化、微型化。

本实用新型针对低中频信号，输出的中频信号的频率范围为50MHz～300MHz。

本实用新型的目的通过下述技术方案实现：本多载波低中频信号发生器，包括PC机及其分别连接的基带I、Q信号发生器与多载波数字上变频子系统、D/A转换器、时钟子系统、微芯片控制子系统，且所述基带I、Q信号发生器还与多载波数字上变频子系统、D/A转换器依次连接；所述时钟子系统还与基带I、Q信号发生及多载波数字上变频子系统、D/A转换器、时钟子系统、微芯片控制子系统同时连接；所述微芯片控制子系统还与基带I、Q信号发生器及多载波数字上变频子系统、D/A转换器、时钟子系统同时连接；所述D/A转换器设有多载波低中频信号输出端。

为更好地实现本实用新型，所述基带I、Q信号发生器包括依次连接的协议解析器、信号发生器和脉冲成型滤波器；所述脉冲成型滤波器设有基带I、Q信号输出端。

所述多载波数字上变频子系统包括多个第一级内插滤波器组、多通道NCO产生模块、第一级复数调制和信号累加处理模块、第二级内插滤波器组、第二级复数调制处理模块、第三级正交调制处理模块、增益调节模块、本振抑制模块、单通道NCO产生模块I、单通道NCO产生模块II，所述多个第一级内插滤波器组的输入端与所述基带I、Q信号发生器的多个通道数据输出端一一对应连接，所述多个第一级内插滤波器组输出端分别依次通过第一级复数调制和信号累加处理模块、第二级内插滤波器组、第二级复数调制处理模块、第三级正交调制处理模块、增益调节模块与本振抑制模块的输入端连接，所述多通道NCO产生模块输出端与第一级复数调制和累加处理模块输入端连接；所述单通道NCO产生模块I的输出端与第二级复数调制处理模块的输入端连接，所述单通道NCO产生模块II的输出端与第三级正交调制处理模块的输入端连接。

所述多载波数字上变频子系统还可以以下的方式实现：所述多载波数字上变频子系统包括数据并串转换处理模块、第一级内插滤波器组、多通道NCO产生模块、第一级复数调制和信号累加处理模块、第二级内插滤波器组、第二级复数调制处理模块、第三级正交调制处理模块、增益调节模块、本振抑制模块、单通道NCO产生模块I、单通道NCO产生模块II，所述数据并串转换处理模块输入端与所述基带I、Q信号发生器的多个通道数据输出端连接；所述数据并串转换处理模块的输出端依次通过第一级内插滤波器组、第一级复数调制和信号累加处理模块、第二级内插滤波器组、第二级复数调制处理模块、第三级正交调制处理模块、增益调节模块与本振抑制模块输入端连接；所述单通道NCO产生模块I的输出端与第二级复数调制处理模块的输入端连接，单通道NCO产生模块II的输出端与第三级正交调制处理模块的输入端连接。

所述第一级复数调制和信号累加处理模块包括多个调制累加模块，所述调制累加模块包括NCO信号延时处理模块，内插滤波器后I、Q信号延时处理模块，乘法器，混频后I、Q信号延时处理模块，累加器和累加后I、Q信号延时处理模块；所述多通道NCO产生模块与多个调制累加模块的NCO信号延时处理模块，乘法器，混频后I、Q信号延时处理模块，累加器与累加后I、Q信号延时处理模块依次连接；所述第一级内插滤波器组与多个调制累加模块的I、Q信号延时处理模块，乘法器，混频后I、Q信号延时处理模块，加法器与累加后I、Q信号延时处理模块依次连接；所述前一调制累加模块中的累加后I、Q信号延时处理模块与后一调制累加模块中的累加器连接。

所述第一级内插滤波器组或第二级内插滤波器组由一个、两个或三个内插滤波器组成；所述内插滤波器是FIR、IIR、CIC或半带内插滤波器；

所述第二级复数调制处理模块包括4个乘法器和2个加法器，所述4个乘法器分别与第二级内插滤波器组的I、Q信号输出端和单通道NCO产生模块I连接，其中2个乘法器输出端并连在一加法器上，另外2个乘法器输出端并连在另一加法器上；

所述第三级正交调制处理模块包括2个乘法器和1个减法器，所述减法器、单通道NCO产生模块II并连在所述两个乘法器之间；所述第三级正交调制处理模块的一乘法器的输入端与第二级复数调制处理模块的一加法器输出端连接，所述第三级正交调制处理模块的另一乘法器的输入端与第二级复数调制处理模块的另一加法器输出端连接。

本实用新型与现有技术相比具有如下优点和有益效果：

1、本实用新型中的多载波数字上变频子系统采用了复数调制和正交调制的相结合的处理方式，保证I、Q信号幅度的一致性和相位的正交性，从而很好的抑制负频镜像信号，提高了多载波信号发生器的性能；

2、本实用新型中的多载波数字上变频子系统提供了三级混频处理，可以输出任意频率组合的载波，扩大了系统的使用范围；

3、本实用新型中的多载波数字上变频子系统有利于采用诸如FPGA、CPLD、EPLD、DSP等可编程逻辑器件实现，通道数可以随应用需求增减，大大增加了系统的灵活性和可扩展性；

4、本实用新型结合目前器件的限制性，提出了相应的改进方法，使得系统具有很好的可行性，易于实现小型化、低功耗的多载波低中频信号发生器；

附图说明

图1是本实用新型的多载波低中频信号的结构示意图；

图2是本实用新型的基带I、Q信号发生器的结构示意图；

图3为本实用新型提出的一种多载波数字上变频子系统的结构示意图；

图4为本实用新型提出的另一种多载波数字上变频子系统的结构示意图；

图5为多载波数字上变频子系统所采用的第一级复数调制和信号累加处理模块的结构示意图；

图6为多载波数字上变频子系统所采用的第二级复数调制处理模块和第三级正交调制处理模块的结构示意图。

具体实施方式

下面结合实施例及附图对本实用新型作进一步详细的描述，但本实用新型的实施方式不限于此。

实施例

如图1所示的多载波低中频信号发生器，其包括PC机及其分别连接的基带I、Q信号发生器与多载波数字上变频子系统、D/A转换器、时钟子系统、微芯片控制子系统，且所述基带I、Q信号发生器还与多载波数字上变频子系统、D/A转换器依次连接；所述时钟子系统还与基带I、Q信号发生及多载波数字上变频子系统、D/A转换器、时钟子系统、微芯片控制子系统同时连接；所述微芯片控制子系统还与基带I、Q信号发生器及多载波数字上变频子系统、D/A转换器、时钟子系统同时连接；所述D/A转换器设有多载波低中频信号输出端。

其中D/A转换器是多载波发射机中关键模块之一，实现对数字中频信号的数模转换处理，输出模拟中频信号。D/A转换器转换精度以及交调指标，对多载波的低中频信号发生器的性能有很大的影响。所以，需要根据发生器的应用需求，合理的选择相应的D/A转换器。

时钟子系统为整个多载波的低中频信号发生器中的各个子系统和模块提供参考时钟信号，并负责信号发生器的时钟管理和分发，实现时钟的分频、倍频等处理。

微芯片控制(MCU)子系统负责整个信号发生器工作模式的控制和工作状态监测。可以通过系统总线同接收机系统的各个子模块进行监控和告警处理。若某一子系统或是子模块出现工作异常，进行系统复位处理，和进行告警上报处理。MCU子系统还整个系统的程序下载和更新，如FPGA、DSP程序的下载。

PC机可以控制整个信号发生器的任一子系统，实现对系统中一些参数的配置和修改，如可以配置整个系统的参考时钟、修改多载波数字上变频子系统的输出频点、输出功率。

如图2可见，基带I、Q信号发生器功能是产生符合标准通信协议要求的零中频I、Q信号。如GSM体制的基带I、Q信号发生器需要产生符合GSM协议的TDMA帧信号，并对数据进行编码和GMSK调制处理，形成数字基带I、Q信号。基带I、Q信号发生器包括三个子系统：协议解析器、信号发生器和脉冲成型滤波器。协议解析器的输出端与信号发生器、脉冲成型滤波器依次连接。协议解析器主要根据不同通信体制的所公布的标准协议规范，生成符合协议要求的控制信号。信号发生器接收来自协议解析器的控制信号，形成符合标准协议规范的基带I、Q信号。脉冲成型滤波器根据发射机要求，对基带I、Q信号进行脉冲成型和滤波处理，输出脉冲成型滤波后的基带I、Q信号。由于脉冲成型滤波器也可以在数字上变频系统中进行处理，所以，根据系统要求和设计的实际情况，基带I、Q信号发生器中可以不包含脉冲成型滤波器，而将脉冲成型滤波器嵌入到数字上变频子系统中。

如图3可见，本实用新型提出的多载波数字上变频子系统，包括多个第一级内插滤波器组、多通道NCO产生模块、第一级复数调制和信号累加处理模块、第二级内插滤波器组、第二级复数调制处理模块、第三级正交调制处理模块、增益调节模块、本振抑制模块，所述多个第一级内插滤波器组输出端依次通过第一级复数调制和信号累加处理模块、第二级内插滤波器组、第二级复数调制处理模块、第三级正交调制处理模块、增益调节模块与本振抑制模块输入端连接，所述多个第一级内插滤波器组分别与多个通道数据输出信号一一对应连接，所述多通道NCO产生模块输出端与第一级复数调制和累加处理模块输入端连接。

如图4可见，本实用新型提出的另一种多载波数字上变频子系统，包括数据并串转换处理模块、第一级内插滤波器组、多通道NCO产生模块、第一级复数调制和信号累加处理模块、第二级内插滤波器组、第二级复数调制处理模块、第三级正交调制处理模块、增益调节模块、本振抑制模块，所述数据并串转换处理模块依次通过第一级内插滤波器组、第一级复数调制和信号累加处理模块、第二级内插滤波器组、第二级复数调制处理模块、第三级正交调制处理模块、增益调节模块与本振抑制模块输入端连接，所述数据并串转换处理模块与多个通道数据输出信号连接。在图4提出的数字上变频子系统中对多通道数据输出信号，即数据通道1、数据通道2、…数据通道N并行输出的I、Q数据进行了数据并串转换处理，将输出的并行数据，转换为串行的I、Q数据流，这样，就可以使用同一个内插滤波器组完成对N通道I、Q数据的内插和滤波处理。因此，这样的处理方式，提高了第一级内插滤波器组的使用率，从而节约了资源利用。

如图3或图4所示，本实用新型提出的2种多载波数字上变频子系统，还包括2个单通道NCO产生模块，其中，单通道NCO产生模块I的输出端与第二级复数调制处理模块的输入端连接，单通道NCO产生模块II的输出端与第三级正交调制处理模块的输入端连接；所述第一级内插滤波器组或第二级内插滤波器组由一个、两个或三个内插滤波器组成；所述内插滤波器是FIR、IIR、CIC或半带内插滤波器；

如图5所示，所述第一级复数调制和信号累加处理模块包括多个调制累加模块，所述调制累加模块包括NCO信号延时处理模块，内插滤波器后I、Q信号延时处理模块，乘法器，混频后I、Q信号延时处理模块，累加器和累加后I、Q信号延时处理模块；所述多通道NCO产生模块与多个调制累加模块的NCO信号延时处理模块，乘法器，混频后I、Q信号延时处理模块，累加器与累加后I、Q信号延时处理模块依次连接；所述第一级内插滤波器组与多个调制累加模块的I、Q信号延时处理模块，乘法器，混频后I、Q信号延时处理模块，加法器与累加后I、Q信号延时处理模块依次连接；所述前一调制累加模块中的累加后I、Q信号延时处理模块与后一调制累加模块中的累加器连接。采用了链式级联的乘累加处理方式，克服了传统的加法树结构的进位链过长的缺点，保证了系统的设计瓶颈不会出现在累加处理上。而且，该处理方式也充分利用了每个器件的资源，如乘法器、加法器等，大大提高了系统的资源利用率。

如图6所示，第二级复数调制处理模块包括4个乘法器和2个加法器，所述4乘法器分别与第二级内插滤波器组的I、Q信号输出端和单通道NCO产生模块I连接，其中2个乘法器输出端并连在一加法器上，另外2个乘法器输出端并连在另一加法器上；所述第三级正交调制处理模块包括2个乘法器和1个减法器，所述2乘法器之间并连有减法器、单通道NCO产生模块II。所述第三级正交调制处理模块的一乘法器的输入端与第二级复数调制处理模块的一加法器输出端连接，所述第三级正交调制处理模块的另一乘法器的输入端与第二级复数调制处理模块的另一加法器输出端连接。

结合图1、图3、图5所示，基于数字中频技术的本多载波低中频信号发生器的多载波低中频信号发生方法，包括以下步骤：

(1)基带I、Q信号发生器输出零中频I、Q信号到多载波数字上变频子系统，多载波数字上变频子系统对基带I、Q信号发生器产生的基带信号进行内插、滤波、混频和调制处理，将基带信号搬移到不同的频率点上，输出不同频点的多载波数字中频信号到D/A转换器

(2)D/A转换器对数字中频信号进行数模转换处理，输出模拟中频信号到射频子系统，射频子系统对模拟信号进行处理输出带宽适中的宽带模拟中频信号；

所述步骤(1)中多载波数字上变频子系统对基带I、Q信号发生器产生的基带信号进行内插、滤波、混频和调制处理，将基带信号搬移到不同的频率点上，输出不同频点的多载波数字中频信号到D/A转换器，包括以下步骤：

(A)基带I、Q信号发生器的多个通道数据输出端输出I、Q数据到第一级内插滤波器组进行数据内插和滤波处理；

(B)内插滤波后的数据和多通道NCO产生模块生成的本振信号一并送入到第一级复数调制和信号累加处理模块进行第一级混频、调制处理及累加运算，其过程是：多通道NCO产生模块输出的cos和sin信号本振信号经过NCO信号延时处理模块进行N(其中N是根据具体需要进行设置，例如：N＝1～16)个clk周期延迟处理，第一级内插滤波后的I、Q数据经过I、Q信号延时处理模块进行M(其中M是根据具体需要进行设置，例如：M＝1～16)个clk周期延迟处理，经过延迟处理后的本振信号和I、Q数据信号分别输入到乘法器进行混频处理，混频处理后再经过混频后I、Q信号延时处理模块进行P(其中P是根据具体需要进行设置，例如：P＝1～16)个clk周期延迟处理后送入到加法器，同时，后一级的加法器的另一个端口接受来自前一级的累加和结果，最后一级输出经过调制后的信号累加，累加后输出经过调制后的信号；从图6可以看出，采用了链式级联的乘累加处理方式，克服了传统的加法树结构的进位链过长的缺点，保证了系统的设计瓶颈不会出现在累加处理上。而且，该处理方式，也充分利用了每个器件的资源，如乘法器、加法器等，大大提高了系统的资源利用率。

(C)累加后的I、Q数据输入到第二级内插滤波器组进行第二级的内插和滤波处理，内插滤波后的I、Q数据再输入到第二级复数调制处理模块以及第三级正交调制处理模块进行第二级复数调制处理以及第三级正交调制处理；所述第二级复数调制处理是I、Q数据先后经过4次乘法和2次累加处理；I、Q数据的复数调制是通过第二级复数调制处理模块的乘法器和累加器进行4次乘法和两次累加处理，复数调制后的信号再通过第三级正交调制处理模块进行正交调制，最后输出调制后的信号，采用两级调制，可以很好的抑制负频镜像。此外，由于经过调制后的信号一般要送入到D/A数模转换器进行数模转换处理，而D/A一般具有正交调制处理，所以，可以将本实用新型中的正交调制处理进行旁路处理，直接利用D/A中的正交调制处理也可以实现类似的功能。

(D)经过调制后的信号经过增益调节模块，输出符合系统增益要求的I、Q信号，最后，I、Q信号再经过本振抑制处理模块进行直流本振泄漏以及载波泄漏的抑制，输出最终的调制信号。

结合图1、图4、图5、图6所示，基于数字中频技术的本多载波低中频信号发生器的另一种多载波低中频信号发生方法，包括以下步骤：

(1)基带I、Q信号发生器输出零中频I、Q信号到多载波数字上变频子系统，多载波数字上变频子系统对基带I、Q信号发生器产生的基带信号进行内插、滤波、混频和调制处理，将基带信号搬移到不同的频率点上，输出不同频点的多载波数字中频信号到D/A转换器

(2)D/A转换器对数字中频信号进行数模转换处理，输出模拟低中频信号；

所述步骤(1)中多载波数字上变频子系统对基带I、Q信号发生器产生的基带信号进行内插、滤波、混频和调制处理，将基带信号搬移到不同的频率点上，输出不同频点的多载波数字中频信号到D/A转换器，包括以下步骤：

(a)基带I、Q信号发生器的多个通道数据输出端并行输出I、Q数据到数据并串转换模块，数据并串转换模块将并行输入的I、Q数据转换为串行数据流，串行数据经过第一级内插滤波器组进行数据内插和滤波处理；

(b)内插滤波后的数据和多通道NCO产生模块生成的本振信号一并送入到第一级复数调制和信号累加处理模块进行第一级混频、调制处理及累加运算，其过程是：多通道NCO产生模块输出的cos和sin信号本振信号经过NCO信号延时处理模块进行N(其中N是根据具体需要进行设置，例如：N＝1～16)个clk周期延迟处理，第一级内插滤波后的I、Q数据经过I、Q信号延时处理模块进行M(其中M是根据具体需要进行设置，例如：M＝1～16)个clk周期延迟处理，经过延迟处理后的本振信号和I、Q数据信号分别输入到乘法器进行混频处理，混频处理后再经过混频后I、Q信号延时处理模块进行P(其中P是根据具体需要进行设置，例如：P＝1～16)个clk周期延迟处理后送入到加法器，同时，后一级的加法器的另一个端口接受来自前一级的累加和结果，最后一级输出经过调制后的信号累加，累加后输出经过调制后的信号；

(c)累加后的I、Q数据输入到第二级内插滤波器组进行第二级的内插和滤波处理，内插滤波后的I、Q数据再输入到第二级复数调制处理模块以及第三级正交调制处理模块进行第二级复数调制处理以及第三级正交调制处理；所述第二级复数调制处理是I、Q数据先后经过4次乘法和2次累加处理；I、Q数据的复数调制是通过第二级复数调制处理模块的乘法器和累加器进行4次乘法和两次累加处理，复数调制后的信号再通过第三级正交调制处理模块进行正交调制，最后输出调制后的信号，采用两级调制，可以很好的抑制负频镜像。此外，由于经过调制后的信号一般要送入到D/A数模转换器进行数模转换处理，而D/A一般具有正交调制处理，所以，可以将本实用新型中的正交调制处理进行旁路处理，直接利用D/A中的正交调制处理也可以实现类似的功能。

(d)经过调制后的信号经过增益调节模块，输出符合系统增益要求的I、Q信号，最后，I、Q信号再经过本振抑制处理模块进行直流本振泄漏以及载波泄漏的抑制，输出最终的调制信号。

在多载波上变频子系统中，为了提高并行输入数据的传输速率，需要采用数据内插处理，但内插会引入镜像成分，需要进行滤波。对应高倍数的内插处理，为了降低滤波器设计的难度，节约器件资源，一般要采用多级内插滤波器级联实现。系统中的第一级内插滤波器组和第二级内插滤波器组一般都是由一个或两个内插滤波器组成，特殊情况下，会采用三个内插滤波器来构成内插滤波器组。其中，内插滤波器可以为FIR、IIR以及CIC、半带内插滤波器等。如系统第一级内插需要实现16倍数据内插处理，可以采用CIC内插4倍和FIR内插4倍来实现，可以采用直接利用FIR实现内插16倍处理，也可以采用半带滤波器内插2倍、CIC内插2倍以及FIR内插4倍来实现。

在传统的多载波数字上变频子系统中，累加和在最后一级进行，由于数字上变频处理之后，最后输出的数据速率很高，这样，累加处理需要加法树来支持，需要较多的资源，而如果在低速情况下进行累加处理，可以采用时分复用的处理方式来节约资源。本实用新型将多通道信号累加处理模块放置在第一级内插和复数调制处理模块之后，这样，由于经过第一级内插滤波，数据速率不是很高，这样，就可以采用时分复用资源的方式来实现累加运算，而无需传统的加法树架构来实现求和处理，可以大大节约资源。累加之后的数据和包含了每一个通道的数据，后续的内插和调制处理，相当于对一个通道的信号进行处理，经过累加求和模块，已经将多通道的数字上变频处理转换为单通道的上变频处理，简化了后续内插滤波和调制处理。

多载波数字上变频子系统，为了进一步优化设计，提高资源的复用率，将第一级复数调制处理模块以及多通道信号累加处理模块结合起来，利用一种比较特殊的结构形式来实现，以达到在进行复数调制的同时，对调制信号进行累加处理，最后即可输出经过调制后的信号累加和结果。

在多载波数字上变频子系统中，对调制后的输出的信号进行增益调节和控制，以满足系统设计中对信号输入、输出增益的控制要求。增益调节模块开放了一些用户接口，以使得用户能够根据系统设计要求，任意的修改系统增益。

多载波数字上变频子系统的本振抑制模块抑制实现抵消上变频处理，由于设计处理等所引入的直流信号以及载波泄漏信号，提高系统性能。在数字上变频处理中，不可避免会引入直流信号，可以采用“对称舍入”处理方法来抑制直流泄漏，也可以采用直流滤波的方法实现对直流的抑制，还可以采用其他的方法来进行直流的抑制，如求取信号的均值，对信号进行补偿处理。而且，在多载波上变频子系统中，每个频点对应的载波泄漏也会对系统性能带来较大的影响，所以，需要对载波泄漏信号进行抑制处理，以减小载波泄漏对其他通道的干扰。

本实用新型所提出的多载波数字上变频子系统可以利用CPLD、FPGA、EPLD、DSP等可编程逻辑器件来实现，也可使用专用ASIC芯片来实现。

本实用新型可以应用于GSM、CDMA、WCDMA、TD-SCDMA、CDMA2000等通信体制系统中。

如上所述，便可较好地实现本实用新型，上述实施例为本实用新型较佳的实施方式，但本实用新型的实施方式并不受上述实施例的限制，其他的任何未背离本实用新型的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本实用新型的保护范围之内。

Claims (6)

1、多载波低中频信号发生器，其特征在于：包括PC机及其分别连接的基带I、Q信号发生器与多载波数字上变频子系统、D/A转换器、时钟子系统、微芯片控制子系统，且所述基带I、Q信号发生器还与多载波数字上变频子系统、D/A转换器依次连接；所述时钟子系统还与基带I、Q信号发生及多载波数字上变频子系统、D/A转换器、时钟子系统、微芯片控制子系统同时连接；所述微芯片控制子系统还与基带I、Q信号发生器及多载波数字上变频子系统、D/A转换器、时钟子系统同时连接；所述D/A转换器设有多载波低中频信号输出端。

2、根据权利要求1所述多载波低中频信号发生器，其特征在于：所述基带I、Q信号发生器包括依次连接的协议解析器、信号发生器和脉冲成型滤波器；所述脉冲成型滤波器设有基带I、Q信号输出端。

3、根据权利要求1所述多载波低中频信号发生器，其特征在于：所述多载波数字上变频子系统包括多个第一级内插滤波器组、多通道NCO产生模块、第一级复数调制和信号累加处理模块、第二级内插滤波器组、第二级复数调制处理模块、第三级正交调制处理模块、增益调节模块、本振抑制模块、单通道NCO产生模块I、单通道NCO产生模块II，所述多个第一级内插滤波器组的输入端与所述基带I、Q信号发生器的多个通道数据输出端一一对应连接，所述多个第一级内插滤波器组输出端分别依次通过第一级复数调制和信号累加处理模块、第二级内插滤波器组、第二级复数调制处理模块、第三级正交调制处理模块、增益调节模块与本振抑制模块的输入端连接，所述多通道NCO产生模块输出端与第一级复数调制和累加处理模块输入端连接；所述单通道NCO产生模块I的输出端与第二级复数调制处理模块的输入端连接，所述单通道NCO产生模块II的输出端与第三级正交调制处理模块的输入端连接。

4、根据权利要求1所述多载波低中频信号发生器，其特征在于：所述多载波数字上变频子系统包括数据并串转换处理模块、第一级内插滤波器组、多通道NCO产生模块、第一级复数调制和信号累加处理模块、第二级内插滤波器组、第二级复数调制处理模块、第三级正交调制处理模块、增益调节模块、本振抑制模块、单通道NCO产生模块I、单通道NCO产生模块II，所述数据并串转换处理模块输入端与所述基带I、Q信号发生器的多个通道数据输出端连接；所述数据并串转换处理模块的输出端依次通过第一级内插滤波器组、第一级复数调制和信号累加处理模块、第二级内插滤波器组、第二级复数调制处理模块、第三级正交调制处理模块、增益调节模块与本振抑制模块输入端连接；所述单通道NCO产生模块I的输出端与第二级复数调制处理模块的输入端连接，单通道NCO产生模块II的输出端与第三级正交调制处理模块的输入端连接。

5、根据权利要求3或4所述多载波低中频信号发生器，其特征在于：所述第一级复数调制和信号累加处理模块包括多个调制累加模块，所述调制累加模块包括NCO信号延时处理模块，内插滤波器后I、Q信号延时处理模块，乘法器，混频后I、Q信号延时处理模块，累加器和累加后I、Q信号延时处理模块；所述多通道NCO产生模块与多个调制累加模块的NCO信号延时处理模块，乘法器，混频后I、Q信号延时处理模块，累加器与累加后I、Q信号延时处理模块依次连接；所述第一级内插滤波器组与多个调制累加模块的I、Q信号延时处理模块，乘法器，混频后I、Q信号延时处理模块，加法器与累加后I、Q信号延时处理模块依次连接；所述前一调制累加模块中的累加后I、Q信号延时处理模块与后一调制累加模块中的累加器连接。

6、根据权利要求5所述多载波低中频信号发生器，其特征在于：所述第一级内插滤波器组或第二级内插滤波器组由一个、两个或三个内插滤波器组成；所述内插滤波器是FIR、IIR、CIC或半带内插滤波器；

所述第二级复数调制处理模块包括4个乘法器和2个加法器，所述4个乘法器分别与第二级内插滤波器组的I、Q信号输出端和单通道NCO产生模块I连接，其中2个乘法器输出端并连在一加法器上，另外2个乘法器输出端并连在另一加法器上；

所述第三级正交调制处理模块包括2个乘法器和1个减法器，所述减法器、单通道NCO产生模块II并连在所述两个乘法器之间；所述第三级正交调制处理模块的一乘法器的输入端与第二级复数调制处理模块的一加法器输出端连接，所述第三级正交调制处理模块的另一乘法器的输入端与第二级复数调制处理模块的另一加法器输出端连接。

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