CN112464501B - 非易失芯片强0修复验证方法、装置、存储介质和终端 - Google Patents
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Abstract
本发明公开了一种非易失芯片强0修复验证方法、装置、存储介质和终端，首先随机化将第一数组内的部分数据初始为0，之后根据第一数组为0的位置找到第二数组该位置，将第二数组该位置数据概率性初始化为1；通过使用随机化及概率化操作以模拟Nor Flash中存在弱0的存储单元，通过对比第一数组内的数据和第二数组内的数据，找到第二数组中需要进行stress0的存储单元，然后执行stress0操作，再对比第一数组内的数据和第二数组内的数据，若一致，则对第二数组执行stress0成功，反之stress0执行不成功；本方案中，通过将第二数组内的某些数据概率性地初始化为0，提高了验证的随机性，使验证的准确性更高。
Description
技术领域
本发明涉及非易失芯片验证技术领域，尤其涉及的是一种非易失芯片强0修复验证方法、装置、存储介质和终端。
背景技术
在Nor Flash中，对某一存储单元执行擦操作后，可能会对芯片内其他的存储单元造成影响，使本来是0的存储单元变成弱0（偏向于1的0称为弱0），而stress0是用来将弱0修复为强0。
仿真验证擦功能一般只是检查最终结果，而stress0只是中间操作，步骤操作准确性不易检查。传统做法一般使用断言验证去验证stress0，但是，断言只能保证约定时序是否有执行，而不能保证stress0操作最终能否操作成功，随机性也不够。
因此，现有的技术还有待于改进和发展。
发明内容
本发明的目的在于提供一种非易失芯片强0修复验证方法、装置、存储介质和终端，旨在解决现有的非易失芯片验证中不能验证stress0是否操作成功的问题。
本发明的技术方案如下：一种非易失芯片强0修复验证方法，其中，具体包括以下步骤：
定义两个数组，分别为第一数组和第二数组；
随机初始化第一数组内的数据；
根据第一数组内的数据初始化第二数组内的数据；
读取第一数组内的数据和第二数组内的数据；
对比第一数组内的数据和第二数组内的数据，找出第一数组和第二数据内的数据不一致的存储单元；
对第二数组内与第一数组数据不一致的存储单元执行stress0操作；
读取第二数组执行完编程操作后的数据；
对比第一数组内的数据和第二数组内的数据，根据对比结果判断stress0是否执行成功。
所述的非易失芯片强0修复验证方法，其中，所述第一数组和第二数组与待测NorFlash的存储空间容量一致，第一数组和第二数组内的存储单元与Nor Flash内的存储单元具有相同的行为。
所述的非易失芯片强0修复验证方法，其中，所述随机初始化第一数组内的数据，具体过程如下：使第一数组内的存储单元的数据随机初始化为0或者随机初始化为1。
所述的非易失芯片强0修复验证方法，其中，所述根据第一数组内的数据初始化第二数组内的数据，具体包括以下过程：若第一数组内某一位置的数据为1，则将第二数组内对应第一数组该位置上的数据初始化为1；若第一数组内某一位置的数据为0，则将第二数组内对应第一数组该位置上的数据概率性地初始化为0。
所述的非易失芯片强0修复验证方法，其中，所述若第一数组内某一位置的数据为0，则将第二数组内对应第一数组该位置上的数据概率性地初始化为0是指：若第一数组内某一位置的数据为0，则将第二数组内对应第一数组该位置上的数据按照一定概率地初始化为0或者初始化为1。
所述的非易失芯片强0修复验证方法，其中，所述根据对比结果判断stress0是否执行成功，若第一数组内的数据和第二数组内的数据完全相同，则stress0执行成功，否则stress0执行不成功。
所述的非易失芯片强0修复验证方法，其中，所述对第二数组内与第一数组数据不一致的存储单元执行stress0操作，具体是指：对第二数组内与第一数组数据不一致的存储单元执行编程操作。
一种非易失芯片强0修复验证装置，其中，包括：
数组定义模块，定义两个数组，分别为第一数组和第二数组；
第一数组初始模块，随机初始化第一数组内的数据；
第二数组初始模块，根据第一数组内的数据初始化第二数组内的数据；
数据读取模块，读取第一数组内的数据和第二数组内的数据；
对比模块，对比第一数组内的数据和第二数组内的数据，找出第一数组和第二数据内的数据不一致的存储单元；
编程模块，对第二数组内与第一数组数据不一致的存储单元执行编程操作；
判断模块，对比第一数组内的数据和第二数组内的数据，根据对比结果判断stress0是否执行成功。
一种存储介质，其中，所述存储介质中存储有计算机程序，当所述计算机程序在计算机上运行时，使得所述计算机执行上述任一项所述的方法。
一种终端，其中，包括处理器和存储器，所述存储器中存储有计算机程序，所述处理器通过调用所述存储器中存储的所述计算机程序，用于执行上述任一项所述的方法。
本发明的有益效果：本发明通过提供一种非易失芯片强0修复验证方法、装置、存储介质和终端，stress0是非易失存储芯片擦除操作中的一个中间修复步骤，用于将弱0修复为强0，通过设置第一数组和第二数组模拟待测Nor Flash，首先初始化第一数组，随机化将第一数组内的部分数据初始为0，之后根据第一数组为0的位置找到第二数组该位置，将第二数组该位置数据概率性初始化为1；通过使用随机化及概率化操作，以模拟Nor Flash中存在弱0的存储单元，通过对比第一数组内的数据和第二数组内的数据，找到第二数组中需要进行stress0的存储单元，然后执行stress0操作，再对比第一数组内的数据和第二数组内的数据，若一致，则对第二数组执行stress0成功，反之stress0执行不成功；本技术方案中，通过将第二数组内的某些数据概率性地初始化为0，提高了验证的随机性，使验证的准确性更高。
附图说明
图1是本发明中非易失芯片强0修复验证方法的步骤流程图。
图2是本发明中非易失芯片强0修复验证装置的示意图。
图3是本发明中装置的示意图。
具体实施方式
下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
如图1所示，一种非易失芯片强0修复验证方法，具体包括以下步骤：
S1：定义两个数组，分别为第一数组和第二数组；
S2：随机初始化第一数组内的数据；
S3：根据第一数组内的数据初始化第二数组内的数据：若第一数组内某一位置的数据为1，则将第二数组内对应第一数组该位置上的数据初始化为1；若第一数组内某一位置的数据为0，则将第二数组内对应第一数组该位置上的数据概率性地初始化为0；
S4：读取第一数组内的数据和第二数组内的数据；
S5：对比第一数组内的数据和第二数组内的数据，找出第一数组和第二数据内的数据不一致的存储单元；
S6：对第二数组内与第一数组数据不一致的存储单元执行编程操作；
S7：读取第二数组执行完编程操作后的数据；
S8：对比第一数组内的数据和第二数组内的数据，根据对比结果判断stress0是否执行成功。
在某些具体实施例中，所述第一数组和第二数组与待测Nor Flash的存储空间容量一致，可以是4兆必特，8兆必特，等；第一数组和第二数组内的存储单元与Nor Flash内的存储单元具有相同的行为，如Nor Flash的存储单元的数据存储、掉电不丢失的特性。
在某些具体实施例中，所述S2中，随机初始化第一数组内的数据，即使第一数组内的数据既包含0，也包含1。
在某些具体实施例中，所述S3中，若第一数组内某一位置的数据为0，则将第二数组内对应第一数组该位置上的数据概率性地初始化为0是指：若第一数组内某一位置的数据为0，则将第二数组内对应第一数组该位置上的数据概率性地初始化为0或者初始化为1；其中，所述概率性是指随机按照一定的概率。
在某些具体实施例中，所述S8中，若第一数组内的数据和第二数组内的数据完全相同，则stress0执行成功，否则stress0执行不成功。
在Nor Flash的实际验证操作中，可以通过对某一存储单元施加不同的电压读取该存储单元内的数据进行判断该存储单元的数据是否为弱0（如，假设第一次施加6.3V的电压读取存储单元内的数据为1，第二次施加6V的电压读取存储单元内的数据为0，则判断该存储单元的数据为弱0），若为弱0，则需要对该存储单元执行stress0操作（即对存储单元执行编程操作），使弱0变成强0。现有Nor Flash验证中，不能验证stress0是否操作成功，而且随机性也不够，本技术方案中，通过S3，通过设置第一数组和第二数组模拟待测Nor Flash，首先初始化第一数组，随机化将第一数组内的部分数据初始为0，之后根据第一数组为0的位置找到第二数组该位置，将第二数组该位置数据概率性初始化为1；通过使用随机化及概率化操作，以模拟Nor Flash中存在弱0的存储单元，通过对比第一数组内的数据和第二数组内的数据，找到第二数组中需要进行stress0的存储单元，然后执行stress0操作，再对比第一数组内的数据和第二数组内的数据，若一致，则对第二数组执行stress0成功，反之stress0执行不成功；本技术方案中，通过将第二数组内的某些数据概率性地初始化为0，提高了验证的随机性，使验证的准确性更高。
如图2所示，一种非易失芯片强0修复验证装置，包括：
数组定义模块101，定义两个数组，分别为第一数组和第二数组；
第一数组初始模块102，随机初始化第一数组内的数据；
第二数组初始模块103，根据第一数组内的数据初始化第二数组内的数据；
数据读取模块104，读取第一数组内的数据和第二数组内的数据；
对比模块105，对比第一数组内的数据和第二数组内的数据，找出第一数组和第二数据内的数据不一致的存储单元；
编程模块106，对第二数组内与第一数组数据不一致的存储单元执行编程操作；
判断模块107，对比第一数组内的数据和第二数组内的数据，根据对比结果判断stress0是否执行成功。
请参照图3，本发明实施例还提供一种终端。如示，终端300包括处理器301和存储器302。其中，处理器301与存储器302电性连接。处理器301是终端300的控制中心，利用各种接口和线路连接整个终端的各个部分，通过运行或调用存储在存储器302内的计算机程序，以及调用存储在存储器302内的数据，执行终端的各种功能和处理数据，从而对终端300进行整体监控。
在本实施例中，终端300中的处理器301会按照如下的步骤，将一个或一个以上的计算机程序的进程对应的指令加载到存储器302中，并由处理器301来运行存储在存储器302中的计算机程序，从而实现各种功能：定义两个数组，分别为第一数组和第二数组；随机初始化第一数组内的数据；根据第一数组内的数据初始化第二数组内的数据；读取第一数组内的数据和第二数组内的数据；对比第一数组内的数据和第二数组内的数据，找出第一数组和第二数据内的数据不一致的存储单元；对第二数组内与第一数组数据不一致的存储单元执行stress0操作；读取第二数组执行完编程操作后的数据；对比第一数组内的数据和第二数组内的数据，根据对比结果判断stress0是否执行成功。
存储器302可用于存储计算机程序和数据。存储器302存储的计算机程序中包含有可在处理器中执行的指令。计算机程序可以组成各种功能模块。处理器301通过调用存储在存储器302的计算机程序，从而执行各种功能应用以及数据处理。
本申请实施例提供一种存储介质，所述计算机程序被处理器执行时，执行上述实施例的任一可选的实现方式中的方法，以实现以下功能：定义两个数组，分别为第一数组和第二数组；随机初始化第一数组内的数据；根据第一数组内的数据初始化第二数组内的数据；读取第一数组内的数据和第二数组内的数据；对比第一数组内的数据和第二数组内的数据，找出第一数组和第二数据内的数据不一致的存储单元；对第二数组内与第一数组数据不一致的存储单元执行stress0操作；读取第二数组执行完编程操作后的数据；对比第一数组内的数据和第二数组内的数据，根据对比结果判断stress0是否执行成功。其中，存储介质可以由任何类型的易失性或非易失性存储设备或者它们的组合实现，如静态随机存取存储器（Static Random Access Memory, 简称SRAM），电可擦除可编程只读存储器（Electrically Erasable Programmable Read-Only Memory, 简称EEPROM），可擦除可编程只读存储器（Erasable Programmable Read Only Memory, 简称EPROM），可编程只读存储器（Programmable Red-Only Memory, 简称PROM），只读存储器（Read-Only Memory, 简称ROM），磁存储器，快闪存储器，磁盘或光盘。
在本申请所提供的实施例中，应该理解到，所揭露装置和方法，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
另外，作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
再者，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。
在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (9)
1.一种非易失芯片强0修复验证方法，其特征在于，具体包括以下步骤：
定义两个数组，分别为第一数组和第二数组；
随机初始化第一数组内的数据；
根据第一数组内的数据初始化第二数组内的数据；
读取第一数组内的数据和第二数组内的数据；
对比第一数组内的数据和第二数组内的数据，找出第一数组和第二数据内的数据不一致的存储单元；
对第二数组内与第一数组数据不一致的存储单元执行stress0操作，所述stress0操作为强0修复操作；
读取第二数组执行完编程操作后的数据；
对比第一数组内的数据和第二数组内的数据，根据对比结果判断stress0是否执行成功；
所述根据第一数组内的数据初始化第二数组内的数据，具体包括以下过程：若第一数组内某一位置的数据为1，则将第二数组内对应第一数组该位置上的数据初始化为1；若第一数组内某一位置的数据为0，则将第二数组内对应第一数组该位置上的数据概率性地初始化为0。
2.根据权利要求1所述的非易失芯片强0修复验证方法，其特征在于，所述第一数组和第二数组与待测Nor Flash的存储空间容量一致，第一数组和第二数组内的存储单元与NorFlash内的存储单元具有相同的行为。
3.根据权利要求1所述的非易失芯片强0修复验证方法，其特征在于，所述随机初始化第一数组内的数据，具体过程如下：使第一数组内的存储单元的数据随机初始化为0或者随机初始化为1。
4.根据权利要求1所述的非易失芯片强0修复验证方法，其特征在于，所述若第一数组内某一位置的数据为0，则将第二数组内对应第一数组该位置上的数据概率性地初始化为0是指：若第一数组内某一位置的数据为0，则将第二数组内对应第一数组该位置上的数据按照一定概率地初始化为0或者初始化为1。
5.根据权利要求1所述的非易失芯片强0修复验证方法，其特征在于，所述根据对比结果判断stress0是否执行成功，若第一数组内的数据和第二数组内的数据完全相同，则stress0执行成功，否则stress0执行不成功。
6.根据权利要求1所述的非易失芯片强0修复验证方法，其特征在于，所述对第二数组内与第一数组数据不一致的存储单元执行stress0操作，具体是指：对第二数组内与第一数组数据不一致的存储单元执行编程操作。
7.一种非易失芯片强0修复验证装置，其特征在于，包括：
数组定义模块，定义两个数组，分别为第一数组和第二数组；
第一数组初始模块，随机初始化第一数组内的数据；
第二数组初始模块，根据第一数组内的数据初始化第二数组内的数据；
数据读取模块，读取第一数组内的数据和第二数组内的数据；
对比模块，对比第一数组内的数据和第二数组内的数据，找出第一数组和第二数据内的数据不一致的存储单元；
编程模块，对第二数组内与第一数组数据不一致的存储单元执行stress0操作，所述stress0操作为强0修复操作；
判断模块，对比第一数组内的数据和第二数组内的数据，根据对比结果判断stress0是否执行成功；
所述根据第一数组内的数据初始化第二数组内的数据，具体包括以下过程：若第一数组内某一位置的数据为1，则将第二数组内对应第一数组该位置上的数据初始化为1；若第一数组内某一位置的数据为0，则将第二数组内对应第一数组该位置上的数据概率性地初始化为0。
8.一种存储介质，其特征在于，所述存储介质中存储有计算机程序，当所述计算机程序在计算机上运行时，使得所述计算机执行权利要求1至6任一项所述的方法。
9.一种终端，其特征在于，包括处理器和存储器，所述存储器中存储有计算机程序，所述处理器通过调用所述存储器中存储的所述计算机程序，用于执行权利要求1至6任一项所述的方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Publication Number | Publication Date |
|---|---|
| CN112464501A CN112464501A (zh) | 2021-03-09 |
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Family
ID=74803846
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011554835.3A Active CN112464501B (zh) | 2020-12-24 | 2020-12-24 | 非易失芯片强0修复验证方法、装置、存储介质和终端 |
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| Country | Link |
|---|---|
| CN (1) | CN112464501B (zh) |
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| CN112464501A (zh) | 2021-03-09 |
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| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information | ||
| CB02 | Change of applicant information |
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|
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| GR01 | Patent grant |