CN112449492A - 具有高速线材的电路板组件 - Google Patents

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Abstract

本发明涉及一种具有高速线材的电路板组件，其具有一电路板及一高速线材。高速线材具有两信号线、至少一接地导体、至少一降抗导体及一包覆材。信号线、接地导体及降抗导体贯穿整条高速线材。包覆材包覆信号线、接地导体及降抗导体，并具有一导体层及一绝缘层。导体层为包覆材的内层且与接地导体及降抗导体电性连接。导体层呈螺旋状且每一圈皆与接地导体及降抗导体电性连接。绝缘层为包覆材的外层。高速线材的两信号线及接地导体与电路板电连接。由此，本发明导体层、接地导体及降抗导体的整体阻抗明显较低，故在传输高频信号时不会造成信号强度明显下降。

Description

具有高速线材的电路板组件
技术领域
本发明是关于一种电路元件，特别是关于一种电路板组件。
背景技术
如图7及图8所示，现有技术的高速线材包含了两信号线91、一接地线92、及一包覆材93。其中，两信号线91与接地线92并排，且接地线92不位于两信号线91之间，以使两信号线91相对接地线92能有不同的电位，借此能传输更多信号。包覆材93的内层为导电层931而外层为绝缘层932。导电层931虽然与接地线92电性连接，然而导电层931上的阻抗仍会影响信号线91中高频传输信号。
具体而言，导电层931的一种制作方式是以铝所制成的导电薄片以卷绕方式缠在信号线91外，且在卷绕后形成多个首尾相连的圈部，且每一圈部会有部分相重叠，而相重叠的部分即产生了明显的阻抗，造成整体的阻抗总和较大，并在信号高频传输时造成信号明显衰减(如图9所示)。
有鉴于此，提出一种更佳的改善方案，其为此业界亟待解决的问题。
发明内容
本发明的主要目的在于，提出一种具有高速线材的电路板组件，其中高速线材具有较低的阻抗，以避免在传输高频信号时造成信号强度明显的衰减。
为达上述目的，本发明所提出的电路板组件具有：
至少一高速线材，各该至少一高速线材具有：
两信号线，其穿设于整条该至少一高速线材且相并排；各该信号线具有：
一信号导线；及
一绝缘体，其包覆于该信号导线外；
至少一接地导体，其穿设于整条该至少一高速线材，并位于该两信号线旁且与该两信号线相并排；
至少一降抗导体，其穿设于整条该至少一高速线材，并位于该两信号线之间；及
一包覆材，其包覆该两信号线、该接地导体、及该降抗导体，并具有：
一导体层，其为该包覆材的内层，该至少一接地导体及该至少一降抗导体抵靠于整条的该导体层，由此该导体层与该至少一接地导体及该至少一降抗导体电性连接；及
一绝缘层，其为该包覆材的外层；以及
一电路板，其与该两信号线及该至少一接地导体的端部电连接，但与该至少一降抗导体相间隔。
因此，本发明的优点在于，降抗导体与包覆材的导体层的每一圈形成电连接，相比于仅有导体层的阻抗或仅有导体层及只连接于导体层端部的接地导体的整体阻抗，本发明导体层、接地导体、与降抗导体的整体阻抗明显低于现有技术的整体阻抗，因此本发明的高速线材在传输高频信号时不会造成信号强度明显下降。
如前所述的电路板组件中，各该至少一高速线材共具有两该接地导体，该两信号线位于该两接地导体之间。
如前所述的电路板组件中，该降抗导体的截面为圆形、矩形、或狭长状。
如前所述的电路板组件中，该两信号线相抵靠，且该两信号线抵靠处与该包覆材之间形成有至少一间隙，而该至少一降抗导体容置于该至少一间隙中。
如前所述的电路板组件中，各该至少一高速线材共具有两该降抗导体，且该两信号线与该包覆材之间共形成两该间隙，而该两降抗导体分别容置于该两间隙中。
如前所述的电路板组件中，各该至少一高速线材还具有一连接端子，其位于相对于该电路板的一端，并电连接于该两信号线及该至少一接地导体的端部，但与该至少一降抗导体相间隔。
附图说明
图1为本发明电路板组件的示意图。
图2为本发明高速线材的第一实施例的剖面示意图。
图3为本发明高速线材信号衰减程度与信号频率的关系图。
图4为本发明高速线材的第二实施例的剖面示意图。
图5为本发明高速线材的第三实施例的剖面示意图。
图6为本发明高速线材第四实施例的的示意图。
图7为现有技术的高速线材的剖面示意图。
图8为现有技术的高速线材的部分示意图。
图9为现有技术的高速线材信号衰减程度与信号频率的关系图。
具体实施方式
首先请参考图1及图2。本发明提出一种电路板组件，其包含高速线材1以及一电路板2。
高速线材1的第一实施例中具有两信号线10、一包覆材20、至少一接地导体30、及至少一降抗导体40。高速线材1的两信号线10及至少一接地导体30的端部可与电路板2上的铜箔电连接，例如可以电焊等方式；然而，至少一降抗导体40与电路板2相间隔，因此没有与电路板2电连接。包覆材20包覆两信号线10，且两信号线10与包覆材20之间形成有至少一间隙，例如本实施例中具有两个间隙。各信号线10穿设于整条高速线材1且相并排，并具有一信号导线11及一绝缘体12。绝缘体12包覆于信号导线11外。各信号线10的信号导线11的两端部可分别穿出包覆材20的两端，以与其他电子元件电性连接。
包覆材20具有一导体层21及一绝缘层22，其分别为包覆材20的内层及外层。导体层21呈螺旋状，例如可以铝箔卷绕于两信号线10上而成形，且螺旋状的导体层21形成首尾相连的多个圈部，而每一圈部皆与相邻的另一圈部以边缘接触或重叠，因此在圈部相接触的部分也形成电性连接。因此，导体层21呈管状并具有相对的两端。
于第一实施例中，高速线材1共具有两接地导体30及两降抗导体40，包覆材20同样包覆接地导体30及降抗导体40，且两降抗导体40位于两信号线10与包覆材20的两个间隙内，因此高速线材1的整体截面大小在有无设置降抗导体40都是一样的。于本实施例中，降抗导体40的截面可为圆形、矩形、或狭长状，但不以此为限，只要能容置于间隙内而不致使整体截面增加即可。于其他实施例中，降抗导体40的数量可为三个或更多。
接地导体30及降抗导体40皆穿设于整条高速线材1。接地导体30的两端部可分别穿出包覆材20的两端以进行接，降抗导体40的两端可不穿出包覆材20的两端而不与其他元件电连接。两接地导体30分别位于两信号线10两旁且与两信号线10相并排，换言之，两信号线10位于两接地导体30之间，或是接地导体30的中心位于两信号线10的中心连线上。
两降抗导体40皆位于两信号线10之间。导体层21的每一圈部皆与接地导体30及降抗导体40形成电性连接。换言之，接地导体30及降抗导体40是抵靠于整条的导体层21，由此与导体层21电性连接。因此，导体层21具有延伸于导体层21两端的至少一第一连接区域及至少一第二连接区域。第一连接区域为导体层21上与接地导体30的部分，并由此导体层21与接地导体30形成电连接。第二连接区域为导体层21上与降抗导体40的部分，并由此导体层21与降抗导体40形成电连接。
降抗导体40可以铜所制成，或以导电系数高于导体层21的导电系数的材料所制成。由此，在导体层21与降抗导体40电连接后。请一并参考图3，本发明能大幅降低导体层21每一圈形成电性连接时所产生的阻抗，由此使导体层21与降抗导体40整体的阻抗大幅降低，因此信号衰减的情况得到大幅改善。
接着请参考图4，其为本发明的高速线材1A的第二实施例。第二实施例与第一实施例相似，差异仅在于降抗导体40A以薄片制成，因此其截面为狭长状，以增加降抗导体40A与导体层21的接触面积，更进一步地降低导体层21与降抗导体40A整体的阻抗。
接着请参考图5，其为本发明的高速线材1B的第三实施例。第三实施例与第一实施例相似，差异仅在于高速线材1B可仅具有一接地导体30B及一降抗导体40B，即能达到基本的降噪及抗衰减的效果。
接着请参考图6，其为本发明的高速线材1C的第四实施例。第四实施例与第一、第二、或第三实施例相似，其差异仅在于高速线材1C好具有至少一连接端子50C。例如，当高速线材1具有一连接端子50C时，连接端子50C可设于高速线材1C的其中一端。另一方面，高速线材1C可具有两连接端子50C时，连接端子50C可设于高速线材1C的两端，且通过连接端子50C与电路板(图未绘示)连接。连接端子50C与两信号线10及接地导体30电性连接，并用以使信号线10及接地导体30能与外界的接头或插座连接即可，并不限连接端子50C的规格及型号。
综上所述，本发明通过设置降抗导体40与包覆材20的导体层21的每一圈形成电连接，因此导体层21、接地导体30、与降抗导体40整体阻抗明显低于现有技术的线材的整体阻抗，因此本发明的高速线材在传输高频信号时不会造成信号强度明显下降。此外，本发明是将降抗导体40设置于信号线10及包覆材20之间的间隙，因此整体截面积并不会因此增加。

Claims (8)

1.一种电路板组件，其具有：
至少一高速线材，各该至少一高速线材具有：
两信号线，其穿设于整条该至少一高速线材且相并排；各该信号线具有：
一信号导线；及
一绝缘体，其包覆于该信号导线外；
至少一接地导体，其穿设于整条该至少一高速线材，并位于该两信号线旁且与该两信号线相并排；
至少一降抗导体，其穿设于整条该至少一高速线材，并位于该两信号线之间；及
一包覆材，其包覆该两信号线、该接地导体、及该降抗导体，并具有：
一导体层，其为该包覆材的内层，该至少一接地导体及该至少一降抗导体抵靠于整条的该导体层，由此该导体层与该至少一接地导体及该至少一降抗导体电性连接；及
一绝缘层，其为该包覆材的外层；以及
一电路板，其与该两信号线及该至少一接地导体的端部电连接，但与该至少一降抗导体相间隔。
2.根据权利要求1所述的电路板组件，其中，各该至少一高速线材共具有两该接地导体，该两信号线位于该两接地导体之间。
3.根据权利要求1所述的电路板组件，其中，该降抗导体的截面为圆形、矩形、或狭长状。
4.根据权利要求1至3中任一项所述的电路板组件，其中，该两信号线相抵靠，且该两信号线抵靠处与该包覆材之间形成有至少一间隙，而该至少一降抗导体容置于该至少一间隙中。
5.根据权利要求4所述的电路板组件，其中，各该至少一高速线材共具有两该降抗导体，且该两信号线与该包覆材之间共形成两该间隙，而该两降抗导体分别容置于该两间隙中。
6.根据权利要求1至3中任一项所述的电路板组件，其中，各该至少一高速线材还具有一连接端子，其位于相对于该电路板的一端，并电连接于该两信号线及该至少一接地导体的端部，但与该至少一降抗导体相间隔。
7.根据权利要求4所述的电路板组件，其中，各该至少一高速线材还具有一连接端子，其位于相对于该电路板的一端，并电连接于该两信号线及该至少一接地导体的端部，但与该至少一降抗导体相间隔。
8.根据权利要求5所述的电路板组件，其中，各该至少一高速线材还具有一连接端子，其位于相对于该电路板的一端，并电连接于该两信号线及该至少一接地导体的端部，但与该至少一降抗导体相间隔。
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