CN112447903A - 存储器堆叠 - Google Patents

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李东颖
余绍铭
林毓超
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Abstract

本发明提供存储器堆叠及其形成方法。存储器堆叠包含：底部电极层、顶部电极层以及位于底部电极层与顶部电极层之间的相变层。顶部电极层的宽度大于相变层的宽度。未被相变层覆盖的顶部电极层的第一部分比被相变层覆盖的顶部电极层的第二部分更粗糙。

Description

存储器堆叠
技术领域
本发明实施例涉及存储器堆叠及其形成方法。
背景技术
半导体存储器用于电子应用的集成电路中，所述电子应用包含例如无线电、电视、行动电话以及个人计算器件。PCRAM具有若干操作和工程化优点，包含高速度、低功率、非易失性、高密度以及低成本。举例来说，PCRAM器件是非易失性的且可以在例如小于约50纳秒内快速写入。PCRAM胞元可具有高密度。另外，PCRAM胞元与CMOS逻辑兼容且可通常以相较于其它类型的存储器单元较低的成本来制造。然而，仍然存在许多与PCRAM相关的挑战。
发明内容
根据本发明的一些实施例，一种存储器堆叠包含底部电极层、顶部电极层以及位于底部电极层与顶部电极层之间的相变层。顶部电极层的宽度大于相变层的宽度。未被相变层覆盖的顶部电极层的第一部分比被相变层覆盖的顶部电极层的第二部分更粗糙。
附图说明
结合附图阅读以下详细描述会最佳地理解本发明的各个方面。应注意，根据业界中的标准惯例，各种特征未按比例绘制。实际上，为了论述清楚起见，可任意增大或减小各种特征的关键尺寸。
图1至图10示出根据一些实施例的制造存储器器件的中间阶段的横截面视图。
图11至图12是根据一些实施例的各种存储器堆叠的示意性横截面视图。
图13至图20示出根据其它实施例的制造存储器器件的中间阶段的横截面视图。
图21至图22是根据其它实施例的各种存储器堆叠的示意性横截面视图。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例来简化本发明。当然，这些只是实例并且并不意欲为限制性的。举例来说，在以下描述中，在第一特征上方或在第一特征上形成第二特征可包含第一特征与第二特征直接接触地形成的实施例，并且还可包含在第一特征与第二特征之间可形成额外特征，使得第一特征与第二特征可不直接接触的实施例。另外，本发明可在各种实例中重复附图标号和/或字母。此重复是出于简化和清楚的目的并且本身并不指示所论述的各种实施例和/或配置之间的关系。
另外，为易于描述，在本文中可使用例如“在…之下”、“在…下方”、“下部”、“在…上”、“在…之上”、“上覆”、“在…上方”、“上部”等的空间相对术语来描述一个元件或特征与如图式中所说明的另一(些)元件或特征的关系。除图式中所描绘的定向以外，空间相对术语意欲涵盖器件在使用或操作中的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词因此可以同样地进行解释。
将针对特定的上下文来描述实施例，也就是存储器器件，例如相变随机存取存储器(phase-change random access memory；PCRAM)器件及其形成方法。在不使用光刻掩模(photolithography mask)或掩模版(reticle)的情况下，减小位于底部电极层与顶部电极层之间的相变层的尺寸，这使得工艺成本降低。通过减小相变层的宽度，使相变层的加热集中且因此减少复位(reset)电流。
图1至图10示出根据一些实施例的制造存储器器件的中间阶段的横截面视图。
在一些实施例中，提供衬底101。衬底101可包含掺杂或未掺杂的块状硅或绝缘体上半导体(semiconductor-on-insulator；SOI)衬底的有源层。一般来说，SOI衬底包含绝缘层上形成的半导体材料(例如硅)层。绝缘层可以是例如内埋氧化物(buried oxide；BOX)层或氧化硅层。绝缘层设置于衬底(例如硅衬底或玻璃衬底)上。或者，衬底101可包含：另一元素半导体，例如锗；化合物半导体，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。也可以使用其它衬底，例如多层或梯度衬底。
在一些实施例中，存取晶体管103形成于衬底101上方。存取晶体管103包含含有栅极介电层105和栅极电极107的栅极堆叠，与栅极堆叠的侧壁相对的垫片109，以及与相应垫片109邻接的源极/漏极区111。为简单起见，未示出通常形成于集成电路中的组件，例如栅极硅化物、源极/漏极硅化物、接触蚀刻终止层等等。在一些实施例中，可使用任何合适的方法来形成存取晶体管103。在一些实施例中，取决于PCRAM电路设计，存取晶体管103可以是平面MOSFET器件、FinFET器件、隧道FET(“tunnel FET；TFET”)器件、全包覆式栅极(“gate-all-around；GAA”)器件或其它合适的器件。
在一些实施例中，额外有源和/或无源器件可形成于衬底101上。一或多个有源和/或无源器件可包含晶体管、电容器、电阻器、二极管、光电二极管、熔丝等等。可使用任何合适的方法来形成一或多个有源和/或无源器件。所属领域的普通技术人员将了解，以上实例仅出于说明的目的提供并且不意味着以任何方式限制本发明。其它电路也可适当地用于给定应用。
在一些实施例中，内连线结构113形成于存取晶体管103和衬底101上方。内连线结构113可包含一或多个金属化层1150到115M，其中M+1是一或多个金属化层1150到115M的数量。在一些实施例中，M的值可根据设计规格而变化。在一些实施例中，金属化层115M可以是内连线结构113的中间金属化层。在此类实施例中，另外的金属化层形成于金属化层115M上方。在一些实施例中，M等于1。在其它实施例中，M大于1。
在一些实施例中，一或多个金属化层1150到115M分别包含一或多个介电层1170到117M。介电层1170是层间介电(inter-layer dielectric；ILD)层，且介电层1171到介电层117M是金属间介电(inter-metal dielectric；IMD)层。ILD层和IMD层中的每一个可包含介电常数低于约4.0、3.0、2.0或甚至1.5的低k介电材料。在一些实施例中，ILD层和IMD层中的每一个可包含由例如旋转涂布、化学气相沉积(chemical vapor deposition；CVD)、等离子体增强CVD(plasma-enhanced CVD；PECVD)、原子层沉积(atomic layer deposition；ALD)、其组合等任何合适的方法来形成的材料，所述材料例如氧化硅、磷硅酸盐玻璃(phosphosilicate glass；PSG)、硼磷硅玻璃(borophosphosilicate glass；BPSG)、氟硅酸盐玻璃(fluorosilicate glass；FSG)、SiOC、旋涂玻璃、旋涂聚合物、硅化碳材料、其化合物、其复合物、其组合等。
在一些实施例中，蚀刻终止层(etch stop layers；ESL)1231到蚀刻终止层123M形成于介电层1170到介电层117M的相邻介电层之间。选择用于ESL 1231到ESL 123M的材料使得ESL 1231到ESL 123M的蚀刻速率小于介电层1171到介电层117M的对应介电层的蚀刻速率。在一些实施例中，比ESL 1231到ESL 123M更快蚀刻介电层1171到介电层117M的蚀刻工艺是干式蚀刻工艺，所述干式蚀刻工艺是使用包括基于CxFy的气体等等的蚀刻剂来执行的。在一些实施例中，ESL 123K的蚀刻速率小于介电层117K的蚀刻速率(其中K＝1,..,M)。在一些实施例中，ESL 1231到ESL 123M中的每一个可包含一或多个介电材料层。合适的介电材料可包含氧化物(例如氧化硅、氧化铝等等)、氮化物(例如SiN等等)、氮氧化物(例如SiON等等)、碳氧化物(例如SiOC等等)、碳氮化物(例如SiCN等等)、碳化物(例如SiC等等)，其组合等等，且可使用旋转涂布、CVD、PECVD、ALD，其组合等等形成。
在一些实施例中，金属化层1150更包含介电层1170内的导电插头1210，且金属化层1151到金属化层115M更包含介电层1171到介电层117M内的一或多个导电内连线，例如分别地是导电线1191到导电线119M以及导电通孔1211到导电通孔121M。导电插头1210将存取晶体管103的源极/漏极区111和栅极电极107电性耦接到导电线1191到导电线119M以及导电通孔1211到导电通孔121M。
在一些实施例中，可使用任何合适的方法(例如金属镶嵌法、双重金属镶嵌法等等)来形成导电插头1210、导电线1191到导电线119M以及导电通孔1211到导电通孔121M。在一些实施例中，用于形成导电插头1210、导电线1191到导电线119M以及导电通孔1211到导电通孔121M的方法包含：在相应介电层1170到介电层117M中形成开口；在开口中沉积一或多个阻挡层/粘附层(未明确示出)；在一或多个阻挡层/粘附层上方沉积晶种层(未明确示出)；以及使用导电材料(未明确示出)填充开口。接着执行化学机械抛光(chemicalmechanical polishing；CMP)以去除一或多个阻挡层/粘附层、晶种层的多余材料以及过量填充开口的导电材料。在一些实施例中，在CMP工艺的工艺变化内，导电插头1210的最顶部表面与介电层1170的最顶部表面实质上共面或齐平。在一些实施例中，在CMP工艺的工艺变化内，导电线1191到导电线119M的最顶部表面分别地与介电层1171到介电层117M的最顶部表面实质上共面或齐平。
在一些实施例中，一或多个阻挡层/粘附层可包含Ti、TiN、Ta、TaN、其组合、其多层等等，且可使用物理气相沉积(physical vapor deposition；PVD)、CVD、ALD、其组合等等。晶种层可包含铜、钛、镍、金、锰、其组合、其多层等等，且可由ALD、CVD、PVD、溅射、其组合等等来形成。导电材料可包含铜、铝、钨、其组合、其合金、其多层等等，且可使用镀覆或任何合适的方法来形成。
参考图2，介电层125形成于金属化层115M上方。在一些实施例中，介电层125可使用与介电层1170到介电层117M类似的材料和方法来形成并且不在此重复描述。在一些实施例中，图案化介电层125以在介电层125中形成开口127。图案化工艺可包含合适的光刻工艺和蚀刻工艺。在一些实施例中，开口127暴露出底层导电线119M。
参考图3，底部电极层204形成于开口127中。在一些实施例中，阻挡层202视情况地形成于底部电极层204与介电层125之间以及底部电极层204与导电线119M之间。在一些实施例中，底部电极层204可包含导电材料(例如Ti、Co、W、Ru、Cu、AlCu、WN、TiN、TiW、TiAl、TiAlN、其组合、其多层等等)，且可使用CVD、ALD、PVD、其组合等等来形成。在一些实施例中，阻挡层202包含材料以防止底部电极层204扩散到底层。在一些实施例中，阻挡层202可包含Ti、TiN、Ta、TaN、其组合、其多层等等，且可使用CVD、ALD、PVD、其组合等等来形成。在一些实施例中，底部电极层204包含TiN，且阻挡层202包含TaN。
在一些实施例中，阻挡材料层和底部电极材料层沉积于开口127中且过量填充开口127。在一些实施例中，在阻挡材料层和底部电极材料层上执行平坦化工艺(例如CMP工艺、蚀刻工艺、研磨工艺、其组合等等)，从而去除过量填充开口127的阻挡材料层和底部电极材料层的多余部分。在一些实施例中，在平坦化工艺的工艺变化内，阻挡层202和底部电极层204的最顶部表面与介电层125的最顶部表面实质上共面或齐平。在一些实施例中，底部电极层204具有约15纳米到40纳米的宽度。
参考图4，在底部电极层204和介电层125上方毯式沉积相变材料层206。相变材料层206可包含硫族化物材料，所述硫族化物材料含有Ge、Te以及Sb中的一或多种。在一些实施例中，相变材料层206包含GST(例如，Ge2Sb2Te5)、ScSbTe、GeTe、InSb、Sb2Te3、Sb70Te30、GaSb、InSbTe、GaSeTe、SnSbTe4、InSbGe、AgInSbTe、Te81Ge15Sb2S2、(Ge，Sn)SbTe、GeSb(SeTe)等等。相变材料层206可使用ALD、CVD、PECVD、其组合等等来形成。
在一些实施例中，在相变材料层206上方毯式沉积顶部电极材料层208。在一些实施例中，顶部电极材料层208可包含导电材料，例如Ti、Co、W、Ru、Cu、AlCu、WN、TiN、TiW、TiAl、TiAlN、其组合、其多层等等，且可使用CVD、ALD、PVD、其组合等等来形成。在一些实施例中，底部电极层204和顶部电极材料层208可包含相同的材料。在其它实施例中，底部电极层204和顶部电极材料层208可包含不同的材料。
在一些实施例中，掩模层210形成于顶部电极材料层208上方。在一些实施例中，掩模层210可包含光致抗蚀剂材料并且可使用光刻工艺来形成。在其它实施例中，掩模层210可包含介电材料，例如氧化硅、氮化硅、碳化硅、其组合、其多层等等，且可使用沉积工艺，紧接着使用光刻工艺和蚀刻工艺来形成。
参考图5，通过使用掩模层210作为掩模来图案化相变材料层206和顶部电极材料层208，从而形成依序设置于底部电极层204上的相变层216和顶部电极层218。在一些实施例中，图案化工艺包含各向异性蚀刻工艺，例如干式蚀刻工艺。
在一些实施例中，干式蚀刻工艺包含蚀刻气体、钝化气体以及热传递气体。在一些实施例中，蚀刻气体包含HBr、O2、Cl2、SF6或其组合，且具有约20立方厘米/分钟(cubiccentimeters per minute；sccm)到500立方厘米/分钟的流动速率。在一些实施例中，钝化气体包含CH4、CH3F、CH2F2、CHF3或其组合，且具有约10立方厘米/分钟到100立方厘米/分钟的流动速率。在一些实施例中，热传递气体包含Ar、He或其组合，且具有约100立方厘米/分钟到1,000立方厘米/分钟的流动速率。在一些实施例中，在干式蚀刻工艺期间，偏置电压被导通且设置在约100伏到1,000伏的范围内。在一些实施例中，干式蚀刻工艺对相变层216相对于底层介电层125具有蚀刻速率比率或蚀刻选择率(例如，大于20:1)。
在图案化相变材料层206和顶部电极材料层208以形成相变层216和顶部电极层218之后，接着去除掩模层210。在一些实施例中，相变层216和顶部电极层218中的每一个具有约100纳米到300纳米的宽度。
参考图6，对相变层216执行侧向蚀刻工艺，从而减小相变层216的尺寸。在一些实施例中，侧向蚀刻工艺对相变层216相对于底层介电层125具有蚀刻速率比率或蚀刻选择率(例如，大于100:1)，且侧向蚀刻工艺对相变层216相对于上覆顶部电极层218具有蚀刻速率比率或蚀刻选择率(大于30:1)。在一些实施例中，侧向蚀刻工艺减小相变层216的尺寸，而保持顶部电极层218的尺寸实质上不变。在侧向蚀刻工艺之后，将相变层216修整成尺寸减小的相变层216a。侧向蚀刻工艺在某一实例中被称作修整工艺。在一些实施例中，相变层216a具有约20纳米到100纳米的宽度。
在一些实施例中，相变层216a的宽度(例如，底部宽度)大于底部电极层204的宽度(例如，顶部宽度)。举例来说，相变层216a的宽度是底部电极层204的宽度的约1.5倍到3倍。
在一些实施例中，相变层316a的宽度(例如，顶部宽度)小于顶部电极层218的宽度(例如，底部宽度)。举例来说，顶部电极层218的宽度是相变层216a的宽度的约3倍到5倍。
在一些实施例中，侧向蚀刻工艺包含蚀刻气体、钝化气体以及热传递气体。在一些实施例中，蚀刻气体包含HBr、O2、Cl2、SF6或其组合，且具有约20立方厘米/分钟到500立方厘米/分钟的流动速率。在一些实施例中，钝化气体包含CH4、CH3F、CH2F2、CHF3或其组合，且具有约10立方厘米/分钟到100立方厘米/分钟的流动速率。在一些实施例中，热传递气体包含Ar、He或其组合，且具有约100立方厘米/分钟到1,000立方厘米/分钟的流动速率。在一些实施例中，在侧向蚀刻工艺期间断开偏置电压。
在一些实施例中，在侧向蚀刻工艺之后，未被相变层216a覆盖的顶部电极层218的第一部分P1比被相变层216a覆盖的顶部电极层218的第二部分P2更粗糙。在一些实施例中，在侧向蚀刻工艺之后，未被相变层216a覆盖的顶部电极层218的第一部分P1具有约0.5纳米到1.5纳米(例如，约1.0纳米)的粗糙度Rz，而被相变层216a覆盖的顶部电极层218的第二部分P2具有小于约1.0纳米(例如约0.5纳米)的粗糙度Rz。在一些实施例中，相变层216a的侧壁具有约0.5纳米到1.5纳米(例如，约1.0纳米)的粗糙度Rz。在一些实施例中，表面粗糙度Rz是通过测量预定抽样长度或面积内的最高峰值到最低谷值的竖直距离来计算的。
在一些实施例中，在侧向蚀刻工艺之后，聚合物层217积聚于相变层216a的侧壁上和顶部电极层218的底部表面上。聚合物层217可操作以防止湿气接触相变层216a及降低器件的性能。在一些实施例中，聚合物层217具有约5埃到20埃的厚度。
在一些实施例中，聚合物层217包含碳、氢气以及氧原子中的一或多种。在一些实施例中，聚合物层217包含约30at％到90at％的碳原子含量、约10at％到25at％的氢原子含量以及小于约5at％的氧原子含量。
参考图7，防湿材料层212形成于介电层125上方且覆盖顶部电极层218。防湿材料层212充当保护层，有效地阻挡水或湿气渗入到相变层216a中。在一些实施例中，防湿材料层212形成于顶部电极层218的顶部表面上，沿着顶部电极层218的侧壁延伸且下降到介电层125，并且继续沿着介电层125的顶部表面延伸。因此，至少一个空隙V形成于防湿材料层212与相变层216a之间以及顶部电极层218与介电层125之间。在一些实施例中，防湿材料层212可包含氮化硅(Si3N4)、氮氧化硅、碳化硅等等，且可在小于约400℃(例如，200℃到250℃)的工艺温度下使用ALD工艺来形成。此工艺温度有益于形成具有此配置的防湿材料层212，其能够将孔隙包封在其中。
参考图8，对防湿材料层212执行各向异性蚀刻工艺，从而去除防湿材料层212的一部分。具体地说，去除防湿材料层212的侧向部分，而保留防湿材料层212的竖直部分。在一些实施例中，剩余防湿材料层212以间隔件(spacer)形式形成防湿层(moisture-resistantlayer)222。在一些实施例中，防湿层222形成于顶部电极层218的侧壁上且向下延伸到介电层125。因此，两个孔隙V形成于顶部电极层218的下方及相变层216a的两个侧面处。在一些实施例中，孔隙V填充有气体，例如空气、工艺气体或惰性气体。在其它实施例中，孔隙V处于真空状态中。孔隙V中的每一个(填充有气体或处于真空状态中)充当热绝缘体，所述热绝缘体有益于减少由于热传导或对流引起的相变层216a的耗热损耗。
参考图9，介电层224形成于介电层125上方和防湿层222旁边。在一些实施例中，介电层224可使用与介电层1170到介电层117M类似的材料和方法来形成。介电层224可包含介电常数低于约4.0、3.0、2.0或甚至1.5的低k介电材料。在一些实施例中，介电层224可包含材料，例如：氧化硅、磷硅酸盐玻璃(PSG)、硼磷硅玻璃(BPSG)、高密度等离子体(highdensity plasma；HDP)氧化物、正硅酸四乙酯(tetraethylorthosilicate；TEOS)、SiOC、SiC、其组合、其多层等等。在一些实施例中，介电层224可防止湿气接触相变层216a及降低器件的性能。形成介电层224的方法可包含：执行CVD工艺，例如低压化学气相沉积(lowpressure chemical vapor deposition；LPCVD)工艺或等离子体增强式化学气相沉积(PECVD)工艺；以及接着通过使用平坦化方法(例如，CMP工艺、蚀刻工艺、研磨工艺、其组合等等)平坦化顶部电极层218上方的介电层的多余部分。在一些实施例中，在平坦化工艺的工艺变化内，顶部电极层218的最顶部表面与介电层224的最顶部表面实质上共面或齐平。
在一些实施例中，由此完成本发明的存储器堆叠MS1。存储器堆叠MS1可具有PCRAM结构。在一些实施例中，底部电极层204、相变层216a、聚合物层217、顶部电极层218、孔隙V、防湿层222以及介电层224构成存储器堆叠MS1。
在本发明的存储器堆叠MS1中，孔隙V充当热屏蔽元件，且聚合物层217、防湿层222以及介电层224充当湿气阻挡元件。通过此类沉积，稳定相变层216a的功能，且提高器件的性能。
在一些实施例中，单个光刻掩模或掩模版用于定义相变层216a和顶部电极层218。合适的蚀刻工艺可包含各向异性蚀刻工艺(参看图5)和侧向蚀刻工艺(参看图6)。在不使用光刻掩模或掩模版的情况下，减小位于底部电极层与顶部电极层之间的相变层的尺寸，这使得工艺成本降低。通过降低相变层的宽度，使相变层的加热集中且因此减少复位电流。
参考图10，额外的金属化层115M+1到金属化层115M+N形成于介电层224上方，其中金属化层115M+N是内连线结构113的最末金属化层。在一些实施例中，导电通孔121M+1与存储器堆叠MS1的顶部电极层218实体接触。在一些实施例中，介电层117M+X(其中X＝1,...,N)可使用与上文参考图1所描述的介电层1170到介电层117M类似的材料和方法来形成，并且不在此重复描述。在一些实施例中，ESL 123M+X(其中X＝1,...,N)可使用上文参考图1所描述的ESL 1231到ESL 123M类似的材料和方法来形成，并且不在此重复描述。在一些实施例中，导电线119M+X(其中X＝1,...,N)可使用与上文参考图1所描述的导电线1191到导电线119M类似的材料和方法，并且不在此重复描述。在一些实施例中，导电通孔121M+X(其中X＝1,...,N)可使用与上文参考图1所描述的导电通孔1211到导电通孔121M类似的材料和方法来形成，并且不在此重复描述。在一些实施例中，N等于1。在其它实施例中，N大于1。在一些实施例中，由此完成本发明的存储器器件10。
其中存储器堆叠MS1设置于第四导电线与第五导电线之间的上述实施例是出于说明的目的来提供的，且不被理解为限制本发明。在其它实施例中，在工艺要求之后，存储器堆叠MS1可设置于两个相邻导电线之间，例如在第一导电线与第二导电线之间，在第二导电线与第三导电线之间，在第三导电线与第四导电线之间或在第五导电线与第六导电线之间等。
可将存储器器件10中的存储器堆叠MS1修改为具有其它配置，如图11至图12中所示。图11至图12的存储器堆叠MS2到存储器堆叠MS3中的每一个可与图10的存储器堆叠MS1类似，其中存储器堆叠的类似特征标记有类似的附图标号，且不在此重复描述类似特征。
图11的存储器堆叠MS2可与图10的存储器堆叠MS1类似，且其之间的差异在于相变层的形状。在一些实施例中，存储器堆叠MS1的相变层216a具有实质上竖直的侧壁，而存储器堆叠MS2的相变层216b具有相对于相变层216b的内部呈凹形的弯曲侧壁。在所示出的实施例中，存储器堆叠MS2的相变层216b在其中间部分具有狭窄的狭窄中部轮廓(narrow-middle profile)。具体地说，中间部分比顶部部分或底部部分更窄。举例来说，相变层216b的中间部分是狭窄中部轮廓的最窄部分。此外，顶部部分和底部部分可具有相同的或不同的宽度。在一些实施例中，相变层216b可被描述为具有瓶形轮廓、沙漏形轮廓、可口可乐玻璃状轮廓等等。在一些实施例中，存储器堆叠MS2可使用上文参考图1至图10所描述的工艺步骤，但调整图6中的侧向蚀刻工艺的参数来形成。
图12的存储器堆叠MS3可与图11的存储器堆叠MS2类似，且其之间的差异在于，存储器堆叠MS1设置了防湿层222而存储器堆叠MS3省略了防湿层222。在一些实施例中，存储器堆叠MS3可使用上文参考图1至图10所描述的工艺步骤，但省略形成防湿层222来形成。在所示出的实施例中，介电层224与顶部电极层218的侧壁实体接触。具体地说，介电层224沿着顶部电极层218的侧壁形成并且向下延伸到介电层125，且两个孔隙V存在于介电层224与相变层216b之间以及存在于顶部电极层218与介电层125之间。在一些实施例中，存储器堆叠MS3的介电层224的一部分进一步在顶部电极层218下方延伸，因此孔隙V设置有更小的尺寸。具体地说，介电层224具有从顶部电极层218的底部边缘朝向相变层216b略微倾斜的弯曲侧壁。在所示出的实施例中，一些实施例的孔隙V的顶部宽度大于底部宽度。
图13至图21示出根据其它实施例的制造存储器器件的中间阶段的横截面视图。
在一些实施例中，图13所示的结构与图1所示的结构类似，其中类似特征标记有类似附图标号，且不在此重复描述类似特征。
参考图14，底部电极材料层304毯式沉积于介电层117M上方。在一些实施例中，底部电极材料层304包含导电材料，例如Ti、Co、W、Ru、Cu、AlCu、WN、TiN、TiW、TiAl、TiAlN、其组合、其多层等等，且可使用CVD、ALD、PVD、其组合等等来形成。
其后，相变材料层306毯式沉积于底部电极材料层304上方，且顶部电极材料层308毯式沉积于相变材料层306上方。在一些实施例中，相变材料层306和顶部电极材料层308可使用与相变材料层206和顶部电极材料层308类似的材料和方法形成，并且不在此重复描述。
其后，掩模层310形成于顶部电极材料层308上方。在一些实施例中，掩模层310可使用与掩模层210类似的材料和方法形成，且不在此重复描述。
参考图15，通过使用掩模层310作为掩模来图案化底部电极材料层304、相变材料层306以及顶部电极材料层308，从而形成依序设置于介电层117M上的底部电极材料层314、相变层316以及顶部电极层318。在一些实施例中，图案化工艺包含各向异性蚀刻工艺，例如干式蚀刻工艺。
在一些实施例中，干式蚀刻工艺包含蚀刻气体、钝化气体以及热传递气体。在一些实施例中，蚀刻气体包含HBr、O2、Cl2、SF6或其组合，且具有约20立方厘米/分钟(sccm)到500立方厘米/分钟的流动速率。在一些实施例中，钝化气体包含CH4、CH3F、CH2F2、CHF3或其组合，且具有约10立方厘米/分钟到100立方厘米/分钟的流动速率。在一些实施例中，热传递气体包含Ar、He或其组合，且具有约100立方厘米/分钟到1,000立方厘米/分钟的流动速率。在一些实施例中，在干式蚀刻工艺期间，偏置电压被导通且设置在约100伏到1,000伏的范围内。在一些实施例中，干式蚀刻工艺对相变层316相对于底层介电层117M具有蚀刻速率比率或蚀刻选择率(例如，大于20:1)。
在图案化底部电极材料层304、相变材料层306以及顶部电极材料层308以形成底部电极材料层314、相变层316以及顶部电极层318之后，接着去除掩模层310。在一些实施例中，底部电极材料层314、相变层316以及顶部电极层318中的每一个具有约100纳米到300纳米的宽度。
参考图16，对相变层316执行侧向蚀刻工艺，从而减小相变层316的尺寸。在一些实施例中，侧向蚀刻工艺对相变层316相对于底层介电层117M具有蚀刻速率比率或蚀刻选择率(例如，大于100:1)，且侧向蚀刻工艺对相变层316相对于相邻顶部电极层318或底部电极层314具有蚀刻速率比率或蚀刻选择率(大于30:1)。在一些实施例中，侧向蚀刻工艺减小相变层316的尺寸，而保持顶部电极层318和底部电极层314的尺寸实质上不变。在侧向蚀刻工艺之后，将相变层316修整成尺寸减小的相变层316a。侧向蚀刻工艺在某一实例中被称作修整工艺。在一些实施例中，相变层316a具有约20纳米到100纳米的宽度。
在一些实施例中，相变层316a的宽度(例如，底部宽度)小于底部电极层314的宽度(例如，顶部宽度)。在一些实施例中，相变层316a的宽度(例如，顶部宽度)小于顶部电极层318的宽度(例如，底部宽度)。举例来说，底部电极层314或顶部电极层318的宽度是相变层316a的宽度的约3倍到5倍。
在一些实施例中，侧向蚀刻工艺包含蚀刻气体、钝化气体以及热传递气体。在一些实施例中，蚀刻气体包含HBr、O2、Cl2、SF6或其组合，且具有约20立方厘米/分钟到500立方厘米/分钟的流动速率。在一些实施例中，钝化气体包含CH4、CH3F、CH2F2、CHF3或其组合，且具有约10立方厘米/分钟到100立方厘米/分钟的流动速率。在一些实施例中，热传递气体包含Ar、He或其组合，且具有约100立方厘米/分钟到1,000立方厘米/分钟的流动速率。在一些实施例中，在侧向蚀刻工艺期间断开偏置电压。
在一些实施例中，在侧向蚀刻工艺之后，未被相变层316a覆盖的顶部电极层318的第一部分P1比被相变层316a覆盖的顶部电极层318的第二部分P2更粗糙。在一些实施例中，在侧向蚀刻工艺之后，未被相变层316a覆盖的顶部电极层318的第一部分P1具有约0.5纳米到1.5纳米(例如，约1.0纳米)的粗糙度Rz，而被相变层316a覆盖的顶部电极层318的第二部分P2具有小于约1.0纳米(例如约0.5纳米)的粗糙度Rz。
在一些实施例中，在侧向蚀刻工艺之后，未被相变层316a覆盖的底部电极层314的第一部分P3比被相变层316a覆盖的底部电极层314的第二部分P4更粗糙。在一些实施例中，在侧向蚀刻工艺之后，未被相变层316a覆盖的底部电极层314的第一部分P3具有约0.5纳米到1.5纳米(例如，约1.0纳米)的粗糙度Rz，而被相变层316a覆盖的底部电极层314的第二部分P4具有小于约1.0纳米(例如约0.5纳米)的粗糙度Rz。
在一些实施例中，相变层316a的侧壁具有约0.5纳米到1.5纳米(例如，约1.0纳米)的粗糙度Rz。在一些实施例中，表面粗糙度Rz是通过测量预定抽样长度或面积内的最高峰值到最低谷值的竖直距离来计算的。
在一些实施例中，在侧向蚀刻工艺之后，聚合物层317积聚于相变层316a的侧壁、顶部电极层318的底部表面以及底部电极层314的顶部表面上。聚合物层317可操作以防止湿气接触相变层316a及降低器件的性能。在一些实施例中，聚合物层317具有约5埃到20埃的厚度。
在一些实施例中，聚合物层317包含碳原子、氢原子以及氧原子中的一或多种。在一些实施例中，聚合物层317包含约30at％到90at％的碳原子含量、约10at％到25at％的氢原子含量以及小于约5at％的氧原子含量。
参考图17，防湿材料层312形成于介电层117M上方且覆盖顶部电极层318。防湿材料层312充当保护层，有效地阻挡水或湿气渗入到相变层316a中。在一些实施例中，防湿材料层312形成于顶部电极层318的顶部表面上，沿着顶部电极层318的侧壁向下延伸到介电层117M且沿着底部电极层314的侧壁延伸，以及继续沿着介电层117M的顶部表面延伸。因此，至少一个空隙V形成于防湿材料层312与相变层316a之间以及顶部电极层318与底部电极层314之间。在一些实施例中，防湿材料层312可包含氮化硅(Si3N4)、氮氧化硅、碳化硅等等，且可在小于约400℃(例如，约200℃的到250℃的)的工艺温度下使用ALD工艺来形成。此工艺温度有益于形成具有此配置的防湿材料层312，其能够将孔隙包封在其中。
参考图18，对防湿材料层312执行各向异性蚀刻工艺，从而去除防湿材料层312的一部分。具体地说，去除防湿材料层312的侧向部分，而保留防湿材料层312的竖直部分。在一些实施例中，剩余防湿材料层312以间隔件形式形成防湿层322。在一些实施例中，防湿层322形成于顶部电极层318的侧壁上，向下延伸到介电层117M以及底部电极层314的侧壁上。因此，两个孔隙V形成于顶部电极层318与底部电极层314之间以及相变层316a的两个侧面处。在一些实施例中，孔隙V填充有气体，例如空气、工艺气体或惰性气体。在其它实施例中，孔隙V处于真空状态中。孔隙V中的每一个(填充有气体或处于真空状态中)充当热绝缘体，所述热绝缘体有益于减少由于热传导或对流引起的相变层216a的耗热损耗。
参考图19，介电层324形成于介电层117M上方以及防湿层322旁边。在一些实施例中，介电层324可使用与介电层224类似的材料和方法来形成且不在此重复描述。
在一些实施例中，由此完成本发明的存储器堆叠MS4。存储器堆叠MS4可具有PCRAM结构。在一些实施例中，底部电极层314、相变层316a、聚合物层317、顶部电极层318、孔隙V、防湿层322以及介电层324构成存储器堆叠MS4。
在本发明的存储器堆叠MS4中，孔隙V充当热屏蔽元件，而聚合物层317、防湿层322以及介电层324充当湿气阻挡元件。通过此类沉积，稳定相变层216a的功能，且提高器件的性能。
在一些实施例中，单个光刻掩模或掩模版用于定义底部电极层314、相变层316a以及顶部电极层318。合适的蚀刻工艺可包含各向异性蚀刻工艺(参看图15)和侧向蚀刻工艺(参看图16)。在不使用光刻掩模或掩模版的情况下，减小位于底部电极层与顶部电极层之间的相变层的尺寸，这使得工艺成本降低。通过减小相变层的宽度，集中相变层的加热且因此减少复位电流。
参考图20，额外的金属化层115M+1到金属化层115M+N形成于介电层324上方，其中金属化层115M+N是内连线结构113的最末金属化层。在一些实施例中，导电通孔121M+1与存储器堆叠MS4的顶部电极层318实体接触。在一些实施例中，金属化层115M+1到金属化层115M+N是使用上文参考图10所描述的工艺步骤来形成的，且不在此重复描述。在一些实施例中，由此完成本发明的存储器器件20。
其中存储器堆叠MS4设置于第四导电线与第五导电线之间的上述实施例是出于说明的目的来提供的，且不被理解为限制本发明。在其它实施例中，在工艺要求之后，存储器堆叠MS4可设置于两个相邻导电线之间，例如在第一导电线与第二导电线之间，在第二导电线与第三导电线之间，在第三导电线与第四导电线之间或在第五导电线与第六导电线之间等。
可将存储器器件20中的存储器堆叠MS4修改为具有其它配置，如图21至图22中所示。图21至图22的存储器堆叠MS5到存储器堆叠MS6中的每一个可与图20的存储器堆叠MS4类似，其中存储器堆叠的类似特征标记有类似的附图标号，且不在此重复描述类似特征。
图21的存储器堆叠MS5可与图20的存储器堆叠MS4类似，且其之间的差异在于相变层的形状。在一些实施例中，存储器堆叠MS4的相变层316a具有实质上竖直的侧壁，而存储器堆叠MS5的相变层316b具有相对于相变层316b的内部呈凹形的弯曲侧壁。在所示出的实施例中，存储器堆叠MS4的相变层316b在其中间部分具有狭窄的狭窄中部轮廓。具体地说，中间部分比顶部部分或底部部分更窄。举例来说，相变层316b的中间部分是狭窄中部轮廓的最窄部分。此外，顶部部分和底部部分可具有相同的或不同的宽度。在一些实施例中，相变层316b可被描述为具有瓶形轮廓、沙漏形轮廓、可口可乐玻璃状轮廓等等。在一些实施例中，存储器堆叠MS5可使用上文参考图13至图20所描述的工艺步骤，但调整图16中的侧向蚀刻工艺的参数来形成。
图22的存储器堆叠MS6可与图21的存储器堆叠MS4类似，且其之间的差异在于，存储器堆叠MS5设置了防湿层322而存储器堆叠MS6省略了防湿层322。在一些实施例中，存储器堆叠MS4可使用上文参考图13至图20所描述的工艺步骤，但省略形成防湿层322来形成。在所示出的实施例中，介电层324与顶部电极层318的侧壁和底部电极层314的侧壁实体接触。具体地说，介电层324沿着顶部电极层318的侧壁形成并且向下延伸到介电层117M，且两个孔隙V存在于介电层324与相变层316b之间以及顶部电极层318与底部电极层314之间。在一些实施例中，存储器堆叠MS6的介电层324的一部分进一步在顶部电极层318下方延伸，因此孔隙V设置有更小的尺寸。具体地说，介电层324具有从顶部电极层318的底部边缘朝向相变层316b倾斜的略微弯曲的侧壁，且覆盖底部电极层314的一部分。在所示出的实施例中，一些实施例的孔隙V的顶部宽度大于底部宽度。
本发明的存储器堆叠和其修改将在下文参考图10至图12以及图20至图22的横截面视图进行描述。
根据本发明的一些实施例，如图10至图12以及图20至图22中所示，存储器堆叠MS1/存储器堆叠MS2/存储器堆叠MS3/存储器堆叠MS4/存储器堆叠MS5/存储器堆叠MS6包含底部电极层204/底部电极层314、顶部电极层218/顶部电极层318以及位于底部电极层204/底部电极层314与顶部电极层218/顶部电极层318之间的相变层216a/相变层216b/相变层316a/相变层316b。顶部电极层218/顶部电极层318的宽度大于相变层216a/相变层216b/相变层316a/相变层316b的宽度。未被相变层216a/相变层216b/相变层316a/相变层316b覆盖的顶部电极层218/顶部电极层318的第一部分P1比被相变层216a/相变层216b/相变层316a/相变层316b覆盖的顶部电极层218/顶部电极层318的第二部分P2更粗糙。
在一些实施例中，如图10和图20中所示，相变层216a/相变层316a具有竖直的侧壁轮廓。在一些实施例中，如图11至图12以及图21至图22中所示，相变层216b/相变层316b在其中间部分具有狭窄的狭窄中部轮廓。
在一些实施例中，存储器堆叠MS1/存储器堆叠MS2/存储器堆叠MS3/存储器堆叠MS4/存储器堆叠MS5/存储器堆叠MS6更包含设置于相变层216a/相变层216b/相变层316a/相变层316b的侧壁上的聚合物层217/聚合物层317。
在一些实施例中，如图10至图12中所示，相变层216a/相变层216b的宽度大于底部电极层204的宽度。在一些实施例中，如图20至图22中所示，相变层316a/相变层316b的宽度小于底部电极层314的宽度。
在一些实施例中，未被相变层216a/相变层216b/相变层316a/相变层316b覆盖的顶部电极层218/顶部电极层318的第一部分P1具有约0.5纳米到1.5纳米的粗糙度Rz。在一些实施例中，相变层216a/相变层216b/相变层316a/相变层316b的侧壁具有约0.5纳米到1.5纳米的粗糙度Rz。
在一些实施例中，至少一个空隙V位于相变层216a/相变层216b/相变层316a/相变层316b旁边以及底部电极层204/底部电极层314与顶部电极层218/顶部电极层318之间。
在一些实施例中，如图10至图11以及图20至图21中所示，存储器堆叠MS1/存储器堆叠MS2/存储器堆叠MS4/存储器堆叠MS5包含位于相变层216a/相变层216b/相变层316a/相变层316b旁边的介电层224/介电层324，以及位于相变层216a/相变层216b/相变层316a/相变层316b与介电层224/介电层324之间的防湿层222/防湿层322。
根据本发明的一些实施例，如图10至图12中所示，存储器堆叠MS1/存储器堆叠MS2/存储器堆叠MS3包含底部电极层204、底部电极层204旁边的介电层125、底部电极层204上方的相变层216a/相变层216b、相变层216a/相变层216b旁边的介电层224以及相变层216a/相变层216b上方的顶部电极层218。至少一个空隙V位于相变层216a/相变层216b与介电层224之间以及介电层125与顶部电极层218之间。在一些实施例中，聚合物层217至少设置于相变层216a/相变层216b的侧壁上。在一些实施例中，防湿层222设置于至少一个空隙V与介电层224之间，且与顶部电极层218的侧壁实体接触。
根据本发明的一些实施例，如图20至图22中所示，存储器堆叠MS4/存储器堆叠MS5/存储器堆叠MS6包含底部电极层314、底部电极层314上方的相变层316a/相变层316b、相变层316a/相变层316b上方的顶部电极层318、相变层316a/相变层316b旁边的介电层324。至少一个空隙V位于相变层316a/相变层316b与介电层324之间以及底部电极层314与顶部电极层318之间。在一些实施例中，聚合物层317至少设置于相变层316a/相变层316b的侧壁上。在一些实施例中，防湿层322设置于至少一个空隙V与介电层324之间，且与顶部电极层318和底部电极314实体接触。
根据本发明的一些实施例，一种存储器堆叠包含底部电极层、顶部电极层以及位于底部电极层与顶部电极层之间的相变层。顶部电极层的宽度大于相变层的宽度。未被相变层覆盖的顶部电极层的第一部分比被相变层覆盖的顶部电极层的第二部分更粗糙。
在一些实施例中，还包括聚合物层，所述聚合物层设置于所述相变层的侧壁上。在一些实施例中，所述相变层的宽度大于所述底部电极层的宽度。在一些实施例中，所述相变层的宽度小于所述底部电极层的宽度。在一些实施例中，未被所述相变层覆盖的所述顶部电极层的所述第一部分具有0.5纳米到1.5纳米的粗糙度Rz。在一些实施例中，所述相变层的侧壁具有0.5纳米到1.5纳米的粗糙度Rz。在一些实施例中，至少一个空隙位于所述相变层旁边且位于所述底部电极层与所述顶部电极层之间。在一些实施例中，还包括：介电层，位于所述相变层旁边；以及防湿层，位于所述相变层与所述介电层之间。在一些实施例中，所述相变层在其中间部分具有狭窄的狭窄中部轮廓。
根据本发明的其它实施例，一种存储器堆叠包含：底部电极层；第一介电层，位于底部电极层旁边；相变层，位于底部电极层上方；第二介电层，位于相变层旁边；以及顶部电极层，位于相变层上方。至少一个空隙位于相变层与第二介电层之间以及第一介电层与顶部电极层之间。
在一些实施例中，还包括聚合物层，所述聚合物层设置于所述相变层的侧壁及所述顶部电极层的底部表面上。在一些实施例中，还包括防湿层，所述防湿层设置于所述至少一个空隙与所述第二介电层之间。在一些实施例中，所述防湿层进一步设置于所述顶部电极层的侧壁上。在一些实施例中，所述第二介电层进一步在所述顶部电极层下方延伸。在一些实施例中，所述顶部电极层的宽度大于所述相变层的宽度。在一些实施例中，所述相变层在其中间部分具有狭窄的狭窄中部轮廓。
根据本发明的又其它实施例，一种存储器器件包含以下操作。在第一介电层中形成底部电极层。在底部电极层和第一电介质层上方依序形成相变材料层、顶部电极层材料层以及掩模层。通过使用掩模层作为掩模来图案化相变材料层和顶部电极层材料层，从而形成相变层和顶部电极层。对相变层执行侧向蚀刻工艺。
在一些实施例中，还包括沿着所述顶部电极层的侧壁且向下延伸到所述第一介电层的表面形成防湿层，且所述防湿层与所述相变层之间存在至少一个空隙。在一些实施例中，形成所述防湿层的方法包括在小于约400℃的温度下执行原子层沉积工艺。在一些实施例中，聚合物层在所述侧向蚀刻工艺之后积聚。
前文概述若干实施例的特征使得所属领域的技术人员可更好地理解本发明的各方面。所属领域的技术人员应了解，其可易于将本发明用作设计或修改用于实现本文中所引入的实施例的相同目的和/或实现相同优势的其它工艺和结构的基础。所属领域的技术人员还应认识到，此类等效构造并不脱离本发明的精神和范围，且其可在不脱离本发明的精神和范围的情况下在本文中进行各种改变、替代以及更改。

Claims (1)

1.一种存储器堆叠，包括：
底部电极层、顶部电极层以及位于所述底部电极层与所述顶部电极层之间的相变层，
其中所述顶部电极层的宽度大于所述相变层的宽度，且未被所述相变层覆盖的所述顶部电极层的第一部分比被所述相变层覆盖的所述顶部电极层的第二部分更粗糙。
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